DE102016205559A1 - Fan-Out- und Multi-Die-Gehäuseaufbau basierend auf dünnen Filmen - Google Patents

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Abstract

Es wird ein Fan-Out-Wafer-Level-Gehäuse auf Basis dünner Filme und ein Verfahren zum Herstellen von selbigem offenbart. Ausführungsformen umfassen ein Verfahren einschließlich einem Bilden von sich verjüngenden Durchgangslöchern in einer ersten Oberfläche eines Polymerfilms; ein Bilden einer leitfähigen Säule auf der ersten Oberfläche einer Halbleitervorrichtung; ein Bonden einer lötbaren Oberfläche der leitfähigen Kupfersäulen an eine Metallisierung an der zweiten Oberfläche des Polymerfilms; ein Bonden der Halbleitervorrichtung an die erste Oberfläche des Polymerfilms über den leitfähigen Säulen mit einem Unterfüllmaterial; und ein Abscheiden eines Einkapselungsmaterials über der Halbleitervorrichtung und dem Polymerfilm.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft die Post-Waferherstellung. Die vorliegende Erfindung ist insbesondere auf ein Fan-Out-Wafer-Level-Packaging auf Basis dünner Filme und ein Verfahren zur Herstellung von selbigem gerichtet.
  • Hintergrund
  • Der Waferzusammenbau am fernen backend und die Packaging-Industrie bedarf einer Packaging-Lösung mit geringen Kosten für eine höhere Dichte von Zwischenverbindungen und einen kleineren Formfaktor bei u. a. Mobilanwendungen und Anwendungen bzgl. dem Internet der Dinge (IoT). Das Fan-Out-Wafer-Level-Chip-Scale-Packaging (FOWLCSP) stellt eine bestehende Lösung dar. Während diese Lösung im begrenzten Maße eingesetzt wurde, weist sie hohe Kosten und eine begrenzte Skalierbarkeit auf. Ein Ziel dieser Lösung besteht darin, aus Kostengründen von einem runden Substrat mit einem Durchmesser von 330 Millimeter (mm) zu einem quadratischen Substrat mit 500 × 500 mm überzugehen. Diese Lösung weist jedoch einen inhärenten Nachteil auf, dass große dünne Scheiben zu handhaben sind, sowie Strukturen entlang der Scheiben zu verlegen sind. Diese beiden Nachteile führen zu höheren Kosten für Herstellungswerkzeuge und minimieren potenzielle Einsparungen, die mit dieser Lösung einhergehen.
  • Ein Beispiel eines herkömmlichen FOWLCSP in einer Gehäuse-auf-Gehäuse (PoP) Konfiguration ist in 1A dargestellt. Das PoP-Wafer-Level-Fan-Out-Gehäuse umfasst ein Stapelgehäuse 101 und ein Wafer-Level-Fan-Out-Gehäuse 103. Das Stapelgehäuse 101, beispielsweise ein Speicher- oder ein Gehäuse in Chipgröße, kann mit einer elektrisch leitfähigen Struktur 105 des Wafer-Level-Fan-Out-Gehäuses 103 verbunden sein. Das Stapelgehäuse 101 umfasst erste und zweite Halbleiter-Dies 107, 109, ein Substrat 111, ein Einkapselungsmittel 113 und Lotkugeln 115. Die Lotkugeln 115 sind mit der elektrisch-leitfähigen Struktur 105 verbunden. Das Wafer-Level-Fan-Out-Gehäuse 103 umfasst ferner leitfähige Durchkontaktierungen 117, eine Halbleiter-Die 119 und Lotkugeln 121. Chiplieferanten und Hersteller von Mobilprodukten wünschen eine zunehmende Funktionalität der Produkte durch einen zunehmenden Siliziumanteil und Zwischenverbindungen zwischen Siliziumchips, während gleichzeitig erwünscht ist, niedrige Kosten beizubehalten, wenn dünne Produkte mit kleinem Footprint-Gehäuse hergestellt werden.
  • 1B zeigt ein Beispiel eines herkömmlichen Fan-In-Wafer-Level-Gehäuses mit einer Silizium-Die 121, Höcker- oder Landeverbindungen 129 und Metallleiter 127. 1C zeigt ein Beispiel eines Wafer-Level-Fan-Out-Gehäuses mit einer Silizium-Die 121, die typischerweise in ein auf Epoxid basierendes Thermomaterial 123 eingekapselt wird. Im Gegensatz zu herkömmlichen Wafer-Level-Gehäusen gemäß 1B, in denen alle Verbindungen des Gehäuses zur Zwischenverbindung auf nächstem Nivevau, z. B. ein System oder eine Leiterplatte auf Modulniveau, innerhalb der Fläche der Oberfläche des Silizium-Dies 121 aufzunehmen sind, verwendet das herkömmliche Fan-Out-Wafer-Level-Chip-Scale-Gehäuse nach 1C das Einkapselungsmaterial 121 als eine Erweiterung, auf der ein dielektrisches Material 125 und Metallleiter 127 strukturiert werden können, die sich zur Zwischenverbindung auf nächstem Niveau mit einer größeren Anzahl von Höcker- oder Landungsverbindungen 129 erstrecken, und/oder einen größeren Pitch zwischen Verbindungen.
  • Es besteht daher ein Bedarf an einer Methodologie, die die Verwendung einer ausgereiften Film-Technologie zur Erzeugung eines dünneren Gehäuses bei verringerten Kosten durch die Verwendung eines Herstellungsgeräts mit geringeren Kosten ermöglicht, und die nicht von einer auf Scheiben basierenden Verarbeitung abhängt, die die Kosten für Herstellungsgeräte nach oben treibt und zu Gesamtherstellungskosten führen, die das Zahlungsvermögen des Marktes übersteigen.
  • Zusammenfassung
  • Ein Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen eines strukturierten Polymerfilms, wie z. B. eines Polyimidfilms, um eine große Dichte an Zwischenverbindungen von einem Chip zum anderen Chip oder von einem Chip zu einem externen Bond-Punkt herzustellen.
  • Ein anderer Aspekt der vorliegenden Erfindung ist ein strukturierter Polymerfilm, wie z. B. ein Polyimidfilm, um eine große Zwischenverbindungsdichte von einem Chip zum anderen Chip oder von einem Chip zu einem externen Bond-Punkt herzustellen.
  • Zusätzliche Aspekte und andere Merkmale der vorliegenden Erfindung sind in der folgenden Beschreibung dargestellt und gehen zum Teil aus dem Folgenden hervor oder können bei Ausübung der vorliegenden Erfindung erlernt werden. Die Vorteile der vorliegenden Erfindung können realisiert und erhalten werden, wie insbesondere in den beigefügten Ansprüchen dargestellt ist.
  • Gemäß der vorliegenden Erfindung können einige technische Effekte zum Teil durch ein Verfahren zum Herstellen einer Halbleitervorrichtung erreicht werden, wobei das Verfahren umfasst ein Bilden von sich verjüngenden Durchgangslöchern in einer ersten Oberfläche eines Polymerfilms; ein Bilden einer leitfähigen Säule auf der ersten Oberfläche einer Halbleitervorrichtung; ein Bonden einer lötbaren Oberfläche der leitfähigen Kupfersäulen an eine Metallisierung an der zweiten Oberfläche des Polymerfilms; ein Bonden der Halbleitervorrichtung an die erste Oberfläche des Polymerfilms über die leitfähigen Säulen mit einem Unterfüllmaterial; und ein Abscheiden eines Einkapselungsmaterials über der Halbleitervorrichtung und dem Polymerfilm.
  • Aspekte der vorliegenden Erfindung umfassen ein Bilden der sich verjüngenden Durchgangslöcher in der ersten Oberfläche des Polymerfilms durch Laserabtragung oder Ätzung. Andere Aspekte umfassen den Polymerfilm, der ein Polyimid umfasst. Ein anderer Aspekt umfasst die Metallisierung an der zweiten Oberfläche des Polymerfilms umfassend elektrisch leitfähige Strukturen an der zweiten Oberfläche des Polymerfilms; die sich verjüngenden Durchgangslöcher enden an der elektrisch leitfähigen Struktur; die leitfähigen Säulen an der ersten Oberfläche der Halbleitervorrichtung weisen Positionen entsprechend jenen der sich verjüngenden Durchgangslöcher an der ersten Oberfläche eines Polymerfilms auf; die Halbleitervorrichtung ist mit den elektrisch leitfähigen Strukturen an der zweiten Oberfläche des Polymerfilms unter Verwendung der sich verjüngenden Durchgangslöcher zur Anordnung und Ausrichtung der Halbleitervorrichtung mit entsprechenden Durchgangslöchern verbunden. Wieder andere Aspekte umfassen ein Ausüben einer Kupferstrukturierung auf der zweiten Oberfläche des Polymerfilms; und ein Bilden von Lothöckern an der zweiten Oberfläche des Polymerfilms nach der Kupferstrukturierung. Ein anderer Aspekt umfasst die Lothöcker, die Zinn (Sn) und Silber (Ag) umfassen. Andere Aspekte umfassen das Unterfüllmaterial mit einem nicht fließfähigen Unterfüllmaterial. Andere Aspekte umfassen ein Ausheilen des nicht fließfähigen Unterfüllmaterials nach dem Bonden der Halbleitervorrichtung. Wieder andere Aspekte umfassen ein Einkapseln der Halbleitervorrichtung an vier Flächen, wobei die zweite Oberfläche der Halbleitervorrichtung freiliegend verbleibt oder die Halbleitervorrichtung an fünf Flächen, die die zweite Oberfläche bedeckt, eingekapselt wird. Andere Aspekte umfassen ein Bilden der sich verjüngenden Durchgangslöcher, so dass sie an der Halbleitervorrichtung einen ersten Durchmesser und entfernt von der Halbleitervorrichtung einen zweiten Durchmesser aufweisen, wobei der erste Durchmesser größer ist als der zweite Durchmesser. Die leitfähigen Säulen weisen einen dritten Durchmesser auf, der kleiner ist als die ersten und zweiten Durchmesser der sich verjüngenden Durchgangslöcher, die leitfähigen Säulen umfassen ein lötbares Material umfassend Sn-Ag auf einer Oberfläche der Säule, die nicht mit der Halbleitervorrichtung in Kontakt ist, eine Höhe der leitfähigen Säule und des lötbaren Materials ist ähnlich einer Dicke des Polymerfilms, so dass ein Abstand zwischen der ersten Oberfläche der Halbleitervorrichtung und der ersten Oberfläche des Polymerfilms beim Bonden der Halbleitervorrichtung an dem Polymerfilm gleich einer gewünschten Dicke des Unterfüllmaterials ist. Ein anderer Aspekt umfasst ein Abscheiden und ein Strukturieren einer dielektrischen Schicht an der zweiten Oberfläche des Polymerfilms vor der Bildung der Lothöcker.
  • Ein anderer Aspekt der vorliegenden Erfindung stellt eine Vorrichtung dar, umfassend: einen Polymerfilm mit darin gebildeten sich verjüngenden Durchgangslöchern; eine Halbleitervorrichtung mit leitfähigen Säulen, die auf einer Oberfläche, der Halbleitervorrichtung gegenüberliegend, ein Lot aufweisen, und die leitfähigen Säulen an eine erste Oberfläche des Polymerfilms über den leitfähigen Säulen mit einem Unterfüllmaterial gebondet sind; und ein Einkapselungsmaterial, das über der Halbleitervorrichtung und dem Polymerfilm abgeschieden ist, wobei das Unterfüllmaterial eine Oberfläche der Halbleitervorrichtung an die erste Oberfläche des Polymerfilms bondet, um eine Bewegung während eines Temperaturzyklus zu zulassen.
  • Aspekte umfassen das Einkapselungsmaterial, das ein Epoxidverguss umfasst. Andere Aspekte umfassen das Unterfüllmaterial, das ein ausgeheiltes nicht fließfähiges Unterfüllmaterial umfasst. Wieder andere Aspekte umfassen die leitfähigen Säulen, die Cu umfassen. Weitere Aspekte umfassen den Polymerfilm, der ein Polyimid umfasst.
  • Andere Aspekte umfassen die Verwendung von mehreren Schichten des Polymerfilms und mehreren Schichten der strukturierten Leiter, wobei die Schichten der Leiter unter Verwendung leitfähiger Durchkontaktierungen zwischen benachbarten Schichten der Leiter oder zwischen nicht benachbarten Schichten der Leiter verbunden werden können. Durch Hinzufügen von mehreren Schichten des Polymerfilms und leitfähigen Strukturen kann die Dichte an Zwischenverbindungen zwischen Chips oder von einem Chip zu seinem nächsten Bondpunkt erhöht werden.
  • Andere Aspekte umfassen ein Verfahren, umfassend: ein Bilden von sich verjüngenden Durchgangslöchern in einer ersten Oberfläche eines Polyimidfilms durch Laserabtragung oder Ätzung, wobei die sich verjüngenden Durchgangslöcher an ersten Oberflächen des Polyimidfilms einen ersten Durchmesser und entfernt von der ersten Oberfläche einen zweiten Durchmesser aufweisen, wobei der erste Durchmesser größer ist als der zweite Durchmesser; ein Bilden einer leitfähigen Säule in jedem von den sich verjüngenden Durchgangslöchern, wobei jede leitfähige Säule an dem Polyimidfilm angebracht oder an den Polyimidfilm angeklebt wird; ein Bonden einer Halbleitervorrichtung an die erste Oberfläche des Polyimidfilms über den leitfähigen Kupfersäulen mit einem nicht fließfähigen Unterfüllmaterial; ein Abscheiden eines Epoxidvergussmaterials als einer Einkapselung über der Halbleitervorrichtung und dem Polyimidfilm.
  • Aspekte umfassen ein Ausheilen des nicht fließfähigen Unterfüllmaterials nach dem Bonden der Halbleitervorrichtung. Andere Aspekte umfassen ein Ausüben einer Kupferstrukturierung auf eine zweite Oberfläche des Polymerfilms; und ein Bilden von Lothöckern auf der zweiten Oberfläche des Polymerfilms nach der Kupferstrukturierung. Weitere Aspekte umfassen ein Abscheiden und Strukturieren einer dielektrischen Schicht auf der zweiten Oberfläche des Polyimidfilms vor dem Bilden der Lothöcker.
  • Zusätzliche Aspekte und technische Effekte der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung hervor, wobei Ausführungsformen der vorliegenden Erfindung einfach mit Bezug auf eine Darstellung des besten Modus zur Ausführung der Erfindung beschrieben sind. Es können auch andere und verschiedene Ausführungsformen offenbart sein und verschiedene Details können auf verschiedenen offensichtlichen Arten modifiziert werden, insgesamt ohne von der vorliegenden Erfindung abzuweichen. Entsprechend sind die Figuren und die Beschreibung als anschaulich und nicht als beschränkend anzusehen.
  • Kurze Beschreibung der Figuren
  • Die vorliegende Erfindung ist beispielhaft und nicht beschränkend in den Figuren der beigefügten Zeichnungen dargestellt, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen und in denen:
  • 1A eine Querschnittansicht zeigt, die einen herkömmlichen FOWLCSP in einer PoP-Konfiguration darstellt;
  • 1B eine Querschnittansicht zeigt, die ein herkömmliches Fan-In-Wafer-Level-Gehäuse darstellt, und 1C eine Querschnittansicht zeigt, die ein herkömmliches Fan-Out-Wafer-Level-Gehäuse darstellt;
  • 2A bis 5 schematisch Querschnittansichten eines Prozessflusses zur Herstellung eines Fan-Out- und Multi-Die-Gehäuses auf Basis dünner Filme gemäß beispielhafter Ausführungsformen zeigen; und
  • 6A bis 6C entsprechend oberseitige, seitliche und unterseitige Ansichten der Dünnfilmstruktur gemäß einer beispielhaften Ausführungsform darstellen.
  • 7 eine Querschnittansicht einer Struktur mit mehreren Schichten eines Polymerfilms und mehreren Schichten von strukturierten Leitern darstellt.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung sind zu Erläuterungszwecken verschiedene spezielle Details dargestellt, um ein sorgfältiges Verständnis der beispielhaften Ausführungsformen vorzusehen. Es ist jedoch ersichtlich, dass beispielhafte Ausführungsformen ohne diese speziellen Details oder mit äquivalenter Anordnung ausgeführt werden können. In anderen Fällen sind bekannte Strukturen und Vorrichtungen in blockdiagrammatischer Ansicht gezeigt, um beispielhafte Ausführungsformen übersichtlich darzustellen. Zusätzlich sollen alle Quantitäten, Verhältnisse und nummerische Eigenschaften von Bauteilen, Reaktionsbedingungen usw., die Zahlen ausdrücken und in der Beschreibung und den Ansprüchen verwendet werden, als jeweils durch den Ausdruck „ungefähr” modifiziert verstanden werden, sofern dies nicht anderweitig ersichtlich ist.
  • Die vorliegende Erfindung betrifft und löst die gegenwärtigen Probleme großer dünner Scheiben, sowie eines Auslaufens einer Struktur, welches mit einer auf Scheiben basierten Verarbeitung von Fan-out-WLCSP über die Scheibe hinweg einhergeht, welches einen inhärenten Nachteil bei der Handhabung aufweist. Gemäß Ausführungsformen der vorliegenden Erfindung wird eine ausgereifte Film-basierte Technologie verwendet, um ein dünneres Gehäuse bei geringeren Kosten zu ergeben.
  • Eine Methodologie gemäß Ausführungsformen der vorliegenden Erfindung umfasst ein Bilden von sich verjüngenden Durchgangslöchern in einer ersten Oberfläche eines Polymerfilms. In jedem von den sich verjüngenden Durchgangslöchern wird eine leitfähige Säule gebildet. An die erste Oberfläche des Polymerfilms über den leitfähigen Säulen wird eine Halbleitervorrichtung mit einem Unterfüllmaterial gebondet. Über der Halbleitervorrichtung und dem Polymerfilm wird ein Einkapselungsmaterial gebildet.
  • Wieder andere Aspekte, Merkmale und technische Effekte gehen aus der folgenden detaillierten Beschreibung hervor, wobei bevorzugte Ausführungsformen einfach zu Darstellungszwecken des angenommenen besten Modus gezeigt und beschrieben sind. Die Beschreibung kann auch andere und verschiedene Ausführungsformen offenbaren und verschiedene Details können in verschiedenen offensichtlichen Weisen modifiziert werden. Entsprechend sind die Figuren und die Beschreibung als anschaulich und nicht beschränkend anzusehen.
  • In 2A ist ein Polymerfilm 201 dargestellt. Der Polymerfilm 201 weist eine hohe Thermostabilität (z. B. eine hohe Wärmewiderstandsfähigkeit) auf. Polyimid stellt ein Beispiel für ein Polymer dar, das im Film verwendetet wird. Polyimid ist ein Polymer aus Imid-Monomeren. Polyimide sind für ihre thermische Stabilität, gute chemische Widerstandsfähigkeit und exzellente mechanische Eigenschaften bekannt. Polyimidfilme weisen eine mechanische Längs- und Zugfestigkeit auf, die auch die Anhaftung zwischen dem Polyimidfilm und einer abgeschiedenen Metallschicht unterstützt. Der Polymerfilm weist gemäß 2A Durchkontaktierungen 203 auf, die im Film entweder durch Ätzen oder Laserabtragen gebildet werden. Der Polymerfilm weist eine Dicke von 50 μm oder weniger auf. Vor der Bildung der Durchkontaktierungen 203 wird eine Kupferschicht an den Polymerfilm 201 angehaftet und zur Herstellung eines strukturierten Kupferfilms 205 strukturiert. Die Durchkontaktierungen 203 stellen sich verjüngende Durchgangslöcher dar.
  • In 2B werden auf der Halbleitervorrichtung 207 leitfähige Säulen 205 gebildet. Die leitfähigen Säulen weisen ein lötbares Material bzw. eine lötbare Kappe auf, das bzw. die auf einer Oberfläche an einer Stelle angebracht ist, die der Stelle gegenüber liegt, an der die leitfähige Säule an der Halbleitervorrichtung angebracht wird. Die leitfähigen Säulen umfassen einen Cu-Säulenkörper und ein lötbares Material bzw. eine lötbare Kappe 201, wie z. B. Nickel (Ni), Zinn (Sn) oder Silber (AG). Die Höhe der Cu-Säule und der Kappe ist ungefähr gleich der Dicke des Polymerfilms. Gemäß der Darstellung in 2C wird eine dünne Schicht, beispielsweise eine Schicht mit einer Dicke von 5 bis 20 μm, eines Haftmittels 211 an der Halbleitervorrichtung 207 zwischen den Cu-Säulen 209 gebildet, die zur Unterfüllung des finalen Gehäuses dient. Die Unterfüllung stellt im finalen Gehäuse eine Verspannungsbehandlung bereit. Es kann ein finales Gehäuse mit einer Dicke von weniger als 100 μm erreicht werden.
  • 3 stellt eine Halbleitervorrichtung (z. B. einen Halbleiterchip) 207 dar, der durch die Cu-Säulen 209 an den Polymerfilm 201 gebondet wird, die in den sich verjüngenden Durchgangslöchern 203 abstehen. Vor dem Bonden kann ein Kupfer-Pad 213 durch die Durchgangslöcher 203 im Polymerfilm 201 freigelegt werden. Seine Oberfläche kann mit einem Barrieren- und lötbaren Material bedeckt sein, wie z. B. Ni, Sn oder Ag. Aufgrund der sich verjüngenden Gestalt der Durchgangslöcher 203 wird die Ausrichtung der Cu-Säulen 209 während des Bondens verbessert. Die sich verjüngende Gestalt der Durchgangslöcher 203 unterstützt eine Selbstausrichtung der Cu-Säulen 209 während des Bondens. Die sich ergebenden Durchgangslöcher im Polymerfilm stellen eine Selbstausrichtung bereit, die eine schnellere Bondgeschwindigkeit und ein Platzierungsgerät mit geringeren Kosten ermöglicht. Die Cu-Säulen 209 stehen in die Durchgangslöcher 203 ab, um leitfähige Durchkontaktierungen zu bilden, wenn sie an den strukturierten Cu-Film 205 gelötet werden. Das Haftmittel 211 stellt ein nicht fließfähiges Unterfüllmaterial dar, das die Halbleitervorrichtungsoberfläche an den Polymerfilm 201 bondet. Das nicht fließfähige Unterfüllmaterial lässt eine Bewegung zwischen den anzuwendenden Lothöckern und der Halbleitervorrichtung während eines Temperaturzyklus zu. Die Cu-Säulen 209 weisen eine Höhe auf, die ungefähr gleich der Dicke des Polymerfilms 201 ist. Die Halbleitervorrichtung 207 ist derart angeordnet, dass die Cu-Säulen 209 in die Durchgangslöcher im Polymerfilm 201 hineinragen und die Lotkappen der Cu-Säulen 209 treten mit der lötbaren Bedeckung des strukturierten Kupferfilms 205 in Kontakt. Die Cu-Säulen 209 und der strukturierte Kupferfilm 205 können durch Erwärmen der Lotkappen der Cu-Säulen 209 auf den Schmelzpunkt der Lotkappen während eines Kontakts mit den Cu-Säulen 209 und dem strukturierten Kupferfilm 205 verlötet werden. Das Haftmittel 211 (insbesondere das nicht fließfähige Unterfüllmaterial) wird zur Befestigung des Polymerfilms 210 an der Oberfläche der Halbleitervorrichtung 207 thermisch ausgeheilt. Das Haftmittel 211 ist ein Material auf der Grundlage von Epoxid.
  • Eine Epoxid-Molding-Zusammensetzung 401 wird über dem Polymerfilm 201 und der Halbleitervorrichtung 207 gebildet, um beide einzukapseln, wie in 4 dargestellt ist. Die Einkapselung umfasst ein Einkapseln der Halbleitervorrichtung an vier Flächen, wobei die zweite Oberfläche der Halbleitervorrichtung frei bleibt oder die Halbleitervorrichtung an fünf Flächen eingekapselt wird, die die zweite Oberfläche der Halbleitervorrichtung bedecken. Mit Bezug auf 5 werden Lothöcker 501 auf die Oberfläche des Polymerfilms 201 angewendet, die den strukturierten Kupferfilm 205 aufweist. Die Lothöcker 501 dienen als eine Art zur Anbringung der Halbleitervorrichtung 207, um mit den Pads einer externen Schaltung übereinzustimmen, wie z. B. einer Leiterplatte (PCB) oder einer anderen Halbleitervorrichtung bzw. eines anderen Halbleiterchips oder Halbleiterwafers. Die Lothöcker können aus Sn und Ag und anderen Elementen gebildet sein.
  • In den 6A, 6B und 6C sind oberseitige, seitliche und unterseitige Ansichten von Dünnfilm-Polymerstrukturen entsprechend dargestellt. Der Polymerfilm 201 ist mit sich verjüngenden Durchgangslöchern 203 dargestellt, die darin gebildet sind, und es ist ein strukturierter Cu-Film 205 auf eine Oberfläche des Polymerfilms 201 angewendet. Über dem strukturierten Cu-Film 205 kann eine strukturierte dielektrische Schicht (nicht dargestellt) vorgesehen sein. Die dielektrische Schicht kann angewendet werden, um ein Aufsaugen der Lotkugeln und einen elektrischen Kurzschluss zu verhindern. Der Polymerfilm sieht, wie in den 6A, 6B und 6C dargestellt ist, eine Filmrolle mit Perforierung 601 entlang der Seitenkanten vor. Eine Monatge kann durch bestehende Herstellungsgeräte als Polymerstreifen/-bänder unter Werkzeugwechsel vorgenommen werden.
  • 7 stellt ein Beispiel der Verwendung von mehreren Schichten des Polymerfilms 701 und von mehreren Schichten aus strukturierten Leitern 703 dar, wobei die Leiterschichten 703 mittels leitfähiger Durchkontaktierungen 705 zwischen zwei benachbarten Leiterschichten 703 oder zwischen nicht benachbarten Leiterschichten 703 verbunden werden können. Zwischen benachbarten Polymerfilmschichten 701 ist ein Haftmittel 707 angeordnet. Durch hinzufügen von mehreren Polymerfilmschichten 701 und der leitfähigen Strukturen 703 kann die Zwischenverbindungsdichte zwischen Chips oder von einem Chip zu seinem nächsten Bondpunkt erhöht werden.
  • Die Ausführungsformen der vorliegenden Erfindung können verschiedene technische Effekte erreichen, wie z. B. ein Erhöhen des Anteils an Silizium und ein Zwischenverbinden zwischen Siliziumchips an einer niedrigeren Coast und einem kleineren Footprint-Gehäuse. Eine einzelne Metallschicht (oder mehr als eine) kann mit feinen Linien und Räumen strukturiert werden. Eine Bildung von Durchgangslöchern im Film ist weniger kostspielig als in anderen gemeinsamen Materialien, die im Packaging von Halbleitern verwendet werden. Die Cu-Säulen-Technologie ist eine ausgereifte und kosteneffiziente Technologie und erzeugt eine Säule, die gegenüber einem Füllen einer äquivalenten Durchkontaktierung mittels einer Seitenwand mit Saat eine geringere Galvanisierungszeit erfordert. Eine Filmdicke gemäß der vorliegenden Anmeldung kann 25 μm oder weniger betragen, was dünner ist als jedes andere Gehäusesubstratmaterial und etwas dicker ist als ein herkömmlicher Aufbau in FO-WLCSP. Eine Verwendung von Cu-Säulen als Durchkontaktierungen ermöglicht das möglichst dünnste finale Gehäuse (insbesondere kleiner als 100 μm), was sehr erwünscht ist. Darüberhinaus kann der Aufbau in der vorliegenden Anmeldung mit bestehendem Herstellungsgerät erfolgen, z. B. können Streifen mit einem Austauschwerkzeug oder ein Band zu einer Bandlinie verwendet werden, um die niedrigsten Kosten zu erreichen, ähnlich dem RFID-Tag. Gemäß der obigen Erläuterung stellt die Verjüngung der Filmdurchgangslöcher eine Selbstausrichtung bereit und unterstützt eine schnellere Bondgeschwindigkeit und ein Plazierungsgerät mit geringeren Kosten. Zusätzlich verringert eine Verwendung kommerziell erhältlicher Filme, die in einem Volumen bezogen werden, um die Menge an finalen erwünschten Produkten zu handhaben, ein kapitales Risiko, das mit Scheiben basierten FO-WLP-Lösungen einhergeht, die von einem kostspieligeren Herstellungsgerät ausgehen und deren zugehörige festen Kosten sich nicht aufgrund der Menge der in einer gegebenen Maschine produzierten Produkte ändern.
  • Die gemäß Ausführungsformen der vorliegenden Erfindung gebildeten Vorrichtungen sind in verschiedenen industriellen Anwendungen einsetzbar, beispielsweise Mikroprozessoren, Smartphones, Handys, Hand-Sets für Handys, Set-Top Boxen, DVD-Recordern und Spielgeräten, Automotiv Navigation, Druckern und peripheren, netzwerkenden und telekommunizierenden Geräten, Spielsysteme und digitalen Kameras. Die vorliegende Erfindung ist demzufolge in der Herstellung eines beliebigen Typs von höchst integrierter Halbleitervorrichtung unter Verwendung eines Fan-Out- und Multi-Die-Gehäuseaufbaus basierend auf dünnen Filmen einsetzbar.
  • In der vorangehenden Beschreibung ist die vorliegende Erfindung mit Bezug auf spezielle beispielhafte Ausführungsformen davon beschrieben. Es ist klar, dass daran verschiedene Modifizierungen und Änderungen durchgeführt werden können, ohne vom breiteren Gehalt und Rahmen der vorliegenden Erfindung abzuweichen, wie in den Ansprüchen ausgeführt ist. Die Beschreibung und Figuren sind folglich als anschaulich und nicht beschränkend anzusehen. Die vorliegende Erfindung kann verschiedene andere Kombinationen und Ausführungsformen vorstellen und kann Änderungen oder Modifizierungen unterworden sein, die in den Rahmen des erfinderischen Konzepts fallen, wie hierin ausgeführt ist.

Claims (20)

  1. Verfahren, umfassend: ein Bilden von sich verjüngenden Durchgangslöchern in einer ersten Oberfläche eines Polymerfilms, wobei der Polymerfilm eine zweite Oberfläche mit einer Metallisierung aufweist; ein Bilden von leitfähigen Säulen auf einer ersten Oberfläche einer Halbleitervorrichtung; ein Bonden einer lötbaren Oberfläche der leitfähigen Kupfersäulen an die Metallisierung auf der zweiten Oberfläche des Polymerfilms; ein Bonden der Halbleitervorrichtung an die erste Oberfläche des Polymerfilms über den leitfähigen Säulen mit einem Unterfüllmaterial; und ein Abscheiden eines Einkapselungsmaterials über der Halbleitervorrichtung und dem Polymerfilm.
  2. Verfahren nach Anspruch 1, wobei die sich verjüngenden Durchgangslöcher in der ersten Oberfläche des Polymerfilms durch Laserabtragung oder Ätzen gebildet werden.
  3. Verfahren nach Anspruch 2, wobei der Polymerfilm ein Polyimid umfasst.
  4. Verfahren nach Anspruch 1, wobei: die Metallisierung an der zweiten Oberfläche des Polymerfilms elektrisch leitfähige Strukturen an der zweiten Oberfläche des Polymerfilms umfasst; die sich verjüngenden Durchgangslöcher an der elektrisch leitfähigen Struktur enden; die leitfähigen Säulen auf der ersten Oberfläche der Halbleitervorrichtung entsprechend Positionen der sich verjüngenden Durchgangslöcher an der ersten Oberfläche eines Polymerfilms angeordnet sind; und die Halbleitervorrichtung mit den elektrisch leitfähigen Strukturen an der zweiten Oberfläche des Polymerfilms unter Verwendung der sich verjüngenden Durchgangslöcher zur Anordnung und Ausrichtung der Halbleitervorrichtung entsprechend den Durchgangslöchern verbunden wird.
  5. Verfahren nach Anspruch 4, wobei die zweite Oberfläche des Polymerfilms eine Kupfer-Strukturierung; und ein Bilden von Lothöckern auf der zweiten Oberfläche des Polymerfilms nach der Strukturierung des Kupfers umfasst.
  6. Verfahren nach Anspruch 5, wobei die Lothöcker Zinn (Sn) und Silber (Ag) umfassen.
  7. Verfahren nach Anspruch 1, wobei das Unterfüllmaterial ein nicht fließfähiges Unterfüllmaterial umfasst.
  8. Verfahren nach Anspruch 7, ferner umfassend: ein Ausheilen des nicht fließfähigen Unterfüllmaterials nach dem Bonden der Halbleitervorrichtung.
  9. Verfahren nach Anspruch 1, ferner umfassend: ein Einkapseln der Halbleitervorrichtung an vier Flächen, wobei die zweite Oberfläche der Halbleitervorrichtung als freiliegend verbleibt, oder ein Einkapseln einer Halbleitervorrichtung an fünf Flächen, wobei die zweite Oberfläche der Halbleitervorrichtung bedeckt wird.
  10. Verfahren nach Anspruch 1, umfassend ein Bilden der sich verjüngenden Durchgangslöcher, so dass sie an der Halbleitervorrichtung einen ersten Durchmesser und entfernt von der Halbleitervorrichtung einen zweiten Durchmesser aufweisen, wobei der erste Durchmesser größer ist als der zweite Durchmesser, wobei die leitfähigen Säulen einen dritten Durchmesser aufweisen, der kleiner ist als die ersten und zweiten Durchmesser der sich verjüngenden Durchgangslöcher, wobei die leitfähigen Säulen ein lötbares Material umfassend Sn-Ag an einer Oberfläche der Säule umfassen, die nicht mit der Halbleitervorrichtung in Kontakt steht, eine Höhe der leitfähigen Säule und des lötbaren Materials ähnlich einer Dicke des Polymerfilms ist, so dass der Polymerfilm beim Bonden der Halbleitervorrichtung einen Abstand zwischen der ersten Oberfläche der Halbleitervorrichtung und der ersten Oberfläche des Polymerfilms gleich einer gewünschten Dicke des Unterfüllmaterials aufweist.
  11. Verfahren nach Anspruch 5, ferner umfassend: ein Abscheiden und Strukturieren einer dielektrischen Schicht auf der zweiten Oberfläche des Polymerfilms vor Bildung der Lothöcker.
  12. Vorrichtung, umfassend: einen Polymerfilm mit darin gebildeten sich verjüngenden Durchkontaktierungen; eine Halbleitervorrichtung mit leitfähigen Säulen, die auf einer Oberfläche gegenüber der Halbleitervorrichtung ein abgeschiedenes Lot aufweisen, wobei die leitfähigen Säulen an eine erste Oberfläche des Polymerfilms über den leitfähigen Säulen mit einem Unterfüllmaterial gebondet sind; und ein Einkapselungsmaterial, das über der Halbleitervorrichtung und dem Polymerfilm abgeschieden ist, wobei das Unterfüllmaterial eine Oberfläche der Halbleitervorrichtung an die erste Oberfläche des Polymerfilms bondet, um während eines Temperaturzyklus eine Bewegung zu erlauben.
  13. Vorrichtung nach Anspruch 12, wobei das Einkapselungsmaterial ein Epoxid-Molding umfasst.
  14. Vorrichtung nach Anspruch 12, wobei das Unterfüllmaterial ein ausgeheiltes nicht fließfähiges Unterfüllmaterial umfasst.
  15. Vorrichtung nach Anspruch 12, wobei die leitfähigen Säulen Kupfer (Cu) umfassen und der Polymerfilm ein Polyimid umfasst.
  16. Vorrichtung nach Anspruch 12, ferner umfassend eine Mehrzahl von Polymerfilmschichten und eine Mehrzahl von strukturierten Leitern, die durch leitfähige Durchkontaktierungen zwischen zwei benachbarten Schichten aus strukturierten Leitern oder zwischen nicht benachbarten Schichten aus strukturierten Leitern verbunden sind.
  17. Verfahren, umfassend: ein Bilden von sich verjüngenden Durchgangslöchern in einer ersten Oberfläche eines Polyimidfilms mittels Laserabtragung oder Ätzen, wobei die sich verjüngenden Durchgangslöcher an der ersten Oberfläche des Polyimidfilms einen ersten Durchmesser und entfernt von der ersten Oberfläche einen zweiten Durchmesser aufweisen, wobei der erste Durchmesser größer ist als der zweite Durchmesser; ein Bilden einer leitfähigen Säule in jedem sich verjüngenden Durchgangsloch, wobei jede leitfähige Säule an dem Polyimidfilm gebildet oder an den Polyimidfilm durch Anhaftung angebracht ist; ein Bonden einer Halbleitervorrichtung an die erste Oberfläche des Polyimidfilms über den leitfähigen Kupfersäulen mit einem nicht fließfähigen Unterfüllmaterial; ein Abscheiden eines Epoxid-Molding-Materials als Einkapselung über der Halbleitervorrichtung und dem Polyimidfilm.
  18. Verfahren nach Anspruch 17, ferner umfassend: ein Ausheilen des nicht fließfähigen Unterfüllmaterials nach dem Bonden der Halbleitervorrichtung.
  19. Verfahren nach Anspruch 17, umfassend: ein Anwenden einer Kupferstrukturierung auf eine zweite Oberfläche des Polyimidfilms; und ein Bilden von Lothöckern auf der zweiten Oberfläche des Poyimidfilms nach der Kupferstrukturierung.
  20. Verfahren nach Anspruch 19, ferner umfassend: ein Abscheiden und Strukturieren einer dielektrischen Schicht auf der zweiten Oberfläche des Polyimidfilms vor dem Bilden der Lothöcker.
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