DE102016124683A1 - Dünnschichttransistorsubstrat und damit versehene Anzeigevorrichtung - Google Patents

Dünnschichttransistorsubstrat und damit versehene Anzeigevorrichtung Download PDF

Info

Publication number
DE102016124683A1
DE102016124683A1 DE102016124683.2A DE102016124683A DE102016124683A1 DE 102016124683 A1 DE102016124683 A1 DE 102016124683A1 DE 102016124683 A DE102016124683 A DE 102016124683A DE 102016124683 A1 DE102016124683 A1 DE 102016124683A1
Authority
DE
Germany
Prior art keywords
electrode
pattern
display area
film transistor
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102016124683.2A
Other languages
English (en)
Other versions
DE102016124683B4 (de
Inventor
JeHyung PARK
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of DE102016124683A1 publication Critical patent/DE102016124683A1/de
Application granted granted Critical
Publication of DE102016124683B4 publication Critical patent/DE102016124683B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es wird ein Dünnschichttransistorsubstrat, das verhindern kann, dass eine Schaltung durch statische Elektrizität beschädigt wird, und eine Anzeigevorrichtung, die selbiges enthält, offenbart, wobei das Dünnschichttransistorsubstrat ein Substrat (111), das einen Anzeigebereich (A/A) zum Anzeigen eines Bildes und einen Nicht-Anzeigebereich aufweist, enthält. Die Schaltung (120) ist in dem Nicht-Anzeigebereich angeordnet. Die Schaltung enthält eine erste Elektrode (210), eine Isolierschicht (220) auf der ersten Elektrode (210) und eine zweite Elektrode (230) auf der Isolierschicht (220). Ein Rand (210a) der ersten Elektrode (210), der dem Anzeigebereich (A/A) zugewandt ist, erstreckt sich über einen Rand (230a) der zweiten Elektrode (230), der dem Anzeigebereich zugewandt ist, hinaus.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der Patentanmeldung der Republik Korea, Nr. 10 2016 0118180 , eingereicht am 13. September 2016.
  • HINTERGRUND
  • Gebiet der Offenbarung
  • Die Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Dünnschichttransistorsubstrat und auf eine damit versehene Anzeigevorrichtung.
  • Erörterung des Standes der Technik
  • Mit der Entwicklung einer informationsorientierten Gesellschaft sind verschiedene Techniken, die auf eine Anzeigevorrichtung zum Anzeigen eines Bildes oder einer Abbildung visueller Informationen bezogen sind, entwickelt und untersucht worden. Die Anzeigevorrichtung kann eine Anzeigetafel, die einen Anzeigebereich, der mit Bildpunkten zum Anzeigen eines Bildes versehen ist, und einen Nicht-Anzeigebereich, der am Rand des Anzeigebereichs hergestellt ist, aufweist, einen Gate-Treiber zum Zuführen eines Gate-Signals zu den Bildpunkten, einen Datentreiber zum Zuführen einer Datenspannung zu den Bildpunkten und einen Zeitsteuerungs-Controller zum Zuführen von Signalen, um den Gate-Treiber und den Datentreiber zu steuern, enthalten.
  • Der Gate-Treiber kann auf einer Seite oder zwei Seiten in dem Nicht-Anzeigebereich vorgesehen sein. In diesem Fall kann der Gate-Treiber zusammen mit einem TFT (Dünnschichttransistor) des Bildpunkts direkt in dem Nicht-Anzeigebereich der Anzeigetafel ausgebildet sein und mit dem Bildpunkt verbunden sein, was als eine GIP-Schaltung (Gate-in-der-Tafel-Schaltung) bezeichnet wird, anstatt den Gate-Treiber vorzusehen, der in einem Typ einer zusätzlichen integrierten Schaltung hergestellt und unter Verwendung flexibler Schichten mit den Bildpunkten verbunden ist.
  • Die GIP-Schaltung kann aus einer Schieberegisterschaltung ausgebildet sein, die mehrere Transistoren mit einem Gate-Muster, einem Gate-Isolator und einem Source-/Drain-Muster auf einem unteren Substrat enthält. Die GIP-Schaltung ist durch ein Gate-Verbindungsmuster mit einer Gate-Leitung verbunden, die in dem Anzeigebereich hergestellt ist. Das Gate-Verbindungsmuster ist so ausgebildet, dass es an einem Ende der Gate-Leitung, das der GIP-Schaltung benachbart ist, eine relativ große Fläche aufweist, und ist durch ein Brückenmuster mit dem Transistor der GIP-Schaltung verbunden. Entsprechend wird ein in der GIP-Schaltung erzeugtes Gate-Signal über das Brückenmuster und das Gate-Verbindungsmuster der Gate-Leitung zugeführt. Das Gate-Muster und das Gate-Verbindungsmuster sind durch eine Gate-Isolierschicht abgedeckt.
  • Während des Herstellungsprozesses des Dünnschichttransistorsubstrats kann ein Roboterarm zum Laden oder Entladen eines Substrats eine statische Elektrizität in dem Substrat induzieren. Diese statische Elektrizität wird an einem Ende des Gate-Verbindungsmusters über das Gate-Verbindungsmuster mit der relativ großen Fläche entlang der Gate-Leitung zu der GIP-Schaltung entladen, wodurch etwas der Gate-Isolierschicht zum Abdecken des Gate-Musters der GIP-Schaltung, die dem Gate-Verbindungsmuster benachbart ist, beschädigt und verloren werden kann. Durch die verlorene Fläche der Gate-Isolierschicht ist das Gate-Verbindungsmuster freigelegt, wobei dann der freigelegte Abschnitt des Gate-Verbindungsmusters mit dem auf der Gate-Isolierschicht vorgesehenen Source-/Drain-Muster elektrisch verbunden ist, wobei dadurch ein Kurzschlussdefekt verursacht wird.
  • ZUSAMMENFASSUNG
  • Entsprechend sind die hier offenbarten Ausführungsformen auf ein Dünnschichttransistorsubstrat, das eines oder mehrere Probleme aufgrund der Einschränkungen und Nachteile des Standes der Technik im Wesentlichen vermeidet, und auf eine Anzeigevorrichtung, die selbiges enthält, gerichtet.
  • In einer oder mehreren Ausführungsformen werden ein Dünnschichttransistorsubstrat, das verhindern kann, dass ein Schaltungsabschnitt durch statische Elektrizität beschädigt wird, und eine Anzeigevorrichtung, die selbiges enthält, offenbart.
  • Zusätzliche Vorteile und Merkmale der Ausführungsformen werden teilweise in der folgenden Beschreibung dargelegt und werden teilweise für die Durchschnittsfachleute auf dem Gebiet bei der Untersuchung des Folgenden offensichtlich oder können aus der Praxis der Ausführungsformen erlernt werden. Die Aufgaben und anderen Vorteile der Ausführungsformen können durch die Struktur verwirklicht und erreicht werden, die sowohl in der geschriebenen Beschreibung und ihren Ansprüchen als auch in den beigefügten Zeichnungen dargelegt ist.
  • Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Die bevorzugten Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
  • In einer oder mehreren Ausführungsformen enthält ein Dünnschichttransistorsubstrat ein Substrat, das einen Anzeigebereich zum Anzeigen eines Bildes und einen Nicht-Anzeigebereich, der dem Anzeigebereich benachbart ist, aufweist, und einen Schaltungs-abschnitt in dem Nicht-Anzeigebereich, wobei der Schaltungsabschnitt eine erste Elektrode, eine Isolierschicht auf der ersten Elektrode und eine zweite Elektrode auf der Isolierschicht enthält. Die erste Elektrode und die zweite Elektrode können einander teilweise überlappen. Ein Rand der ersten Elektrode, der dem Anzeigebereich zugewandt ist, kann sich über einen Rand der zweiten Elektrode, der dem Anzeigebereich zugewandt ist, hinaus erstrecken.
  • In einer oder mehreren Ausführungsformen kann der Schaltungsabschnitt einen Transistor enthalten, kann die erste Elektrode eine Gate-Elektrode des Transistors sein und kann die zweite Elektrode eine Drain-Elektrode oder eine Source-Elektrode des Transistors sein.
  • Das Dünnschichttransistorsubstrat gemäß einer Ausführungsform kann ferner ein Barrierenmuster enthalten, das zwischen der ersten Elektrode und dem Gate-Verbindungsmuster angeordnet ist.
  • In einer oder mehreren Ausführungsformen enthält eine Anzeigevorrichtung eine Anzeigetafel, die ein Dünnschichttransistorsubstrat und ein gegenüberliegendes Substrat, das dem Dünnschichttransistorsubstrat zugewandt ist, zum Schützen des Dünnschichttransistorsubstrats enthält, und einen Tafeltreiber, der mit einem Schaltungsabschnitt des Dünnschichttransistorsubstrats elektrisch verbunden ist, zum Anzeigen eines Bildes.
  • In einer oder mehreren Ausführungsformen umfasst das Dünnschichttransistorsubstrat ein Substrat, das einen Anzeigebereich zum Anzeigen eines Bildes und einen Nicht-Anzeigebereich, der dem Anzeigebereich benachbart ist, aufweist, und eine Schaltung in dem Nicht-Anzeigebereich. Die Schaltung enthält eine erste Elektrode, eine zweite Elektrode, die mit der ersten Elektrode teilweise überlappt, und eine Isolierschicht, die zwischen der ersten Elektrode und der zweiten Elektrode angeordnet ist. Ein erster Rand der ersten Elektrode, der dem Anzeigebereich zugewandt ist, erstreckt sich um wenigstens eine Länge eines freigelegten Abschnitts der ersten Elektrode an dem ersten Rand, der durch die Isolierschicht zwischen dem zweiten Rand der zweiten Elektrode und dem Anzeigebereich nicht abgedeckt ist, weiter zu dem Anzeigebereich als ein zweiter Rand der zweiten Elektrode, der dem Anzeigebereich zugewandt ist.
  • In einer oder mehreren Ausführungsformen steht der erste Rand der ersten Elektrode um wenigstens 3 μm weiter als der zweite Rand der zweiten Elektrode zu dem Anzeigebereich vor.
  • In einer oder mehreren Ausführungsformen enthält die Schaltung einen Transistor. Die erste Elektrode kann eine Gate-Elektrode des Transistors sein, während die zweite Elektrode eine Drain-Elektrode des Transistors sein kann.
  • In einer oder mehreren Ausführungsformen enthält die Schaltung ferner ein Brückenmuster, das an die zweite Elektrode gekoppelt ist. Das Brückenmuster kann mit einem Erstreckungsabschnitt der ersten Elektrode teilweise überlappen, wobei der Erstreckungsabschnitt der ersten Elektrode zwischen dem ersten Rand der ersten Elektrode und dem zweiten Rand der zweiten Elektrode angeordnet ist.
  • In einer oder mehreren Ausführungsformen enthält das Dünnschichttransistorsubstrat ferner ein Gate-Verbindungsmuster, das mit dem Brückenmuster elektrisch verbunden ist, wobei das Gate-Verbindungsmuster in derselben Schicht wie die erste Elektrode an-geordnet ist. Das Gate-Verbindungsmuster kann an eine Gate-Leitung, die sich über den Anzeigebereich erstreckt, gekoppelt sein.
  • In einer oder mehreren Ausführungsformen enthält das Dünnschichttransistorsubstrat ferner ein statisches Induktionsmuster, das auf einem von dem ersten Rand der ersten Elektrode und einem dritten Rand des Gate-Verbindungsmusters, der der ersten Elektrode zugewandt ist, angeordnet ist. Das statische Induktionsmuster kann eine vorstehende Spitze enthalten. Die vorstehende Spitze kann mit dem Brückenmuster nicht überlappen.
  • In einer oder mehreren Ausführungsformen ist die Schaltung eine Gate-Ansteuerschaltung.
  • In einer oder mehreren Ausführungsformen ist der freigelegte Abschnitt der ersten Elektrode durch einen entfernten Abschnitt der Isolierschicht zwischen dem zweiten Rand der zweiten Elektrode und dem Anzeigebereich freigelegt. Der freigelegte Abschnitt der Isolierschicht kann vor dem Bilden der zweiten Elektrode durch eine Entladung statischer Elektrizität, die von dem Anzeigebereich induziert wird, entfernt werden.
  • In einer oder mehreren Ausführungsformen umfasst ein Dünnschichttransistorsubstrat ein Substrat, das einen Anzeigebereich zum Anzeigen eines Bildes und einen Nicht-Anzeigebereich, der dem Anzeigebereich benachbart ist, aufweist; und eine Schaltung in dem Nicht-Anzeigebereich, wobei die Schaltung eine erste Elektrode und eine zweite Elektrode enthält, wobei die erste Elektrode zwischen der zweiten Elektrode und dem Substrat angeordnet ist; und ein Barrierenmuster, das von der ersten Elektrode getrennt ist und zwischen einem Gate-Verbindungsmuster, das mit dem Anzeigebereich verbunden ist, und der ersten Elektrode angeordnet ist, wobei das Barrierenmuster in derselben Schicht wie die erste Elektrode und das Gate-Verbindungsmuster ausgebildet ist, wobei das Barrierenmuster elektrisch an die zweite Elektrode und das Gate-Verbindungsmuster gekoppelt ist.
  • In einer oder mehreren Ausführungsformen enthält das Dünnschichttransistorsubstrat ferner ein Brückenmuster, das an die zweite Elektrode, das Gate-Verbindungsmuster und das Barrierenmuster gekoppelt ist. Das Brückenmuster kann in derselben Schicht wie die zweite Elektrode ausgebildet sein und kann mit dem Barrierenmuster überlappen.
  • In einer oder mehreren Ausführungsformen enthält das Dünnschichttransistorsubstrat ferner eine Isolierschicht zwischen der ersten Elektrode und der zweiten Elektrode, wo-bei das Brückenmuster an das Barrierenmuster gekoppelt ist. Das Brückenmuster kann durch einen entfernten Abschnitt der Isolierschicht zwischen der ersten Elektrode und dem Anzeigebereich an das Barrierenmuster gekoppelt sein. Der entfernte Abschnitt der Isolierschicht kann vor dem Bilden des Brückenmusters durch eine Entladung statischer Elektrizität, die von dem Anzeigebereich induziert wird, entfernt werden.
  • In einer oder mehreren Ausführungsformen enthält das Barrierenmuster ein Identifikationsmuster zum Identifizieren eines Abschnitts der Schaltung oder einer weiteren Schaltung, die in dem Anzeigebereich enthalten ist.
  • Es ist selbstverständlich, dass sowohl die vorhergehende allgemeine Beschreibung als auch die folgende ausführliche Beschreibung der Ausführungsformen der vorliegenden Erfindung lediglich beispielhaft und erklärend sind und vorgesehen sind, eine weitere Erklärung der Erfindung bereitzustellen, wie sie beansprucht ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen, die enthalten sind, um ein weiteres Verständnis der Aus-führungsformen der Erfindung zu schaffen, und die in diese Anmeldung aufgenommen sind und einen Teil dieser Anmeldung bilden, veranschaulichenden die Ausführungsform(en) der Erfindung und dienen zusammen mit der Beschreibung dazu, das Prinzip der Ausführungsformen der Erfindung zu erklären. In den Zeichnungen ist:
  • 1 ein Blockschaltplan, der eine Anzeigevorrichtung gemäß einer Ausführungsform veranschaulicht;
  • 2 ein Grundriss, der vorgegebene Abschnitte eines Anzeigebereichs und eines Schaltungsabschnitts in einem Dünnschichttransistorsubstrat gemäß einer ersten Ausführungsform veranschaulicht;
  • 3 eine Querschnittsansicht entlang I-I' nach 2;
  • 4 eine Querschnittsansicht, die einen Fall zeigt, in dem eine Isolierschicht durch statische Elektrizität, die in ein Gate-Verbindungsmuster nach 2 fließt, beschädigt und verloren ist;
  • 5 ein Grundriss, der vorgegebene Abschnitte eines Anzeigebereichs und eines Schaltungsabschnitts in einem Dünnschichttransistorsubstrat gemäß einer zweiten Ausführungsform veranschaulicht;
  • 6 ein Grundriss, der vorgegebene Abschnitte eines Anzeigebereichs und eines Schaltungsabschnitts in einem Dünnschichttransistorsubstrat gemäß einer dritten Ausführungsform veranschaulicht;
  • 7 eine Querschnittsansicht entlang II-II' nach 6;
  • 8 eine Querschnittsansicht, die einen Fall zeigt, in dem eine Isolierschicht durch statische Elektrizität, die in ein Gate-Verbindungsmuster nach 7 fließt, beschädigt und verloren ist;
  • 9 ein Grundriss, der vorgegebene Abschnitte eines Anzeigebereichs und eines Schaltungsabschnitts in einem Dünnschichttransistorsubstrat gemäß einer vierten Ausführungsform veranschaulicht;
  • 10 ein Stromlaufplan, der einen Schaltungsabschnitt veranschaulicht, der mit einem Gate-Verbindungsmuster des Dünnschichttransistorsubstrats gemäß einer oder mehreren Ausführungsformen verbunden ist; und
  • 11 ein Grundriss, der einen Transistor veranschaulicht, der mit dem in 10 gezeigten Gate-Verbindungsmuster verbunden ist.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Nun wird auf die beispielhaften Ausführungsformen der vorliegenden Erfindung ausführlich Bezug genommen, deren Beispiele in den beigefügten Zeichnungen veranschaulicht sind. Wo immer es möglich ist, werden überall in den Zeichnungen die gleichen Bezugszeichen verwendet, um auf gleiche oder ähnliche Teile zu verweisen.
  • Die Vorteile und Merkmale der vorliegenden Erfindung und ihrer Implementierungsverfahren werden durch die folgenden Ausführungsformen erklärt, die bezüglich der beige-fügten Zeichnungen beschrieben werden. Die vorliegende Erfindung kann jedoch in verschiedenen Formen verkörpert sein und sollte nicht als auf die hier dargelegten Ausführungsformen eingeschränkt ausgelegt werden. Stattdessen sind diese Ausführungsformen vorgesehen, so dass diese Offenbarung gründlich und vollständig ist, wobei sie den Schutzumfang der vorliegenden Erfindung vollständig den Fachleuten auf dem Gebiet übermitteln. Ferner ist die vorliegende Erfindung nur durch die Schutzumfänge der Ansprüche definiert.
  • Eine Form, eine Größe, ein Verhältnis, ein Winkel und eine Anzahl, die in den Zeichnungen zum Beschreiben der Ausführungsformen der vorliegenden Erfindung offenbart sind, sind lediglich ein Beispiel, wobei folglich die vorliegende Erfindung nicht auf die veranschaulichten Einzelheiten eingeschränkt ist. Gleiche Bezugszeichen beziehen sich überall auf gleiche Elemente. In der folgenden Beschreibung wird, wenn bestimmt wird, dass die ausführliche Beschreibung der relevanten bekannten Funktion oder Konfiguration den wichtigen Punkt der vorliegenden Erfindung unnötig verdeckt, die ausführliche Beschreibung weggelassen.
  • In einem Fall, in dem 'umfassen', 'aufweisen' und 'enthalten', die in der vorliegenden Beschreibung beschrieben sind, verwendet werden, kann ein weiterer Teil hinzugefügt werden, wenn nicht 'nur~' verwendet wird. Die Begriffe einer Einzahlform können die Mehrzahlformen enthalten, wenn nicht auf das Gegenteil verwiesen wird.
  • Beim Auslegen eines Elements wird das Element so ausgelegt, dass es einen Fehlerbereich enthält, obwohl es keine explizite Beschreibung gibt.
  • Beim Beschreiben einer Positionsbeziehung kann z. B., wenn die Positionsanordnung als 'auf~', 'über~', 'unter~' und 'nächster~' beschrieben ist, ein Fall, der kein Kontakt ist, enthalten sein, wenn nicht 'genau' oder 'direkt' verwendet wird.
  • Beim Beschreiben einer Zeitbeziehung kann z. B., wenn die zeitliche Reihenfolge als 'danach~', 'anschließend~', 'als Nächstes~' und 'vorher~' beschrieben ist, ein Fall, der nicht kontinuierlich ist, enthalten sein, wenn nicht 'genau' oder 'direkt' verwendet wird.
  • Es ist selbstverständlich, dass, obwohl die Begriffe ”erster”, ”zweiter” usw. hier verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe eingeschränkt werden sollten. Diese Begriffe werden lediglich verwendet, um ein Element von einem weiteren zu unterscheiden. Ein erstes Element könnte z. B. als ein zweites Element bezeichnet werden, während ein zweites Element ähnlich als ein erstes Element bezeichnet werden könnte, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Außerdem sind ”die Richtung einer ersten horizontalen Achse”, ”die Richtung einer zweiten horizontalen Achse” und ”die Richtung einer vertikalen Achse” nicht auf eine senkrechte geometrische Konfiguration eingeschränkt. Das heißt, ”die Richtung einer ersten horizontalen Achse”, ”die Richtung einer zweiten horizontalen Achse” und ”die Richtung einer vertikalen Achse” können einen anwendbaren weiten Bereich einer funktionalen Konfiguration enthalten.
  • Außerdem sollte es selbstverständlich sein, dass der Begriff ”wenigstens ein” alle Kombinationen enthält, die mit irgendeinem Element in Beziehung stehen. ”Wenigstens eines unter einem ersten Element, einem zweiten Element und einem dritten Element” kann z. B. sowohl alle Kombinationen aus zwei oder mehr Elementen, die aus dem ersten, dem zweiten und dem dritten Element ausgewählt sind, als auch jedes Element des ersten, des zweiten und des dritten Elements enthalten. Falls außerdem erwähnt wird, dass ein erstes Element ”auf oder über” einem zweiten Element positioniert ist, sollte es selbstverständlich sein, dass das erste und das zweite Element miteinander in Kontakt gebracht sein können oder dass ein drittes Element zwischen dem ersten und dem zweiten Element angeordnet sein kann.
  • Die Merkmale der verschiedenen Ausführungsformen der vorliegenden Erfindung können teilweise oder insgesamt aneinandergekoppelt oder miteinander kombiniert werden und können verschieden wechselseitig miteinander betrieben und technisch angesteuert werden, wie die Fachleute auf dem Gebiet ausreichend verstehen können. Die Ausführungsformen der vorliegenden Erfindung können unabhängig voneinander ausgeführt werden oder können zusammen in einer ko-abhängigen Beziehung ausgeführt werden.
  • Im Folgenden werden ein Dünnschichttransistorsubstrat gemäß den Ausführungsformen der vorliegenden Erfindung und eine Anzeigevorrichtung, die selbiges enthält, bezüglich der beigefügten Zeichnungen ausführlich beschrieben.
  • 1 ist ein Blockschaltplan, der eine Anzeigevorrichtung gemäß einer Ausführungsform veranschaulicht. Für die Zweckmäßigkeit der Erklärung ist in 1 ”die Richtung (X) der ersten horizontalen Achse” zu einer Gate-Leitung parallel, ist ”die Richtung (Y) der zweiten horizontalen Achse” zu einer Datenleitung parallel und ist ”die Richtung (Z) der vertikalen Achse” zu einer Dickenrichtung (oder Höhenrichtung) der Anzeigevorrichtung parallel. Die Anzeigevorrichtung gemäß einer Ausführungsform kann eine Anzeigetafel 110, einen Schaltungsabschnitt 120 und einen Tafeltreiber enthalten.
  • Die Anzeigevorrichtung gemäß einer Ausführungsform kann auf eine Flüssigkristall-Anzeigevorrichtung, eine Elektrophorese-Anzeige, eine organische lichtemittierende Anzeigevorrichtung usw. angewendet werden. Im Folgenden wird die auf die Flüssigkristall-Anzeigevorrichtung angewendete Anzeigevorrichtung gemäß einer Ausführungsform wie folgt ausführlich beschrieben.
  • In dem Fall der Anzeigevorrichtung, die auf die Flüssigkristall-Anzeigevorrichtung angewendet ist, gemäß einer Ausführungsform kann die Anzeigetafel 110 ein Dünnschichttransistorsubstrat 111, ein gegenüberliegendes Substrat 112 und eine Flüssigkristallschicht, die zwischen den Dünnschichttransistorsubstrat 111 und dem gegenüberliegenden Substrat 112 angeordnet ist, enthalten.
  • Das Dünnschichttransistorsubstrat 111 kann mehrere Gate-Leitungen und mehrere Datenleitungen enthalten, wobei sich die Gate- und Datenleitungen einander kreuzen.
  • Die mehreren Gate-Leitungen erstrecken sich entlang der Richtung der ersten horizontalen Achse (X) des Dünnschichttransistorsubstrats 111 und sind in festen Intervallen entlang der Richtung der zweiten horizontalen Achse (Y), die zu der Richtung der ersten horizontalen Achse (X) senkrecht ist, vorgesehen.
  • Die mehreren Datenleitungen sind senkrecht zu den mehreren Gate-Leitungen angeordnet. Die mehreren Datenleitungen können sich entlang der Richtung einer zweiten horizontalen Achse (Y) erstrecken und sind in festen Intervallen entlang der Richtung einer ersten horizontalen Achse (X) vorgesehen.
  • Die Bildpunkte sind jeweils an den Schnittpunkten der Gate- und Datenleitungen vorgesehen. Jeder der Bildpunkte kann einen Dünnschichttransistor, eine Bildpunktelektrode, eine gemeinsame Elektrode, eine Flüssigkristallschicht und einen Speicherkondensator enthalten. Der Dünnschichttransistor wird durch ein Gate-Signal der Gate-Leitung eingeschaltet, wobei der eingeschaltete Dünnschichttransistor eine Datenspannung der Datenleitung der Bildpunktelektrode zuführt. Die gemeinsame Elektrode ist mit einer gemeinsamen Leitung verbunden, wobei eine gemeinsame Spannung von der gemeinsamen Leitung der gemeinsamen Elektrode zugeführt wird.
  • Jeder der Bildpunkte steuert einen Flüssigkristall der Flüssigkristallschicht durch ein elektrisches Feld an, das in Übereinstimmung mit einer Potentialdifferenz zwischen der der Bildpunktelektrode zugeführten Datenspannung und der der gemeinsamen Elektrode zugeführten gemeinsamen Spannung erzeugt wird. Eine Ausrichtung des Flüssigkristalls wird in Übereinstimmung damit, ob das elektrische Feld erzeugt wird oder nicht, und in Übereinstimmung mit einer Intensität des elektrischen Feldes geändert, so dass es möglich ist, einen Transmissionsbetrag des von einer Hintergrundbeleuchtungseinheit emittierten Lichts einzustellen. Im Ergebnis wird auf den Bildpunkten ein Bild mit einer Grauskala basierend auf der Datenspannung angezeigt. Der Speicherkondensator ist zwischen der Bildpunktelektrode und der gemeinsamen Elektrode angeordnet. Der Speicherkondensator erhält eine konstante Potentialdifferenz zwischen der Bildpunktelektrode und der gemeinsamen Elektrode aufrecht.
  • In dem Fall eines Ansteuermodus eines vertikalen elektrischen Feldes, wie z. B. des TN-Modus (des verdrillten nematischen Modus) oder des VA-Modus (des Modus der vertikalen Ausrichtung), ist die gemeinsame Elektrode auf dem gegenüberliegenden Substrat 112 angeordnet. In dem Fall eines Ansteuermodus eines horizontalen elektrischen Feldes, wie z. B. des IPS-Modus (des Modus des Schaltens in der Ebene) oder des FFS-Modus (Streufeldschaltungs-Modus), ist die gemeinsame Elektrode zusammen mit der Bildpunktelektrode auf dem Dünnschichttransistorsubstrat 111 angeordnet. Der Flüssigkristall-Modus der Anzeigetafel 110 kann sowohl irgendwelche anderen Modi als auch der obenerwähnte TN-Modus, der obenerwähnte VA-Modus, der obenerwähnte IPS-Modus und der obenerwähnte FFS-Modus sein.
  • Das Dünnschichttransistorsubstrat 111 kann einen Anzeigebereich (AA) und einen Nicht-Anzeigebereich enthalten. In dem Anzeigebereich (AA) befinden sich die Gate- und Datenleitungen, die einander kreuzen. Jeder Bildpunkt ist durch den Überschneidungsbereich der Gate- und Datenleitungen definiert.
  • Der Nicht-Anzeigebereich ist dem Anzeigebereich (AA) benachbart angeordnet. In einem Aspekt bezieht sich der Nicht-Anzeigebereich auf den verbleibenden Bereich des Dünnschichttransistorsubstrats 111 mit Ausnahme des Anzeigebereichs (AA). Der Nicht-Anzeigebereich kann z. B. der untere, obere, linke und rechte Rand des Dünnschichttransistorsubstrats 111 sein, der dem Anzeigebereich (AA) benachbart ist. Das gegenüberliegende Substrat 112 kann eine schwarze Matrix und Farbfilter enthalten. Die Farbfilter können in einer Öffnung angeordnet sein, die durch die schwarze Matrix nicht bedeckt ist. Falls die Anzeigetafel 110 eine COT-Struktur (Farbfilter-auf-TFT-Struktur) aufweist, können die schwarze Matrix und die Farbfilter auf dem Dünnschichttransistorsubstrat 111 angeordnet sein.
  • Eine Polarisierungsplatte kann sowohl an dem Dünnschichttransistorsubstrat 111 als auch an dem gegenüberliegenden Substrat 112 befestigt sein, wobei eine Ausrichtungsschicht zum Festlegen eines Vorneigungswinkels der Flüssigkristalls implementiert sein kann. Außerdem kann ein Raum zum Aufrechterhalten einer Zellenlücke der Flüssigkristallschicht zwischen den Dünnschichttransistorsubstrat 111 und dem gegenüberliegenden Substrat 112 implementiert sein.
  • Falls die Anzeigevorrichtung gemäß einer Ausführungsform die organische lichtemittierende Anzeigevorrichtung ist, dient das gegenüberliegende Substrat 112, das dem Dünnschichttransistorsubstrat 111 zugewandt ist und mit dem Dünnschichttransistorsubstrat 111 verbunden ist, als ein Einkapselungssubstrat, das ein Eindringen von äußerem Sauerstoff oder Fremdstoffen verhindert.
  • Der Schaltungsabschnitt 120 erzeugt das Gate-Signal in Übereinstimmung mit einem Gate-Steuersignal, das von dem Plattentreiber eingegeben wird, und führt das erzeugte Gate-Signal der Gate-Leitung zu. Der Schaltungsabschnitt 120 gemäß einer Ausführungsform ist als eine GIP-Schaltung (Gate-in-der-Tafel-Schaltung) in dem Nicht-Anzeigebereich des Dünnschichttransistorsubstrats 111 hergestellt.
  • Die GIP-Schaltung zusammen mit dem Dünnschichttransistor des Bildpunkts kann in dem Nicht-Anzeigebereich des Dünnschichttransistorsubstrats 111 vorgesehen sein. Der Schaltungsabschnitt 120 der GIP-Schaltung kann z. B. in dem Nicht-Anzeigebereich auf einer Seite und/oder der anderen Seite des Anzeigebereichs (AA) vorgesehen sein. Der Schaltungsabschnitt 120 kann in einem vorgegebenen Abschnitt des Nicht-Anzeigebereichs implementiert sein, der das Gate-Signal der Gate-Leitung zuführen kann.
  • Der Plattentreiber kann mehrere integrierte Source-Ansteuerschaltungen (die im Folgenden als Source-Ansteuer-ICs bezeichnet werden) 130, mehrere flexible Schaltungsschichten 140, eine Leiterplatte 150 und einen Zeitsteuerungs-Controller 160 enthalten.
  • Jede der mehreren Source-Ansteuer-ICs 130 kann an einer entsprechenden flexiblen Schaltungsschicht 140 angebracht sein. Jede der mehreren Source-Ansteuer-ICs 130 empfängt ein Datensteuersignal und digitale Videodaten von dem Zeitsteuerungs-Controller 160, setzt die digitalen Videodaten in Übereinstimmung mit dem Datensteuersignal in eine analoge Datenspannung um und führt die analoge Datenspannung den Datenleitungen zu. Falls die Source-Ansteuer-IC 130 in Ansteuer-Chips hergestellt ist, kann jede der Source-Ansteuer-ICs 130 durch ein COF-(Chip-auf-Schicht-) oder COP-(Chip-auf-Kunststoff-)Verfahren an der flexiblen Schaltungsschicht 140 angebracht werden.
  • Jede der mehreren flexiblen Schaltungsschichten 140 ist an einem Anschlussflächenabschnitt an dem Dünnschichttransistorsubstrat 111 befestigt. In diesem Fall ist jede der mehreren flexiblen Schaltungsschichten 140 unter Verwendung einer ACF (anisotropen leitfähigen Schicht) an der Anschlussfläche befestigt. Jede der mehreren flexiblen Schaltungsschichten 140 führt die Datenspannung, die von der Source-Ansteuer-IC 130 zugeführt wird, über den Anschlussflächenabschnitt der Datenleitung zu. Außerdem führt wenigstens eine der flexiblen Schaltungsschichten 140 das Gate-Steuersignal, das von dem Zeitsteuerungs-Controller 160 zugeführt wird, dem Schaltungsabschnitt 120 zu.
  • Die Leiterplatte 150 ist mit mehreren flexiblen Schaltungsschichten 140 verbunden. Die Leiterplatte 150 stützt die mehreren aus den Ansteuer-Chips ausgebildeten Schaltungen. Der Zeitsteuerungs-Controller 160 kann z. B. an der Leiterplatte 150 angebracht sein. Die Leiterplatte 150 kann eine gedruckte Leiterplatte oder eine flexible gedruckte Leiterplatte sein.
  • Der Zeitsteuerungs-Controller 160 ist an der Leiterplatte 150 angebracht. Der Zeitsteuerungs-Controller 160 empfängt digitale Videodaten und Zeitsynchronisationssignale von einer äußeren Systemplatine. In diesem Fall können die Zeitsynchronisationssignale ein vertikales Synchronisationssignal zum Definieren 1 Rahmenperiode, ein horizontales Synchronisationssignal zum Definieren 1 horizontalen Periode, ein Datenfreigabesignal zum Angeben, ob die Daten gültig sind oder nicht, und einen Punkttakt, der einem Taktsignal mit einem vorgegebenen Zyklus entspricht, enthalten.
  • Der Zeitsteuerungs-Controller 160 erzeugt das Gate-Steuersignal zum Steuern einer Betriebszeitsteuerung der GIP-Schaltung 120 und das Datensteuersignal zum Steuern der Source-Ansteuer-ICs 130 auf der Grundlage der Zeitsynchronisationssignale. Der Zeitsteuerungs-Controller 160 führt das Gate-Steuersignal dem Schaltungsabschnitt 120 zu und führt das Datensteuersignal den mehreren Source-Ansteuer-ICs 130 zu.
  • 2 ist ein Grundriss, der vorgegebene Abschnitte des Anzeigebereichs und des Schaltungsabschnitts in dem Dünnschichttransistorsubstrat gemäß der ersten Ausführungsform veranschaulicht. 3 ist eine Querschnittsansicht entlang I-I' nach 2. 4 ist eine Querschnittsansicht, die ein Gate-Verbindungsmuster veranschaulicht, wenn statische Elektrizität erzeugt wird. Im Folgenden werden die Verbesserungen des Schaltungsabschnitts 120 gemäß einer Ausführungsform bezüglich der 2 bis 4 beschrieben.
  • Der Schaltungsabschnitt 120 gemäß der ersten Ausführungsform kann eine erste Elektrode 210, eine Isolierschicht 220, eine zweite Elektrode 230 und ein Brückenmuster 231 enthalten.
  • Die erste Elektrode 210 ist in einem Schaltungsabschnittsbereich angeordnet, der auf den Dünnschichttransistorsubstrat 111 definiert ist. Ausführlicher ist die erste Elektrode 210 in dem Bereich mit dem Schaltungsabschnitt 120 auf dem Dünnschichttransistorsubstrat 111 angeordnet. Der Bereich mit dem Schaltungsabschnitt 120 entspricht dem Nicht-Anzeigebereich, der in einem vorgegebenen Intervall von dem Anzeigebereich (AA) vorgesehen ist. Die erste Elektrode 210 kann zusammen mit einer in dem Anzeigebereich (AA) hergestellten Gate-Elektrode (GE) in dem Schaltungsabschnittsbereich implementiert sein.
  • Ein Gate-Verbindungsmuster 211 ist um eine erste Länge (L1) von der ersten Elektrode 210 beabstandet. Das Gate-Verbindungsmuster 211 kann von einem Ende (das außerdem als ein ”Rand” bezeichnet wird) einer Seite der Gate-Leitung (GL) divergieren oder vor-stehen, so dass das Gate-Verbindungsmuster 211 eine relativ große Fläche aufweisen kann. In diesem Fall kann das Gate-Verbindungsmuster 211 von einem Ende einer Seite der Gate-Leitung (GL) vorstehen, so dass es eine vorgegebene Fläche für eine elektrische Verbindung mit dem Brückenmuster 231 aufweist. Eine Breite in der (Y)-Richtung auf einer Seite (z. B. der rechten Seite) des Gate-Verbindungsmusters 211 kann z. B. von einer Breite in der (Y)-Richtung auf der anderen Seite (z. B. der linken Seite) des Gate-Verbindungsmusters 211 verschieden sein. Außerdem kann das Gate-Verbindungsmuster 211 verschiedene Formen, z. B. eine rechteckige Form, eine Trapezform, eine Kreisform, eine ovale Form usw., aufweisen, ist aber nicht auf diese Formen eingeschränkt.
  • Durch eine Verbindung zwischen dem Gate-Verbindungsmuster 211 und dem Brückenmuster 231 können der Schaltungsabschnitt 120 und die Gate-Linie (GL) miteinander verbunden sein.
  • Die erste Länge (oder das erste Intervall L1) zwischen dem Gate-Verbindungsmuster 211 und der ersten Elektrode 210 kann in einem vorgegebenen Bereich, der eine elektrische Isolation ermöglicht, oder in einem vorgegebenen Bereich, der für einen Herstellungsprozess sichergestellt werden kann, festgelegt sein. Falls die erste Länge (L1) zu kurz ist, kann die von dem Gate-Verbindungsmuster 211 entladene (oder emittierte) statische Elektrizität zu der ersten Elektrode 210 übertragen werden. In diesem Fall kann eine auf der ersten Elektrode 210 vorgesehene Isolierschicht 120 beschädigt werden und weiter-hin verloren werden. Entsprechend ist die erste Länge (L1) in einem vorgegebenen Bereich festgelegt, der die Übertragung der statischen Elektrizität von dem Gate-Elektrodenmuster 211 zu der ersten Elektrode 210 verhindern oder minimieren kann. Die erste Elektrode 210 kann aus einem Metall oder einem Legierungsmaterial mit einer guten elektrischen Leitfähigkeit ausgebildet sein.
  • 2 zeigt das trapezförmige Gate-Verbindungsmuster 211, das aber nicht auf diese Form eingeschränkt ist. Das Gate-Verbindungsmuster 211 kann in irgendeiner Form hergestellt sein, die einem Herstellungsprozess entspricht. Das Gate-Verbindungsmuster 211 und die erste Elektrode 210 sind in derselben Schicht ausgebildet. Das Gate-Verbindungsmuster 211 kann aus einem Metall oder einem Legierungsmaterial mit einer guten elektrischen Leitfähigkeit ausgebildet sein. Insbesondere können das Gate-Verbindungsmuster 211 und die erste Elektrode 210 aus dem gleichen Material ausgebildet sein. Entsprechend können das Gate-Verbindungsmuster 211 und die erste Elektrode 210 gleichzeitig hergestellt werden, wodurch es keinen zusätzlichen Prozess oder keine zusätzliche Maske zum Bilden des Gate-Verbindungsmusters 211 gibt. Folglich ist es möglich, die Herstellungskosten des Gate-Verbindungsmusters 211 zu minimieren.
  • Die Isolierschicht 220 ist auf dem Dünnschichttransistorsubstrat 111 hergestellt, wobei die Isolierschicht 220 die erste Elektrode 210, das Gate-Verbindungsmuster 211 und die Gate-Leitung (GL), die in derselben Schicht ausgebildet sind, abdeckt. Entsprechend ist die Isolierschicht 220 eine Gate-Isolierschicht, die eine einschichtige Struktur oder eine mehrschichtige Struktur aus einem anorganischen Material aufweist. Die Isolierschicht 220 kann z. B. aus Siliciumdioxid (SiOx) oder Siliciumnitrid (SiNx) ausgebildet sein.
  • Die zweite Elektrode 230 ist auf der Isolierschicht 220 angeordnet und überlappt mit der ersten Elektrode 210. In diesem Fall ist die zweite Elektrode 230 um eine zweite Länge (L2) von dem Gate-Verbindungsmuster 211 beabstandet. Eine Halbleiterschicht ist zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 angeordnet. Entsprechend überlappen die erste und die zweite Elektrode 210 und 230 einander, wobei die Halbleiterschicht, die zwischen der ersten und der zweiten Elektrode 210 und 230 angeordnet ist, den Transistor bildet.
  • Hier erstreckt sich ein Ende 210a der ersten Elektrode 210 gemäß einer Ausführungsform mehr oder weiter als ein Ende 230a der zweiten Elektrode 230. Ausführlicher erstreckt sich ein Ende 210a der ersten Elektrode 210 zu dem Anzeigebereich (AA), wobei eine Erstreckungslänge der ersten Elektrode 210 zwischen einem Ende 230a der zweiten Elektrode 230 und einem Ende 210a der ersten Elektrode 210 einer dritten Länge (L3) entspricht. Entsprechend ist ein Ende 210a der ersten Elektrode 210 zwischen einem En-de 230a der zweiten Elektrode 230 und dem Anzeigebereich (AA) positioniert. Entsprechend ist ein Stufenabdeckungsabschnitt (SCP) der Isolierschicht 220 zum Abdecken eines Endes 210a der ersten Elektrode 210 um etwa die dritte Länge (L3) von einem En-de 230a der zweiten Elektrode 230 beabstandet, wodurch ein Ende 230a der zweiten Elektrode 230 mit einem flachen Abschnitt der Isolierschicht 220, der auf einer konstanten Dicke aufrechterhalten wird, anstatt mit dem Stufenabdeckungsabschnitt (SCP) der Isolierschicht 220 überlappt. In diesem Fall kann der Stufenabdeckungsabschnitt (SCP) der Isolierschicht 220 als ein Abschnitt zum Abdecken eines Endes 210a der ersten Elektrode 210 und des Substrats oder ein Bereich der Isolierschicht 220, der die Dicke der ersten Elektrode 210 abdeckt, definiert sein.
  • Wie in 4 gezeigt ist, kann, falls die statische Elektrizität, die in das Gate-Verbindungsmuster 211 fließt, zu der ersten Elektrode 210 des Schaltungsabschnitts 120 entladen wird, die statische Elektrizität zu der ersten Elektrode 210 übertragen werden. Selbst wenn die statische Elektrizität zu der ersten Elektrode 210 übertragen wird, wird jedoch die Isolierschicht 220, die mit der zweiten Elektrode 230 überlappt, auf der vorgegebenen Dicke für die elektrische Isolation zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 aufrechterhalten, wodurch die Isolierschicht 220, die mit der zweiten Elektrode 230 überlappt, durch die statische Elektrizität nicht beschädigt wird. Die statische Elektrizität, die in das Gate-Verbindungsmuster 211 fließt, wird zu einem Ende 210a der ersten Elektrode 210 entladen, die dem Stufenabdeckungsabschnitt (SCP) der Isolierschicht 220, die die relativ kleine Dicke aufweist, benachbart ist, entladen, wodurch der Stufenabdeckungsabschnitt (SCP) der Isolierschicht 220 beschädigt und verloren wird. Der Stufenabdeckungsabschnitt (SCP) der Isolierschicht 220, der von der zweiten Elektrode 230 ausreichend beabstandet ist, wird durch die statische Elektrizität beschädigt und verloren. Folglich ist, selbst wenn etwas der ersten Elektrode 210 freigelegt ist, die zweite Elektrode 230, die auf der Isolierschicht 220 vorgesehen ist, nicht in dem verlorenen Bereich der Isolierschicht 220 ausgebildet. Während des Prozesses des Bildens der zweiten Elektrode 230 nach dem Prozess des Bildens der Isolierschicht 220 ist es möglich, es zu verhindern, dass die zweite Elektrode 230 über den verlorenen Bereich der Isolierschicht 220 elektrisch mit der ersten Elektrode 210 verbunden ist, wodurch Defekte verhindert werden.
  • Im Fall der ersten Ausführungsform erstreckt sich im Vergleich zu der zweiten Elektrode 230 die erste Elektrode 210 um die dritte Länge (L3) selektiv zu dem Anzeigebereich (AA), wobei sie aber nicht auf diese Struktur eingeschränkt ist. Alternativ kann ein Ende 230a der zweiten Elektrode 230 um die dritte Länge (L3) entfernt sein oder kann ein En-de 230a der zweiten Elektrode 230 in einer entgegengesetzten Richtung zu dem Anzeigebereich (AA) verschoben oder verkürzt sein. Folglich überlappt ein Ende 210a der ersten Elektrode 210 nicht mit einem Ende 230a der zweiten Elektrode 230, so dass es möglich ist, einen Kurzschluss zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 zu verhindern.
  • Zusätzlich kann bezüglich der dritten Länge (L3) zwischen einem Ende 210a der ersten Elektrode 210 und einem Ende 230a der zweiten Elektrode 230 der verlorene Bereich der Isolierschicht 220, der an einem Ende 210a der ersten Elektrode 210 erzeugt wird, basierend auf der Intensität der statischen Elektrizität geändert werden. Aus diesem Grund ist die dritte Länge (L3) so festgelegt, dass sie größer als eine Länge (oder Breite) in dem verlorenen Bereich der Isolierschicht 220 ist, der unter der maximalen Intensität der statischen Elektrizität erzeugt wird.
  • Gemäß den experimentellen Ergebnissen beträgt die Länge der Isolierschicht 220, die auf der ersten Elektrode 210 vorgesehen ist und durch die allgemeine statische Elektrizität beschädigt wird, 1,5 μm oder mehr als 1,5 μm (). Außerdem beträgt ein Fehlerbereich der Überlagerung zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 etwa 1,5 μm. Im Ergebnis sollte die dritte Länge (L3) 3 μm oder mehr als 3 μm betragen.
  • Falls sich die erste Elektrode 210 unnötig zu dem Anzeigebereich (AA) erstreckt, ist eine Einfassungsbreite vergrößert, so dass die Herstellungskosten der ersten Elektrode 210 vergrößert sind. Falls unterdessen die zweite Elektrode 230 in der entgegengesetzten Richtung zu dem Anzeigebereich (AA) unnötig verkürzt ist, ist die Fläche der zweiten Elektrode 230 verringert, wobei dadurch die Transistoreigenschaften und die Zuverlässigkeit aufgrund der verringerten zweiten Elektrode 230 verschlechtert werden. Entsprechend ist die dritte Länge (L3) vorzugsweise auf 5 μm gesetzt.
  • Da die obenerwähnte erste Elektrode 210 zusammen der Gate-Leitung in dem Bereich des Schaltungsabschnitts vorgesehen ist, kann die erste Elektrode 210 die Gate-Elektrode des Transistors sein. Da die zweite Elektrode 230 zusammen mit der Datenleitung auf der Isolierschicht 220 vorgesehen ist, während sie sich mit der ersten Elektrode 210 überlappt, kann die zweite Elektrode 230 die Source-/Drain-Elektrode des Transistors sein.
  • Das Brückenmuster 231 verbindet die zweite Elektrode 230 und das Gate-Verbindungsmuster 211, die in den verschiedenen Bereichen in den verschiedenen Schichten vorgesehen sind, in Übereinstimmung mit der Leitungssprungstruktur elektrisch. Das Brückenmuster 231 gemäß einer Ausführungsform, das eine schmale Breite aufweist, erstreckt sich von einem Ende 230a der zweiten Elektrode 230 bis zu dem Gate-Verbindungsmuster 211, wobei das Brückenmuster 231 zusammen mit der zweiten Elektrode 230 auf der Isolierschicht 220 vorgesehen ist.
  • Ein Erstreckungsende 231a des Brückenmusters 231 ist über ein Kontaktloch (CH), das in der Isolierschicht 220 hergestellt ist, mit dem Gate-Verbindungsmuster 211 elektrisch verbunden, wobei das Kontaktloch (CH) vorgesehen ist, etwas des Gate-Verbindungsmusters 211 freizulegen. In diesem Fall überlappt etwas des Brückenmusters 211, das sich von einem Ende 230a der zweiten Elektrode 230 zu dem Anzeigebereich (AA) erstreckt, mit etwas des Erstreckungsabschnitts der ersten Elektrode 210.
  • In dem Dünnschichttransistorsubstrat gemäß der ersten Ausführungsform überlappen ein Ende 210a der ersten Elektrode und ein Ende 230a der zweiten Elektrode 230 in dem beschädigten Bereich der Isolierschicht 220 einander nicht, selbst wenn etwas der auf der ersten Elektrode 210 vorgesehenen Isolierschicht 220 durch die statische Elektrizität von dem Gate-Verbindungsmuster 211 beschädigt ist, so dass es möglich ist, einen Kurzschluss zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 zu minimieren.
  • 5 ist ein Grundriss, der vorgegebene Abschnitte des Anzeigebereichs und des Schaltungsabschnitts des Dünnschichttransistorsubstrats gemäß der zweiten Ausführungsform veranschaulicht. Mit Ausnahme eines zusätzlich vorgesehenen statischen Induktionsmusters ist die Struktur des in 5 gezeigten Dünnschichttransistorsubstrats gemäß der zweiten Ausführungsform zu der Struktur des in 2 gezeigten Dünnschichttransistorsubstrats gemäß der ersten Ausführungsform völlig gleich. Im Folgenden werden nur das statische Induktionsmuster und seine in Beziehung stehenden Strukturen wie folgt ausführlich beschrieben, wobei eine ausführliche Beschreibung der verbleibenden Strukturen mit Ausnahme des statischen Induktionsmusters weggelassen wird.
  • Das statische Induktionsmuster gemäß der Ausführungsform ist an dem Gate-Verbindungsmuster 211 und/oder der ersten Elektrode 210 vorgesehen.
  • Das statische Induktionsmuster gemäß einer Ausführungsform kann eine erste vorstehende Spitze 211t enthalten, die von einer Seite des Gate-Verbindungsmusters 211, die der ersten Elektrode 210 benachbart ist, zu der ersten Elektrode 210 vorsteht.
  • Die erste vorstehende Spitze 211t gemäß einer Ausführungsform kann von einer Seite des Gate-Verbindungsmusters 211 zu der ersten Elektrode 210 vorstehen. Die erste vor-stehende Spitze 211t gemäß einer Ausführungsform kann z. B. eine Blitzableiterstruktur aufweisen. In diesem Fall steht die erste vorstehende Spitze 211t von einem Abschnitt einer Oberseite des Gate-Verbindungsmusters 211 vor, die bis zum Maximum von dem Brückenmuster 231 beabstandet ist, wodurch die erste vorstehende Spitze 211t in dem Schaltungsabschnittsbereich hergestellt ist, wo die erste Elektrode 210, die zweite Elektrode 230 und das Brückenmuster 231 nicht vorgesehen sind. Im Vergleich zu einer Seite des Gate-Verbindungsmusters 211 ist die erste vorstehende Spitze 211t relativ näher an der ersten Elektrode 210 positioniert, so dass die erste vorstehende Spitze 211t die statische Elektrizität, die in dem Gate-Verbindungsmuster 211 fließt, zu der ersten Elektrode 210 entlädt. In einem Aspekt ist die erste vorstehende Spitze 211t entfernt von dem Brückenmuster 231 angeordnet, so dass es möglich ist, es zu verhindern, dass die statische Elektrizität in die erste Elektrode 210 fließt, die mit dem Brückenmuster 231 überlappt. Das heißt, die statische Elektrizität, die in das Gate-Verbindungsmuster 211 fließt, ist an der ersten vorstehenden Spitze 211t konzentriert, die in der scharfen Form (d. h., der zugespitzten Form) ausgebildet ist und die näher an der ersten Elektrode 210 als eine Seite des Gate-Verbindungsmusters, das der erste Elektrode 210 zugewandt ist, positioniert ist. Zusätzlich wird die in der ersten vorstehenden Spitze 211t konzentrierte statische Elektrizität von der ersten vorstehenden Spitze 211t zu der ersten Elektrode 210 entladen, so dass es möglich ist, es zu verhindern, dass die Isolierschicht 220 durch die statische Elektrizität, die in dem Überlappungsabschnitt zwischen der ersten Elektrode 210 und dem Brückenmuster 231 erzeugt wird, beschädigt und verloren wird.
  • Ein weiteres statisches Induktionsmuster gemäß einer weiteren Ausführungsform kann eine zweite vorstehende Spitze 210t enthalten, die von einem Ende 210a der ersten Elektrode 210, das einer Seite des Gate-Verbindungsmusters 211 benachbart ist, zu einer Seite des Gate-Verbindungsmusters 211 vorsteht.
  • Die zweite vorstehende Spitze 210t gemäß einer Ausführungsform kann von einem Ende 210a der ersten Elektrode 210 zu einer Seite des Gate-Verbindungsmusters 211 vorstehen. Die zweite vorstehende Spitze 210t gemäß einer Ausführungsform kann z. B. eine Blitzableiterstruktur aufweisen. In diesem Fall steht die zweite vorstehende Spitze 210t von einem Abschnitt einer Oberseite der ersten Elektrode 210, die von dem Brückenmuster 231 entfernt angeordnet ist, vor, wodurch die zweite vorstehende Spitze 210t in dem Schaltungsabschnittsbereich hergestellt ist, wo das Gate-Verbindungsmuster 211, die zweite Elektrode 230 und das Brückenmuster 231 nicht vorgesehen sind. Im Vergleich zu einer Seite der ersten Elektrode 210 ist die zweite vorstehende Spitze 210t näher an dem Gate-Verbindungsmuster 211 positioniert, so dass die zweite vorstehende Spitze 210t die statische Elektrizität, die zu dem Gate-Verbindungsmuster 211 entladen wird, absorbiert. Insbesondere ist die zweite vorstehende Spitze 210t von dem Brückenmuster 231 beabstandet, so dass es möglich ist, es zu verhindern, dass die statische Elektrizität in die erste Elektrode 210 fließt, die mit dem Brückenmuster 231 überlappt. Das heißt, die statische Elektrizität, die von dem Gate-Verbindungsmuster 211 entladen wird, wird von einer Seite des Gate-Verbindungsmusters 211, die der zweiten vorstehenden Spitze 210t im Vergleich zu der ersten Elektrode 210 relativ benachbart ist, zu der zweiten vorstehenden Spitze 210t entladen, so dass es möglich ist, es zu verhindern, dass die Isolierschicht 220 durch die statische Elektrizität, die in dem Überlappungsabschnitt zwischen der ersten Elektrode 210 und dem Brückenmuster 211 erzeugt wird, beschädigt und verloren wird.
  • Ein weiteres statisches Induktionsmuster gemäß einer weiteren Ausführungsform kann sowohl die erste vorstehende Spitze 211t als auch die zweite vorstehende Spitze 210t enthalten. Das heißt, das statische Induktionsmuster gemäß einer weiteren Ausführungsform kann wenigstens eine der ersten vorstehenden Spitze 211t, die auf einer Seite des Gate-Verbindungsmusters 211 hergestellt ist, und der zweiten vorstehenden Spitze 210t, die auf einer Seite der ersten Elektrode 210 hergestellt ist, enthalten. Um den durch die von der ersten vorstehenden Spitze 211t entladene und an der zweiten vorstehenden Spitze 210t konzentrierte statische Elektrizität beschädigten und verlorenen Bereich der Isolierschicht 220 zu minimieren, kann in diesem Fall ein Ende der zweiten vorstehenden Spitze 210t zum Absorbieren der statischen Elektrizität eine lineare oder gebogene Linienform aufweisen, die von der der ersten vorstehenden Spitze 211t verschieden ist, wobei sie aber nicht auf diese Struktur eingeschränkt ist. Ein Ende der zweiten vorstehenden Spitze 210t kann verschiedene Formen aufweisen, die die von der ersten vorstehenden Spitze 211t entladene statische Elektrizität absorbieren können.
  • Entsprechend enthält das Dünnschichttransistorsubstrat gemäß der zweiten Ausführungsform ferner die Blitzableiterstruktur in Übereinstimmung mit dem statischen Induktionsmuster, so dass es möglich ist, einen Kurzschluss zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 zu verhindern.
  • 6 ist ein Grundriss, der vorgegebene Abschnitte des Anzeigebereichs und des Schaltungsabschnitts in dem Dünnschichttransistorsubstrat gemäß der dritten Ausführungsform veranschaulicht. 7 ist eine Querschnittsansicht entlang II-II' nach 6. 8 ist eine Querschnittsansicht, die einen Fall zeigt, in dem die Isolierschicht durch die statische Elektrizität, die in das Gate-Verbindungsmuster fließt, beschädigt und verloren ist. Mit Ausnahme eines zusätzlich vorgesehenen Barrierenmusters ist die Struktur des in 6 gezeigten Dünnschichttransistorsubstrats gemäß der dritten Ausführungsform zu der Struktur des in 2 gezeigten Dünnschichttransistorsubstrats gemäß der ersten Ausführungsform völlig gleich. Im Folgenden werden das Barrierenmuster und seine in Beziehung stehenden Strukturen wie folgt ausführlich beschrieben, wobei eine ausführliche Beschreibung der verbleibenden Strukturen mit Ausnahme des Barrierenmusters weggelassen wird.
  • Das Barrierenmuster 212 gemäß einer Ausführungsform ist zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 angeordnet. Ausführlicher ist das Barrierenmuster 212 zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 angeordnet, während es mit dem Brückenmuster 231 bezüglich der Richtung der ersten horizontalen Achse (X) überlappt.
  • Das Barrierenmuster 212 gemäß einer Ausführungsform ist in derselben Schicht wie die sowohl der ersten Elektrode 210 als auch des Gate-Verbindungsmusters 211 vorgesehen. Das heißt, das Barrierenmuster 212 kann zusammen mit der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 auf dem Substrat 211 angeordnet sein, wobei das Barrierenmuster 212 aus dem gleichen Metallmaterial wie dem sowohl der ersten Elektrode 210 als auch des Gate-Verbindungsmusters 211 ausgebildet sein kann. Entsprechend kann das Barrierenmuster 212 durch das Hinzufügen des Barrierenmusters 212 in einer Maske zum Bilden der ersten Elektrode 210 und des Gate-Verbindungsmusters 211 erhalten werden.
  • Das Barrierenmuster 212 gemäß einer Ausführungsform kann eine Inselform aufweisen, die in einem vorgegebenen Intervall sowohl von der ersten Elektrode 210 als auch dem Gate-Verbindungsmuster 211 vorgesehen ist und die von der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 elektrisch getrennt ist. Das Barrierenmuster 212 kann z. B. in dem Mittenbereich zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 entlang der Richtung der ersten horizontalen Achse (X) hergestellt sein. In 6 ist eine Breite des Barrierenmusters 212 entlang der Richtung der zweiten horizontalen Achse (Y) relativ größer als eine Breite des Brückenmusters 231 entlang der Richtung der zweiten horizontalen Achse (Y), wobei sie aber nicht auf diese Struktur eingeschränkt ist. Eine Breite des Barrierenmusters 212 kann z. B. die gleiche wie oder kleiner als eine Breite des Brückenmusters 231 sein.
  • Das Barrierenmuster 212 gemäß einer Ausführungsform kann elektrisch schwebend sein. Entsprechend ist das Barrierenmuster 212 weder mit der ersten Elektrode 210 noch mit dem Gate-Verbindungsmuster 211 verbunden, wobei es in dem elektrisch schwebenden Zustand aufrechterhalten wird, wodurch das Barrierenmuster 212 nicht als eine Signalübertragungsleitung oder eine Elektrode arbeitet.
  • Das Barrierenmuster 212 verhindert einen Kurzschluss zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 durch den in Übereinstimmung mit der statischen Elektrizität, die in das Gate-Verbindungsmuster 211 fließt, beschädigten und verlorenen Bereich der Isolierschicht 220. Falls ausführlicher die in das Gate-Verbindungsmuster 211 fließende statische Elektrizität zu der ersten Elektrode 210 entladen wird, wie in 8 gezeigt ist, wird etwas der Isolierschicht 220, das an einem Ende des Barrierenmusters 212 näher an dem Gate-Verbindungsmuster 211 als die erste Elektrode 210 ausgebildet ist, durch die statische Elektrizität beschädigt und verloren, wobei dadurch verhindert wird, dass die an einem Ende der ersten Elektrode 210 vorgesehene Isolierschicht 220 beschädigt und verloren wird. Während des Prozesses des Bildens der zweiten Elektrode 230 nach dem Prozess des Bildens der Isolierschicht 220 wird das auf der Isolierschicht 220 vorgesehene Brückenmuster 231 über den verlorenen Bereich der Isolierschicht 220 mit dem Barrierenmuster 212 in Kontakt gebracht. Entsprechend ist das Brückenmuster 231 anstatt mit der ersten Elektrode 210 zwangsweise mit dem inselförmigen Barrierenmuster 212 elektrisch verbunden, so dass es möglich ist, einen Kurzschluss zwischen dem Brückenmuster 231 und der ersten Elektrode 210 zu verhindern. Außerdem war das Barrierenmuster 212, das den mit dem Brückenmuster 231 überlappenden Bereich aufweist, elektrisch schwebend (oder von der ersten Elektrode 210 elektrisch isoliert), bevor es mit den Brückenmuster 231 verbunden worden ist, so dass ein an das Brückenmuster 231 angelegtes Signal nicht beeinflusst wird, selbst nachdem das Brückenmuster 231 mit dem Barrierenmuster 212a verbunden worden ist.
  • Zusätzlich enthält das Dünnschichttransistorsubstrat gemäß der dritten Ausführungsform ferner ein Identifikationsmuster 213.
  • Das Identifikationsmuster 213 dient als eine Kennung zum Bezeichnen, Leiten oder Erklären eines vorgegebenen Abschnitts oder Teils des Schaltungsabschnitts 120 oder irgendeiner in dem Anzeigebereich (AA) enthaltenen Schaltung. Das Identifikationsmuster 213 ist in einer Inselform zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 hergestellt. Das Identifikationsmuster 213 gemäß einer Ausführungsform zeigt eine Seriennummer der Schaltung, wobei das Identifikationsmuster 213 gemäß einer Ausführungsform wenigstens eines aus einer Zahl, einem Buchstaben und einer Markierung enthalten kann.
  • Das Identifikationsmuster 213 gemäß einer Ausführungsform kann in derselben Schicht wie jener der ersten Elektrode 210, des Gate-Verbindungsmusters 211 und des Barrierenmusters 212 vorgesehen sein. Das heißt, das Identifikationsmuster 213 kann zusammen mit der ersten Elektrode 210, dem Gate-Verbindungsmuster 211 und dem Barrierenmuster 212 auf dem Substrat 111 hergestellt sein, wobei das Identifikationsmuster 213 aus dem gleichen Material wie dem sowohl der ersten Elektrode 210, des Gate-Verbindungsmusters 211 und des Barrierenmusters 212 ausgebildet sein kann. Entsprechend kann das Identifikationsmuster 213 erhalten werden, indem das Identifikationsmuster 213 in einer Maske zum Bilden der ersten Elektrode 210, des Gate-Verbindungsmusters 211 und des Barrierenmusters 212 hinzugefügt wird, wodurch es keine Notwendigkeit für eine zusätzliche Maske für das Identifikationsmuster 213 gibt.
  • In einigen Ausführungsformen kann das Identifikationsmuster 213 verwendet werden, um sowohl eine Seriennummer des Substrats als auch die Seriennummer der Schaltung zu zeigen.
  • Wie oben beschrieben worden ist, kann das Dünnschichttransistorsubstrat gemäß der dritten Ausführungsform die gleiche Wirkung wie die des Dünnschichttransistorsubstrats gemäß der ersten Ausführungsform schaffen. Falls die statische Elektrizität zu dem Schaltungsabschnitt 120 in dem Überlappungsbereich mit dem Brückenmuster 231 übertragen wird, ist es durch die Verwendung des Barrierenmusters 212 möglich, einen Kurzschluss zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 oder einen Kurzschluss zwischen der ersten Elektrode 210 und dem Brückenmuster 231 zu verhindern.
  • Zusätzlich kann das Dünnschichttransistorsubstrat gemäß der dritten Ausführungsform ferner das in 5 gezeigte statische Induktionsmuster (z. B. 210t, 211t) enthalten. In diesem Fall verhindert das statische Induktionsmuster einen Kurzschluss zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 oder einen Kurzschluss zwischen der ersten Elektrode 210 und dem Brückenmuster 231.
  • 9 ist ein Grundriss, der vorgegebene Abschnitte des Anzeigebereichs und des Schaltungsabschnitts in dem Dünnschichttransistorsubstrat gemäß der vierten Ausführungsform veranschaulicht, die durch das Ändern der Struktur in dem Barrierenmuster des Dünnschichttransistorsubstrats gemäß der in 6 gezeigten dritten Ausführungsform erhalten wird. Im Folgenden werden nur das Barrierenmuster und seine in Beziehung stehenden Strukturen wie folgt ausführlich beschrieben, wobei eine ausführliche Beschreibung für die verbleibenden Strukturen mit Ausnahme des Barrierenmusters weggelassen wird.
  • Das Barrierenmuster 212 gemäß einer weiteren Ausführungsform kann aus dem Identifikationsmuster 213 gebildet werden. Zu diesem Zweck wird das Identifikationsmuster 213 zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 entlang der Richtung der ersten horizontalen Achse (X) des Dünnschichttransistorsubstrats gemäß der vierten Ausführungsform angeordnet, während es mit dem Brückenmuster 231 überlappt. Das heißt, das Identifikationsmuster 213 ist zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 angeordnet und ist entlang der Richtung der zweiten horizontalen Achse (Y) verschoben, so dass es mit dem Brückenmuster 231 überlappt. Entsprechend ist etwas des Identifikationsmusters 213 zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 angeordnet, während es mit dem Brückenmuster 231 überlappt, wodurch etwas des Identifikationsmusters 213 als das Barrierenmuster 212 dient. Falls z. B. das Identifikationsmuster 213 eine vierstellige Zahl ist, ist jede der vier Stellen zwischen der ersten Elektrode 210 und dem Gate-Verbindungsmuster 211 angeordnet, während sie mit dem Brückenmuster 231 überlappt, wodurch das Identifikationsmuster 213 als das Barrierenmuster 212 dient.
  • Entsprechend ist in dem Dünnschichttransistorsubstrat gemäß der vierten Ausführungsform das Barrierenmuster 212 aus irgendeinem Abschnitt des verschobenen Identifikationsmusters 213 ausgebildet, d. h., das Barrierenmuster 212 weist einen Typ einer Zahl, eines Buchstabens oder einer Markierung auf.
  • In dem Dünnschichttransistorsubstrat gemäß der vierten Ausführungsform ist es durch die Verwendung des Barrierenmusters 212, das in irgendeinem Abschnitt des Identifikationsmusters 213 ausgebildet ist, möglich, einen Kurzschluss zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 oder einen Kurzschluss zwischen der ersten Elektrode 210 und dem Brückenmuster 231 in dem Bereich, der mit dem Brückenmuster 231 überlappt, zu verhindern.
  • Zusätzlich kann das Dünnschichttransistorsubstrat gemäß der vierten Ausführungsform ferner das in 5 gezeigte statische Induktionsmuster enthalten. In diesem Fall fördert es die Verhinderung des Kurzschlusses zwischen der ersten Elektrode 210 und der zweiten Elektrode 230 oder zwischen der ersten Elektrode 210 und dem Brückenmuster 231.
  • 10 ist ein Stromlaufplan, der einen Schaltungsabschnitt veranschaulicht, der mit dem Gate-Verbindungsmuster des Dünnschichttransistorsubstrats gemäß einer oder mehreren Ausführungsformen verbunden ist. 11 ist ein Grundriss, der den Transistor veranschaulicht, der mit dem in 10 gezeigten Gate-Verbindungsmuster verbunden ist.
  • In den 10 und 11 kann der mit dem Gate-Verbindungsmuster des Dünnschichttransistorsubstrats gemäß einer oder mehreren Ausführungsformen verbundene Schaltungsabschnitt 120 ein Schieberegister sein, das mehrere Stufen zum Zuführen einer hohen Gate-Spannung oder einer tiefen Gate-Spannung (oder Basisspannung) zu der Gate-Leitung (GL), die mit dem Gate-Verbindungsmuster 211 verbunden ist, aufweist. In diesem Fall zeigt 10 irgendeine Stufe unter den mehreren Stufen.
  • Jede der mehreren Stufen gemäß einer Ausführungsform kann einen Knoten-Controller (NCP), einen Pull-up-Transistor (Tu), einen Pull-down-Transistor (Td) und einen Endtransistor (Tta) enthalten.
  • Der Knoten-Controller (NCP) steuert eine Spannung eines ersten Knotens (Q) und eine Spannung eines zweiten Knotens (QB) in Reaktion auf ein eingegebenes Startsignal (Vst). Ausführlicher empfängt der Knoten-Controller (NCP) z. B. das Startsignal (Vst), ein Vorwärtsrichtungssignal (FWD), ein Rückwärtsrichtungssignal (BWD), ein Rahmenendsignal (VEND), eine erste Ansteuerspannung (VDD1) und eine zweite Ansteuerspannung (VDD2) von dem Zeitsteuerungs-Controller 160. Der Knoten-Controller (NCP) führt das Vorwärtsrichtungssignal (FWD) in Reaktion auf das Startsignal (Vst) dem ersten Knoten (Q) zu und führt gleichzeitig die Basisspannung (VSS) in Reaktion auf eine Spannung an den ersten Knoten (Q) dem zweiten Knoten (QB) zu. Außerdem führt der Knoten-Controller (NCP) die erste Ansteuerspannung (VDD1) dem zweiten Knoten (QB) zu, wobei er gleichzeitig die Basisspannung (VSS) in Reaktion auf eine Spannung an dem zweiten Knoten (QB) dem ersten Knoten (Q) zuführt. Ferner führt der Knoten-Controller (NCP) das Rückwärtsrichtungssignal (BWD) in Reaktion auf das Rahmenendsignal (VEND) dem ersten Knoten (Q) zu, wobei er gleichzeitig die Basisspannung (VSS) in Reaktion auf die zweite Ansteuerspannung (VDD2) dem zweiten Knoten (QB) zuführt, um den ersten Knoten (Q) und den zweiten Knoten (QB) rückzusetzen.
  • Der Pull-up-Transistor (Tu) gibt ein Taktsignal (CLK), das einen hohen Gate-Spannungspegel aufweist, in Übereinstimmung mit der Spannung des ersten Knotens (Q) an einen Ausgangsanschluss Vout aus. Der Ausgangsanschluss Vout ist an das Brücken-muster 231 gekoppelt. In diesem Fall wird das Taktsignal (CLK) über den Ausgangsanschluss und das Brückenmuster 231 dem Gate-Verbindungsmuster 211 zugeführt, um dadurch den Dünnschichttransistor des mit der Gate-Leitung (GL) verbundenen Bild-punkts einzuschalten. Der Pull-up-Transistor (Tu) gemäß einer Ausführungsform kann eine Gate-Elektrode, die mit dem ersten Knoten (Q) verbunden ist, eine Source-Elektrode, die mit einer Taktsignalleitung verbunden ist, und eine Drain-Elektrode, die mit dem Ausgangsanschluss (Vout) verbunden ist, enthalten.
  • In diesem Fall können die Source-Elektrode und die Drain-Elektrode, die in dem Pull-up-Transistor (Tu) enthalten sind, ihre Positionen in Übereinstimmung mit einer Stromrichtung wechseln.
  • Der Pull-down-Transistor (Td) gibt die Basisspannung (VSS), die einen hohen Aus-Spannungspegel aufweist, in Übereinstimmung mit der Spannung des zweiten Knotens (QB) an den Ausgangsanschluss (Vout) aus. In diesem Fall wird die Basisspannung (VSS) über den Ausgangsanschluss (Vout) und das Brückenmuster 231 dem Gate-Verbindungsmuster 211 zugeführt, um dadurch den Dünnschichttransistor des mit der Gate-Leitung (GL) verbundenen Bildpunkts auszuschalten. Der Pull-down-Transistor (Td) gemäß einer Ausführungsform kann eine Gate-Elektrode, die mit dem zweiten Knoten (QB) verbunden ist, eine Source-Elektrode, die mit dem Ausgangsanschluss (Vout) verbunden ist, und eine Drain-Elektrode, die mit einer Basisspannungsleitung verbunden ist, enthalten. In diesem Fall können die Source-Elektrode und die Drain-Elektrode, die in dem Pull-down-Transistor (Td) enthalten sind, ihre Positionen in Übereinstimmung mit einer Stromrichtung wechseln.
  • Der Endtransistor (Tta) führt die Basisspannung (VSS) in Reaktion auf ein Schaltsignal (Vswt) dem Ausgangsanschluss (Vout) zu. In diesem Fall wird die Basisspannung (VSS) über den Ausgangsanschluss (Vout) und das Brückenmuster 231 dem Gate-Verbindungsmuster 211 zugeführt, so dass es möglich ist, es zu verhindern, dass die Gate-Leitung (GL) elektrisch schwebt. Der Endtransistor (Tta) gemäß einer Ausführungsform kann eine Gate-Elektrode 210g zum Empfangen des Schaltsignals (Vswt), eine Source-Elektrode 230s, die mit der Basisspannungsleitung (VSS) verbunden ist, und eine Drain-Elektrode 230d, die mit dem Ausgangsanschluss (Vout) verbunden ist, enthalten. In diesem Fall können die Source-Elektrode 230s und die Drain-Elektrode 230d, die in dem Endtransistor (Tta) enthalten sind, ihre Positionen in Übereinstimmung mit einer Stromrichtung wechseln.
  • Die Gate-Elektrode 210g des Endtransistors (Tta) kann der ersten Elektrode 210, die in den 1 bis 9 gezeigt ist, entsprechen, während die Drain-Elektrode 230d des Endtransistors (Tta) der zweiten Elektrode 230, die in den 1 bis 9 gezeigt ist, entsprechen kann.
  • Falls die Anzeigevorrichtung in einer oder mehreren Ausführungsformen einen Anzeigebereich (AA) enthält, der eine Berührungselektrode einer In-der-Zelle-Berührungsstruktur aufweist, verhindert der Endtransistor (Tta) zusätzlich, dass die Gate-Leitung (GL) in der tiefen Gate-Spannung schwebend ist, wenn nach einer Anzeigeperiode in der Anzeigevorrichtung eine Berührungsperiode begonnen wird. Zu diesem Zweck weist das Schaltsignal (Vswt) während einer Periode zwischen der Anzeigeperiode und der Berührungsperiode der Anzeigevorrichtung den hohen Gate-Spannungspegel zum Einschalten des Endtransistors (Tta) auf. Der Anzeigebereich (AA), der die Berührungselektrode der In-der-Zelle-Berührungsstruktur aufweist, kann die Berührungselektrode der In-der-Zelle-Berührungsstruktur enthalten, die in der US-Patentveröffentlichung Nr. 9 024 913 und in der US-Patentanmeldung, Veröffentlichungs-Nr. 2016/0019827, offenbart ist, die durch Bezugnahme hier aufgenommen sind. Eine ausführliche Beschreibung für die Berührungselektrode der In-der-Zelle-Berührungsstruktur wird weggelassen.
  • Der Endtransistor (Tta) ist dem Gate-Verbindungsmuster 211 benachbart vorgesehen. Falls sich die Gate-Elektrode 210g des Endtransistors (Tta) nicht zu dem Gate-Verbindungsmuster 211 nach der zweiten Elektrode 230 erstreckt und falls die Isolierschicht 220 zum Abdecken eines Endes der ersten Elektrode 210 durch die von dem Gate-Verbindungsmuster 211 entladene statische Elektrizität beschädigt und verloren ist, kann folglich die Gate-Elektrode 210g des Endtransistors (Tta) durch den verlorenen Bereich der Isolierschicht 220 zu dem Ausgangsanschluss (Vout) kurzgeschlossen sein, wobei dadurch eine Fehlfunktion des Schaltungsabschnitts 120 verursacht wird. Die Gate-Elektrode 210g des Endtransistors (Tta) gemäß einer oder mehreren hier offenbarten Ausführungsformen erstreckt sich jedoch weiter als die Drain-Elektrode 230d zu dem Gate-Verbindungsmuster 211, wobei das statische Induktionsmuster zusätzlich vorgesehen sein kann. Selbst wenn etwas der Isolierschicht 220 durch die statische Elektrizität beschädigt und verloren wird, so dass es folglich möglich ist, einen Kurzschluss (S) zwischen der Drain-Elektrode 210d (oder dem Ausgangsanschluss Vout) und der Gate-Elektrode 210g des Endtransistors (Tta) zu verhindern und dadurch eine durch die statische Elektrizität verursachte Fehlfunktion des Schaltungsabschnitts 120 zu verhindern.
  • Unterdessen ist es in den 10 und 11 möglich, einen Kurzschluss (S) zwischen der Drain-Elektrode 210d und der Gate-Elektrode 210g des Endtransistors (Tta) zu verhindern, wobei es aber nicht auf diesen Typ eingeschränkt ist. In dem Fall des Schaltungsabschnitts 120, der nicht mit dem Endtransistor (Tta) versehen ist, können der Pull-up-Transistor (Tu) und/oder der Pull-down-Transistor (Td) dem Gate-Verbindungsmuster 211 benachbart angeordnet sein. In der gleichen Weise wie die obenerwähnte erste Elektrode 210 kann sich die Gate-Elektrode 210 in dem Pull-up-Transistor (Tu) und/oder dem Pull-down-Transistor (Td) im Vergleich zu der Drain-Elektrode zu dem Gate-Verbindungsmuster 211 erstrecken. Zusätzlich kann die Gate-Elektrode 210 in dem Pull-up-Transistor (Tu) und/oder dem Pull-down-Transistor (Td) ferner das statische Induktionsmuster enthalten. Außerdem kann das inselförmige Barrierenmuster 212 oder irgendetwas des Identifikationsmusters 213 zusätzlich zwischen dem Gate-Verbindungsmuster 211 und der Gate-Elektrode 210 in dem Pull-up-Transistor (Tu) und/oder dem Pull-down-Transistor (Td) vorgesehen sein.
  • Die erste Elektrode 210, die in den 1 bis 9 gezeigt ist, ist vorgesehen, um den Schaltungsabschnitt 120 zu bilden. Die erste Elektrode 210, die in den 1 bis 9 gezeigt ist, kann jedoch irgendeine Elektrode des Transistors am nächsten an dem Gate-Verbindungsmuster 211 sein.
  • Wie oben beschrieben worden ist, können das Dünnschichttransistorsubstrat und die Anzeigevorrichtung, die selbiges enthält, den in dem Nicht-Anzeigebereich vorgesehenen Schaltungsabschnitt enthalten, wobei der Schaltungsabschnitt die erste Elektrode, die Isolierschicht auf der ersten Elektrode und die zweite Elektrode auf der Isolierschicht enthält, wobei sich ein Ende der ersten Elektrode weiter als ein Ende der zweiten Elektrode erstreckt, so dass es möglich ist, den Kurzschluss zwischen der ersten Elektrode und der zweiten Elektrode, der durch den verlorenen Bereich der Isolierschicht verursacht wird, zu verhindern, wobei dadurch verhindert wird, dass der Schaltungsabschnitt, d. h., die Gate-Ansteuerschaltung, durch die statische Elektrizität beschädigt wird und/oder nicht funktioniert.
  • Gemäß den hier offenbarten verschiedenen Ausführungsformen ist es möglich, zu verhindern, dass die erste und die zweite Elektrode, die in dem Nicht-Anzeigebereich vorgesehen sind und mit der dazwischen angeordneten Isolierschicht hergestellt sind, durch die Isolierschicht, die durch die statische Elektrizität beschädigt und verloren wird, kurzgeschlossen werden, wobei dadurch verhindert wird, dass der Schaltungsabschnitt durch die statische Elektrizität beschädigt wird.
  • Es ist für die Fachleute auf dem Gebiet offensichtlich, dass verschiedene Modifikationen und Variationen an der vorliegenden Erfindung vorgenommen werden können, ohne vom Schutzumfang der Erfindungen abzuweichen. Folglich ist vorgesehen, dass die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung abdeckt, vorausgesetzt, sie kommen in den Schutzumfang der beigefügten Ansprüche und ihrer Äquivalente.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020160118180 [0001]
    • US 9024913 [0126]

Claims (17)

  1. Dünnschichttransistorsubstrat, das umfasst; ein Substrat (111), das einen Anzeigebereich (A/A) zum Anzeigen eines Bildes und einen Nicht-Anzeigebereich, der dem Anzeigebereich (A/A) benachbart ist, aufweist; und einen Schaltungsabschnitt (120) in dem Nicht-Anzeigebereich, wobei der Schaltungsabschnitt (120) eine erste Elektrode (210), eine Isolierschicht (220) auf der ersten Elektrode (210) und eine zweite Elektrode (230) auf der Isolierschicht (220) enthält, wobei die erste Elektrode (210) und die zweite Elektrode (220) einander teilweise überlappen, wobei sich ein Rand (210a) der ersten Elektrode (210), der dem Anzeigebereich (A/A) zugewandt ist, über einen Rand (230a) der zweiten Elektrode (230), der dem Anzeigebereich (A/A) zugewandt ist, hinaus erstreckt.
  2. Dünnschichttransistorsubstrat nach Anspruch 1, wobei der Schaltungsabschnitt (120) einen Transistor (Tta) enthält, wobei die erste Elektrode (210) eine Gate-Elektrode (210g) des Transistors (Tta) ist und die zweite Elektrode (230) eine Drain-Elektrode (230d) oder eine Source-Elektrode (230s) des Transistors (Tta) ist.
  3. Dünnschichttransistorsubstrat nach Anspruch 1 oder 2, wobei der Schaltungsabschnitt (120) ferner ein Brückenmuster (231) enthält, das an die zweite Elektrode (230) gekoppelt ist, wobei das Brückenmuster (230) zu dem Anzeigebereich (A/A) vorsteht.
  4. Dünnschichttransistorsubstrat nach Anspruch 3, das ferner ein Gate-Verbindungsmuster (211) umfasst, das mit einem Abstand (L1) zu der ersten Elektrode (210) vorgesehen ist, wobei das Gate-Verbindungsmuster (211) mit dem Brückenmuster (231) elektrisch verbunden ist.
  5. Dünnschichttransistorsubstrat nach Anspruch 4, wobei das Intervall (L1) zwischen der ersten Elektrode (210) und dem Gate-Verbindungsmuster (211) kleiner als ein Intervall (L2) zwischen der zweiten Elektrode (230) und dem Gate-Verbindungsmuster (211) ist.
  6. Dünnschichttransistorsubstrat nach Anspruch 4 oder 5, wobei das Gate-Verbindungsmuster in derselben Schicht wie die erste Elektrode vorgesehen ist.
  7. Dünnschichttransistorsubstrat nach Anspruch 3, 4, 5 oder 6, wobei das Brücken-muster (231) mit einem Erstreckungsabschnitt der ersten Elektrode (210), dem Erstreckungsabschnitt zwischen dem Rand (210a) der ersten Elektrode (210) und dem Rand (230a) der zweiten Elektrode (230) teilweise überlappt.
  8. Dünnschichttransistorsubstrat nach einem der vorhergehenden Ansprüche, das ferner ein statisches Induktionsmuster (210t) umfasst, das an wenigstens einem von dem Rand (210a) der ersten Elektrode (210) und einem Rand des Gate-Verbindungsmusters (211), der der ersten Elektrode (210) zugewandt ist, angeordnet ist.
  9. Dünnschichttransistorsubstrat nach Anspruch 8, wobei das statische Induktionsmuster (210t) eine vorstehende Spitze enthält, die von dem Brückenmuster (231) beabstandet ist und von dem Rand des Gate-Verbindungsmusters (211) zu der ersten Elektrode vorsteht und/oder von dem Rand (210a) der ersten Elektrode (210) zu dem Gate-Verbindungsmuster (211) vorsteht.
  10. Dünnschichttransistorsubstrat nach einem der vorhergehenden Ansprüche, das ferner ein Barrierenmuster (212) enthält, das zwischen der ersten Elektrode (210) und dem Gate-Verbindungsmuster (211) angeordnet ist.
  11. Dünnschichttransistorsubstrat nach Anspruch 10, wobei das Barrierenmuster (212) mit dem Brückenmuster (231) überlappt.
  12. Dünnschichttransistorsubstrat nach einem der vorhergehenden Ansprüche, wobei der Rand (210a) der ersten Elektrode (210) um wenigstens 3 μm weiter als der Rand (230a) der zweiten Elektrode (230) zu dem Anzeigebereich (A/A) vorsteht.
  13. Dünnschichttransistorsubstrat, das umfasst: ein Substrat (11) mit einem Anzeigebereich (A/A) zum Anzeigen eines Bildes und einem Nicht-Anzeigebereich, der dem Anzeigebereich (A/A) benachbart ist; eine Schaltung (120) in dem Nicht-Anzeigebereich, wobei die Schaltung eine erste Elektrode (210) und eine zweite Elektrode (230) enthält, wobei die erste Elektrode (210) zwischen der zweiten Elektrode (230) und dem Substrat (111) angeordnet ist; ein Barrierenmuster (212), das von der ersten Elektrode (210) getrennt ist und zwischen einem Gate-Verbindungsmuster (211), das mit dem Anzeigebereich (A/A) verbunden ist, und der ersten Elektrode (210) angeordnet ist; und ein Brückenmuster (231), das an die zweite Elektrode (230) und an das Gate-Verbindungsmuster (211) gekoppelt ist, wobei das Brückenmuster (231) mit dem Barrierenmuster (212) überlappt.
  14. Dünnschichttransistorsubstrat nach Anspruch 10, 11, 12 oder 13, wobei das Barrierenmuster (212) in derselben Schicht wie die erste Elektrode (210) und das Gate-Verbindungsmuster (211) angeordnet ist und von der ersten Elektrode (210) und dem Gate-Verbindungsmuster (211) getrennt ist, wobei das Barrierenmuster (212) insbesondere von der ersten Elektrode (210) elektrisch isoliert ist.
  15. Dünnschichttransistorsubstrat nach einem der Ansprüche 10 bis 14, wobei das Barrierenmuster (212) aus einem Metallmaterial ausgebildet ist.
  16. Dünnschichttransistorsubstrat nach einem der vorhergehenden Ansprüche 10 bis 15, wobei das Barrierenmuster (212) ein Identifikationsmuster (213) zum Identifizieren eines Abschnitts des Schaltungsabschnitts oder einer in dem Anzeigebereich (A/A) enthaltenen Schaltung enthält.
  17. Anzeigetafel, die enthält: ein Dünnschichttransistorsubstrat, das umfasst: ein Substrat (111), das einen Anzeigebereich (A/A) zum Anzeigen eines Bildes und einen Nicht-Anzeigebereich, der dem Anzeigebereich (A/A) benachbart ist, aufweist; und einen Schaltungsabschnitt (120) in dem Nicht-Anzeigebereich, wobei der Schaltungsabschnitt (120) eine erste Elektrode (210), eine Isolierschicht (220) auf der ersten Elektrode (210) und eine zweite Elektrode (230) auf der Isolierschicht (220) enthält, wobei die erste Elektrode (210) und die zweite Elektrode (220) einander teilweise überlappen, wobei ein Rand der ersten Elektrode (210), der dem Anzeigebereich (A/A) zugewandt ist, sich über einen Rand der zweiten Elektrode (230), der dem Anzeigebereich (A/A) zugewandt ist, hinaus erstreckt, und ein gegenüberliegendes Substrat (112), das dem Dünnschichttransistorsubstrat (111) zugewandt ist, wobei das gegenüberliegende Substrat (112) das Dünnschichttransistorsubstrat (111) schützt, und einen Tafeltreiber (130, 140, 150, 160), der mit einem Schaltungsabschnitt (120) elektrisch verbunden ist, zum Anzeigen eines Bildes.
DE102016124683.2A 2016-09-13 2016-12-16 Dünnschichttransistorsubstrat und damit versehene Anzeigevorrichtung Active DE102016124683B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160118180A KR102073636B1 (ko) 2016-09-13 2016-09-13 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
KR10-2016-0118180 2016-09-13

Publications (2)

Publication Number Publication Date
DE102016124683A1 true DE102016124683A1 (de) 2018-03-15
DE102016124683B4 DE102016124683B4 (de) 2021-01-21

Family

ID=61246845

Family Applications (2)

Application Number Title Priority Date Filing Date
DE102016015917.0A Active DE102016015917B3 (de) 2016-09-13 2016-12-16 Dünnschichttransistorsubstrat
DE102016124683.2A Active DE102016124683B4 (de) 2016-09-13 2016-12-16 Dünnschichttransistorsubstrat und damit versehene Anzeigevorrichtung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE102016015917.0A Active DE102016015917B3 (de) 2016-09-13 2016-12-16 Dünnschichttransistorsubstrat

Country Status (6)

Country Link
US (1) US10134777B2 (de)
JP (1) JP6472781B2 (de)
KR (1) KR102073636B1 (de)
CN (2) CN110224023B (de)
DE (2) DE102016015917B3 (de)
TW (1) TWI658310B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102111045B1 (ko) * 2017-10-31 2020-05-14 엘지디스플레이 주식회사 표시장치
KR102480898B1 (ko) * 2018-01-05 2022-12-26 삼성디스플레이 주식회사 표시 장치
WO2019244288A1 (ja) * 2018-06-20 2019-12-26 堺ディスプレイプロダクト株式会社 表示パネルおよび表示パネルの製造方法
JP7406683B2 (ja) * 2018-09-05 2023-12-28 東京エレクトロン株式会社 ３ｄロジック及びメモリのための電力分配ネットワーク
KR20220006159A (ko) 2020-07-07 2022-01-17 삼성디스플레이 주식회사 디스플레이 장치
CN116413963A (zh) * 2021-12-30 2023-07-11 合肥鑫晟光电科技有限公司 显示基板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010028417A1 (en) 2000-03-29 2001-10-11 Fujitsu Limited Liquid crystal display device and defect repairing method therefor
US20010028418A1 (en) 2000-03-29 2001-10-11 Fujitsu Limited Liquid crystal display device and fault repairing method for the liquid crystal display device
US9024913B1 (en) 2014-04-28 2015-05-05 Lg Display Co., Ltd. Touch sensing device and driving method thereof
KR20160118180A (ko) 2016-09-29 2016-10-11 엘지전자 주식회사 네트워크 시스템 및 그 제어방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0268522A (ja) * 1988-09-02 1990-03-08 Matsushita Electric Ind Co Ltd アクティブマトリックス基板
KR100443835B1 (ko) * 2002-04-17 2004-08-11 엘지.필립스 엘시디 주식회사 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그 제조방법
US6912082B1 (en) * 2004-03-11 2005-06-28 Palo Alto Research Center Incorporated Integrated driver electronics for MEMS device using high voltage thin film transistors
KR101275905B1 (ko) * 2006-03-07 2013-06-14 엘지디스플레이 주식회사 액정표시장치
KR101316791B1 (ko) * 2007-01-05 2013-10-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 액정 표시 장치, 박막트랜지스터 기판의 제조 방법
CN102160183B (zh) 2008-09-17 2014-08-06 夏普株式会社 半导体装置
KR101409110B1 (ko) 2010-02-25 2014-06-17 샤프 가부시키가이샤 표시 장치
CN102193259B (zh) * 2010-03-15 2015-07-22 上海天马微电子有限公司 液晶显示装置
CN104704547B (zh) * 2012-10-02 2017-05-31 夏普株式会社 半导体装置和显示装置
JP6360718B2 (ja) 2014-05-16 2018-07-18 株式会社ジャパンディスプレイ 表示装置
CN105390503B (zh) * 2014-08-29 2018-12-28 乐金显示有限公司 薄膜晶体管基板及使用薄膜晶体管基板的显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010028417A1 (en) 2000-03-29 2001-10-11 Fujitsu Limited Liquid crystal display device and defect repairing method therefor
US20010028418A1 (en) 2000-03-29 2001-10-11 Fujitsu Limited Liquid crystal display device and fault repairing method for the liquid crystal display device
US9024913B1 (en) 2014-04-28 2015-05-05 Lg Display Co., Ltd. Touch sensing device and driving method thereof
KR20160118180A (ko) 2016-09-29 2016-10-11 엘지전자 주식회사 네트워크 시스템 및 그 제어방법

Also Published As

Publication number Publication date
CN107817634B (zh) 2020-11-24
CN110224023B (zh) 2022-08-02
JP2018045219A (ja) 2018-03-22
TW201820006A (zh) 2018-06-01
CN107817634A (zh) 2018-03-20
JP6472781B2 (ja) 2019-02-20
KR102073636B1 (ko) 2020-02-05
DE102016124683B4 (de) 2021-01-21
DE102016015917B3 (de) 2021-01-21
KR20180029721A (ko) 2018-03-21
US10134777B2 (en) 2018-11-20
TWI658310B (zh) 2019-05-01
CN110224023A (zh) 2019-09-10
US20180076233A1 (en) 2018-03-15

Similar Documents

Publication Publication Date Title
DE102016015917B3 (de) Dünnschichttransistorsubstrat
DE102014219345B4 (de) Berührungssubstrat vom elektromagnetischen Typ und Berührungsanzeigevorrichtung vom elektromagnetischen Typ
DE102017125376B4 (de) Faltbare Anzeigevorrichtung
DE102016114055B4 (de) Anzeigepanel und anzeigevorrichtung aufweisend dasselbe
DE102014110728B4 (de) Anzeigevorrichtung und verfahren zu deren herstellung
DE102016114045B4 (de) Anzeigevorrichtung
DE102016125952B4 (de) Faltbare Anzeigevorrichtung
DE69835888T2 (de) Flüssigkristallanzeigevorrichtung
DE102006029223B4 (de) LCD mit einer Ausrichtungsmarkierung sowie Verfahren zu seiner Herstellung
DE102006054049B4 (de) Gatetreiberschaltung und dazugehöriges Reparaturverfahren sowie Flüssigkristallanzeigevorrichtung, die ein derartiges Verfahren verwendet
DE102011081444B4 (de) FLÜSSIGKRISTALLANZEIGEVORRICHTUNG (LCD Vorrichtung)
DE102017116265B4 (de) Leistungsversorgungseinheit und damit ausgerüstete Anzeigevorrichtung
DE102014211119B4 (de) Berührungsanzeigepaneel und Anzeigevorrichtung mit diesem
DE102015224165A1 (de) Arraysubstrat, Anzeigevorrichtung und Treiberverfahren
DE10228517A1 (de) Schutzschaltung und -verfahren gegen elektrostatische Entladung in einem TFT-LCD
DE102016102102A1 (de) Berührungsgesteuerte Anzeigevorrichtung und Herstellverfahren derselben
DE102015118509A1 (de) Anordnungs-Substrat, Anzeigefeld und elektronische Vorrichtung
DE102017205654A1 (de) Array-Substrat, Anzeigetafel und Steuerungsverfahren
DE102015117817B4 (de) Anordnungssubstrat und Flüssigkristall-Anzeigefeld
DE102017102341A1 (de) Integrierte Berührungssteuerungsanzeigetafel und eine integrierte Berührungssteuerungsanzeigevorrichtung, die diese umfasst
DE102016201623A1 (de) Arraysubstrat, Berührungstafel, Berührungsvorrichtung, Anzeigetafel und Anzeigevorrichtung
DE102014207420A1 (de) Flüssigkristallanzeige und Verfahren zum Testen einer Flüssigkristallanzeige
DE102016112932B4 (de) Integrierte Berührungsanzeigetafel und Herstellungsverfahren dafür
DE102018202462B4 (de) Flüssigkristallanzeigefeld und Flüssigkristallanzeigevorrichtung
DE69433614T2 (de) Anzeigevorrichtung mit aktiver matrix

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R130 Divisional application to

Ref document number: 102016015917

Country of ref document: DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final