DE102015116315B4 - Dummy-Metallschicht mit zickzackförmigen Rändern - Google Patents
Dummy-Metallschicht mit zickzackförmigen Rändern Download PDFInfo
- Publication number
- DE102015116315B4 DE102015116315B4 DE102015116315.2A DE102015116315A DE102015116315B4 DE 102015116315 B4 DE102015116315 B4 DE 102015116315B4 DE 102015116315 A DE102015116315 A DE 102015116315A DE 102015116315 B4 DE102015116315 B4 DE 102015116315B4
- Authority
- DE
- Germany
- Prior art keywords
- dummy metal
- metal plate
- indentations
- edge
- zigzag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05666—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05681—Tantalum [Ta] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/13164—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10252—Germanium [Ge]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1027—IV
- H01L2924/10271—Silicon-germanium [SiGe]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10336—Aluminium gallium arsenide [AlGaAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10337—Indium gallium arsenide [InGaAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10338—Indium gallium phosphide [InGaP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10339—Aluminium indium arsenide [AlInAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10342—Gallium arsenide phosphide [GaAsP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10351—Indium gallium arsenide phosphide [InGaAsP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Struktur, die Folgendes umfasst:eine Metall-Kontaktstelle (42);eine Passivierungsschicht (46), die einen Abschnitt aufweist, der Randbereiche der Metall-Kontaktstelle (42) bedeckt;eine erste Dummy-Metallplatte (100) über der Passivierungsschicht (46), wobei die erste Dummy-Metallplatte (100) mehrere erste Durchgangsöffnungen (112) aufweist und die erste Dummy-Metallplatte (100) einen ersten zickzackförmigen Rand (102) hat; undeine dielektrische Schicht (52), die Folgendes umfasst:einen ersten Abschnitt, der über der Dummy-Metallplatte (100) liegt;zweite Abschnitte, die die mehreren ersten Durchgangsöffnungen (112) füllen; undeinen dritten Abschnitt, der den ersten zickzackförmigen Rand (102) berührt.
Description
- HINTERGRUND
- Beim Ausbilden von integrierten Schaltungen werden Vorrichtungen wie Transistoren auf der Oberfläche eines Halbleitersubstrats in einem Wafer ausgebildet. Eine Verbindungsstruktur wird dann über den integrierten Schaltungsvorrichtungen ausgebildet. Eine Metall-Kontaktstelle wird über der Verbindungsstruktur ausgebildet und ist mit ihr elektrisch verbunden. Eine Passivierungsschicht und eine erste Polymerschicht werden über den Metall-Kontaktstellen ausgebildet, wobei die Metall-Kontaktstelle durch die Öffnungen in der Passivierungsschicht und der ersten Polymerschicht freigelegt ist.
- Eine Post-Passivierungsverbindung (PPI) wird dann ausgebildet, gefolgt von dem Ausbilden einer zweiten Polymerschicht über der PPI. Eine Under-Bump-Metallurgie (UBM) wird ausgebildet, die sich in eine Öffnung in der zweiten Polymerschicht erstreckt, wobei die UBM mit der PPI elektrisch verbunden ist. Eine Lotkugel wird dann über der UBM angeordnet und aufgeschmolzen. So zeigt etwa die US 2015 / 0 170 995 A1 eine Struktur mit einer Metall-Kontaktstelle, einer Passivierungsschicht und einem Metallstreifen über der Passivierungsschicht, die von einer PPI elektrisch getrennt sind. Die Metallstreifen können verbunden sein, so dass sich ein zickzackförmiger Rand ergibt.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeigt sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
-
1 zeigt eine Schnittansicht eines Teils eines Wafers in Übereinstimmung mit einigen beispielhaften Ausführungsformen, wobei der Wafer eine Post-Passivierungsverbindung (PPI) aufweist, die eine Dummy-Metallplatte aufweist, in Übereinstimmung mit einigen Ausführungsformen. -
2 bis6 sind Draufsichten von Dummy-Metallplatten in Übereinstimmung mit einigen Ausführungsformen. -
7 und8 zeigen die Draufsichten von Dummy-Metallplatten in einem ganzen Chip in Übereinstimmung mit einigen Ausführungsformen. -
9 zeigt eine Draufsicht von großen Dummy-Metallplatten mit zickzackförmigen Rändern und kleinen Dummy-Metallplatten mit glatten Rändern. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen des vorgesehenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Ein Dummy-Metall in einer Umverteilungsschicht eines Dies (oder eines Wafers) ist in Übereinstimmung mit verschiedenen beispielhaften Ausführungsformen vorgesehen. Es werden Varianten einiger Ausführungsformen beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleich Elemente zu bezeichnen.
-
1 zeigt eine Schnittansicht einer Package-Komponente2 . In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente2 ein Wafer, der aktive Vorrichtungen wie Transistoren und/oder Dioden und vielleicht passive Vorrichtung wie Kondensatoren, Induktoren, Widerstände oder Ähnliches umfasst. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente2 ein Interposer-Wafer, der aktive Vorrichtungen und/oder passive Vorrichtungen umfassen kann. In Übereinstimmung mit noch alternativen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente2 ein Package-Substratstreifen, der die Package-Substrate ohne Kern oder mit Kernen umfasst. In der folgenden Beschreibung wird ein Wafer als eine beispielhafte Package-Komponente2 beschrieben. Die Lehren der vorliegenden Offenbarung können auch auf Interposer-Wafer, Package-Substrate etc. angewendet werden. - In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst der beispielhafte Wafer
2 ein Halbleitersubstrat20 und die Einrichtungen, die auf der oberen Fläche des Halbleitersubstrats20 ausgebildet sind. Das Halbleitersubstrat20 kann kristallines Silizium, kristallines Germanium, Silizium-Germanium und/oder einen III-V-Verbundhalbleiter wie GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP und Ähnliches umfassen. Das Halbleitersubstrat20 kann auch ein Bulk-Halbleitersubstrat oder ein Silizium-auf-Isolator-(SOI)-Substrat sein. Grabenisolierungs-(STI)-Bereiche (nicht gezeigt) können in dem Halbleitersubstrat20 ausgebildet sein, um die aktiven Bereiche in dem Halbleitersubstrat20 zu isolieren. Obwohl nicht gezeigt, können Durchkontaktierungen ausgebildet sein, sie sich in das Halbleitersubstrat20 erstrecken, wobei die Durchkontaktierungen verwendet werden, um die Einrichtungen auf gegenüberliegenden Seiten des Wafers2 elektrisch zu verbinden. - In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Wafer
2 integrierte Schaltungsvorrichtungen22 , die auf der oberen Fläche des Halbleitersubstrats20 ausgebildet sind. Beispielhafte integrierte Schaltungen22 umfassen komplementäre Metalloxid-Halbleiter-(CMOS)-Transistoren, Widerstände, Kondensatoren, Dioden und Ähnliches. Die Details der integrierten Schaltungsvorrichtungen22 sind hier nicht gezeigt. In Übereinstimmung mit alternativen Ausführungsformen wird der Wafer2 verwendet, um Interposer auszubilden, wobei das Substrat20 ein Halbleitersubstrat oder ein dielektrisches Substrat sein kann. - Ein Zwischendielektrikum (ILD)
24 wird über dem Halbleitersubstrat20 ausgebildet und füllt den Raum zwischen den Gate-Stapeln der Transistoren (nicht gezeigt) in integrierten Schaltungsvorrichtungen22 . In Übereinstimmung mit einigen beispielhaften Ausführungsformen umfasst die ILD24 Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG), Fluor-dotiertes Silikatglas (FSG), Tetraethylorthosilikat (TEOS) oder Ähnliches. Das ILD24 kann durch Rotationsbeschichtung, fließfähige chemische Gasphasenabscheidung (FCVD) oder Ähnliches ausgebildet werden. In Übereinstimmung mit alternativen Ausführungsform der vorliegenden Offenbarung wird die ILD24 durch Abscheideverfahren wie chemischer Gasphasenabscheidung im Plasma (PECVD), chemischer Gasphasenabscheidung bei Niederdruck (LPCVD) oder Ähnliches ausgebildet werden. - Kontaktstöpsel
28 werden in der ILD24 ausgebildet und werden verwendet, um die integrierten Schaltungsvorrichtungen22 mit darüber liegenden Metallleitungen und Durchkontaktierungen (engl.: VIA; vertical interconnect access) elektrisch zu verbinden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die Kontaktstöpsel28 aus einem Leiter ausgebildet, der aus Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Legierungen daraus und/oder Mehrschichtstrukturen daraus gewählt ist. Das Ausbilden von Kontaktstöpseln28 kann das Ausbilden von Kontaktöffnungen in der ILD24 , das Füllen eines oder mehrerer Leiter in die Kontaktöffnungen und das Ausführen einer Planarisierung (wie eines chemisch-mechanischen Polierens (CMP)) umfassen, um die oberen Flächen der Kontaktstöpsel28 mit der oberen Fläche der ILD24 einzuebnen. - Über dem ILD und den Kontaktstöpseln
28 liegt eine Verbindungsstruktur30 . Die Verbindungsstruktur30 umfasst Metallleitungen34 und Durchkontaktierungen36 , die in den dielektrischen Schichten32 ausgebildet sind. Die Verbindung aus Metallleitungen auf einer Ebene wird im Folgenden als Metallschicht bezeichnet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Verbindungsstruktur30 mehrere Metallschichten, die über die Durchkontaktierungen36 verbunden sind. Die Metallleitungen34 und die Durchkontaktierungen36 können aus Kupfer und Kupferlegierungen ausgebildet sein und sie können auch aus anderen Materialien ausgebildet sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind die dielektrischen Schichten32 aus Low-k-Materialien ausgebildet. Die Dielektrizitätskonstanten (k-Werte) der Low-k-Materialien können beispielsweise kleiner als etwa 3,0 oder kleiner als etwa 2,5 sein. - Die dielektrischen Schichten
32 werden nachfolgend alternativ als Zwischendielektrikums-(IMD; inter metal dielectric)-Schichten 32 bezeichnet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind die IMD-Schichten32 aus einem dielektrischen Low-k-Material ausgebildet, das eine Dielektrizitätskonstanten (k-Wert) von weniger als etwa 3,0, etwa 2,5 oder noch niedriger hat. Die IMD-Schichten32 können Black Diamond (eine eingetragene Marke von Applied Materials), ein Kohlenstoff-enthaltendes dielektrisches Low-k-Material, Hydrogen-Silsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder Ähnliches umfassen. Die IMD-Schichten32 können auch einen Low-k-Wert haben, der niedriger als etwa 3,0, 2,5 oder 2,0 ist. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der IMD-Schichten32 das Abscheiden eines Porogen-enthaltenden dielektrischen Materials und dann das Ausführen eines Ausheilverfahrens, um das Porogen auszutreiben, damit die verarbeiteten IMD-Schichten32 porös sind. - Die Metallleitungen
34 und die Durchkontaktierungen36 werden in den IMD-Schichten32 ausgebildet. Das Ausbildungsverfahren kann Single-Damascene- und Dual-Damascene-Verfahren enthalten. In einem beispielhaften Single-Damascene-Verfahren wird zuerst ein Graben in einer der IMD-Schichten32 ausgebildet und dann der Graben mit einem Leiter gefüllt. Eine Planarisierung wie CMP wird dann ausgeführt, um überschüssige Anteile des Leiters zu entfernen, die höher als die obere Fläche der IMD-Schichten sind, wobei eine Metallleitung in dem Graben bleibt. Bei einem Dual-Damascene-Verfahren werden sowohl ein Graben als auch eine Durchkontaktierungsöffnung in einer IMD-Schichten ausgebildet, wobei die Durchkontaktierungsöffnung unter dem Graben liegt und mit ihm verbunden ist. Der Leiter wird dann in den Graben und die Durchkontaktierungsöffnung gefüllt, um eine Metallleitung bzw. eine Durchkontaktierung auszubilden. Der Leiter kann eine Diffusionsbarriereschicht und ein Kupfer-enthaltendes metallisches Material über der Diffusionsbarriereschicht aufweisen, wobei die Barriereschicht Titan, Titannitrid, Tantal, Tantalnitrid oder Ähnliches umfassen kann. - Eine Passivierungsschicht
40 (manchmal als passivation-1 bezeichnet) kann über der Verbindungsstruktur30 ausgebildet werden, wobei Durchkontaktierungen44 in der Passivierungsschicht40 ausgebildet werden, um die Metallleitungen34 und Durchkontaktierungen36 mit darüber liegenden Metall-Kontaktstellen42 zu verbinden. - Die Metall-Kontaktstellen
42 werden über der Passivierungsschicht40 ausgebildet und können mit den integrierten Schaltungsvorrichtungen22 über Durchkontaktierungen44 in der Passivierungsschicht40 und über die Metallleitungen34 und Durchkontaktierungen36 elektrisch verbunden sein, in Übereinstimmung mit einigen beispielhaften Ausführungsformen. Die Metall-Kontaktstellen42 können Aluminium-Kontaktstellen oder Aluminium-Kupfer-Kontaktstellen sein und andere metallische Materialien können verwendet werden. - Eine Passivierungsschicht
46 (teilweise als passivation-2 bezeichnet) wird über der Passivierungsschicht40 ausgebildet. Einige Teile der Passivierungsschicht46 können die Randbereiche der Metall-Kontaktstellen42 bedecken und zentrale Abschnitte der Metall-Kontaktstellen42 sind durch Öffnungen in der Passivierungsschicht46 freigelegt. Sowohl die Passivierungsschicht40 als auch 46 können eine einzelne Schicht oder eine Verbundschicht sein und können aus einem nicht-porösen Material ausgebildet sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind eine oder beide der Passivierungsschichten40 und46 Verbundschichten, die eine Siliziumoxidschicht (nicht gezeigt) und eine Siliziumnitridschicht (nicht gezeigt) über der Siliziumoxidschicht umfassen. Die Passivierungsschichten40 und46 können auch aus anderen nicht-porösen Dielektrika wie undotiertem Silikatglas (USG), Siliziumoxinitrid und/oder Ähnlichem ausgebildet sein. - Eine Polymerschicht
48 wird über der Passivierungsschicht46 ausgebildet. Die Polymerschicht48 kann ein Polymer wie ein Polyimid, Polybenzoxazole (PBO), Benzocyclobuten (BCB) oder Ähnliches umfassen. Die Ausbildungsverfahren können beispielsweise Rotationsbeschichtung beinhalten. Die Polymerschicht48 kann in flüssigen Form aufgebracht und dann ausgehärtet werden. - Die Polymerschicht
48 wird strukturiert und PPIs50 und Dummy-Metallplatten oder Hilfs-Metallplatten100 und200 werden ausgebildet, die erste Abschnitte aufweisen, die über der Polymerschicht48 liegen, und zweite Abschnitte, die sich in die Polymerschicht48 erstrecken, um mit den Metall-Kontaktstellen42 elektrisch verbunden zu werden. Der Begriff „PPI“ beinhaltet, dass das Ausbilden der PPIs50 nach dem Ausbilden der Passivierungsschicht46 geschieht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet das Ausbilden der PPIs50 und der Dummy-Metallplatten100 und200 das Abscheiden einer Keimschicht (nicht gezeigt), das Ausbilden und Strukturieren einer Maskenschicht (wie Fotolack, nicht gezeigt) über der Keimschicht und dann das Plattieren einer Metallschicht über der Keimschicht in den Öffnungen der Maskenschicht. Die Keimschicht kann eine Titanschicht und eine Kupferschicht über der Titanschicht umfassen und kann durch physikalische Gasphasenabscheidung (PVD) abgeschieden werden. Die Metallschicht kann aus reinem Kupfer, im Wesentlichen reinem Kupfer oder einer Kupferlegierung ausgebildet werden und kann durch Plattieren ausgebildet werden. Nach dem Ausbilden der Metallschicht wird die Maskenschicht entfernt. Ein Ätzschritt wird ausgeführt, um die Teile der Keimschicht zu entfernen, die unter der entfernten Maskenschicht liegen. -
1 zeigt auch das Ausbilden einer Polymerschicht52 und Under-Bump-Metallurgien (UBMs)54 . Die Polymerschicht52 kann Polyimid oder andere Polymer-basierte Materialien wie PBO oder BCB enthalten. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird die Polymerschicht52 durch Rotationsbeschichtung ausgebildet. Die Polymerschicht52 weist einige Abschnitte auf, die die PPIs50 überlappen. - UBM-Schichten
54 werden ausgebildet, um mit den PPIs50 elektrisch verbunden zu werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst jede der UBM-Schichten54 eine Barriereschicht und eine Metallschicht (nicht gezeigt) über der Barriereschicht. Die UBM-Schichten54 erstrecken sich in die Öffnung in der Polymerschicht52 und sind mit den PPIs50 elektrisch verbunden und können sie berühren. Die Barriereschicht kann eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht oder eine Schicht aus Titanlegierung oder Tantallegierung sein. - Elektrische Anschlussteile
56 werden über der UBM-Schicht54 ausgebildet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind die elektrischen Anschlussteile56 Metallbereiche, die entweder Lötkugeln sind, die auf UBM-Schichten54 angeordnet werden, oder Metallsäulen ohne Lotanteil, die auf den UBM-Schichten54 durch Plattieren ausgebildet werden. In den Ausführungsformen, in denen Lötkugeln verwendet werden, können die Lötkugeln einen Aufschmelzvorgang durchlaufen, um Lötbereiche auszubilden. In Übereinstimmung mit alternativen Ausführungsformen umfassen die elektrischen Anschlussteile56 Metallsäulen, die Kupfersäulen sein können. Zusätzliche Schichten wie eine Nickelschicht, ein Lotdeckel, eine Palladiumschicht und/oder Ähnliches können auch auf jeder der Metallsäulen ausgebildet werden. - Ein Wafer
2 wird als mehrere Dies10 vereinzelt, wobei jeder der Dies10 die Strukturen umfasst, die das Substrat20 , die Verbindungsstruktur30 , die Metall-Kontaktstellen42 , die PPIs50 , die Dummy-Metallplatten100 und200 und die elektrischen Anschlussteile56 umfassen. -
2 zeigt eine Draufsicht der Dummy-Metallplatten100 und200 . Die beispielhaften Dummy-Metallplatten100 und200 sind auch in1 gezeigt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die Dummy-Metallplatten100 und200 zugleich mit den PPIs50 ausgebildet. Daher werden die Dummy-Metallplatten100 und200 aus dem gleichen Material wie die PPIs50 ausgebildet. Die Dummy-Metallplatte100 und die Dummy-Metallplatte200 haben einen räumlichen Abstand C voneinander, der größer als etwa 10 µm sein kann, in Übereinstimmung mit einigen Ausführungsformen. Der Abstand C ist mit einem Dielektrikum wie einer Polymerschicht52 gefüllt, wie in1 gezeigt ist. - Jede der Dummy-Metallplatten
100 und200 ist eine durchgängige Metall-Kontaktstelle mit mehreren durchgehenden Öffnungen oder Durchgangsöffnungen112 in beiden Dummy-Metallplatten100 und200 . Die Öffnungen112 können eine sich wiederholende Struktur wie einen Array haben. Die Öffnungen sind mit einem Dielektrikum wie einer Polymerschicht52 gefüllt, wie in1 gezeigt ist. Indem die Öffnungen112 in den Dummy-Metallplatten100 und200 ausgebildet werden, wird die Metallstrukturdichte der Dummy-Metallplatten100 und200 verringert und so wird beim Ausbilden der PPIs50 , die in1 gezeigt sind, der Pattern-Loading-Effekt, der durch die nicht einheitliche Metallstrukturdichte hervorgerufen wird, verringert. Die Form in der Draufsicht der Öffnungen112 kann aus Rechtecken, Kreisen, Sechsecken, Achtecken, Ellipsen oder Ähnlichem bestehen. Ein beispielhafter PPI50 ist so gezeigt, dass er durch die Dummy-Metallplatte100 umgeben ist und es kann einen oder mehrere PPIs50 geben, die auch von der Dummy-Metallplatte200 umgeben sind. Die Dummy-Metallplatten100 und200 können mit der elektrischen Erde verbunden sein oder können elektrisch erdfrei sein. In Übereinstimmung mit einigen Ausführungsformen sind die Dummy-Metallplatten100 und200 mit einem der elektrischen Anschlussteile56 (1 ) verbunden, die zum Erden durch einige PPIs50 verwendet werden. - Die Dummy-Metallplatte
100 hat einen krummen (zickzackförmigen) Rand102 und die Dummy-Metallplatte200 hat einen krummen (zickzackförmigen) Rand202 . Die Ränder102 und202 liegen einander gegenüber und können parallel sein. Es wird in der Beschreibung angezeigt dass, wenn die Ränder102 und202 als parallel bezeichnet werden, die mehreren Abschnitte der Ränder102 parallel zu den nächstliegenden Abschnitten der Ränder202 sind. Weiter können die entsprechenden Abschnitte der Ränder102 und202 einen einheitlichen Abstand C haben. - In Übereinstimmung mit den Ausführungsformen der vorliegenden Offenbarung ist der Rand
102 , statt dass er lang ist und einen geraden Rand hat, gekrümmt (zickzackförmig) und weist benachbarte Abschnitte auf, die kurz sind und sich in andere Richtungen (etwa der X-Richtung, der Y-Richtung oder andere Richtungen, wie in den4 bis6 gezeigt ist) erstrecken. Man wird verstehen, dass dann, wenn die Dummy-Metallplatten100 und200 lange und gerade Ränder hätten, sich der gesamte lange Rand während eines Wärmezyklus in derselben Richtung, senkrecht zu der Längsrichtung des entsprechenden Randes, zusammenziehen oder ausdehnen würde, wobei die Gesamt-Kontraktions- oder Expansionskraft dazu führen kann, dass sich Risse entlang der Grenzfläche zwischen dem Rand und dem kontaktierenden Dielektrikum bilden. Andererseits sind, wenn die langen und geraden Ränder so modifiziert werden, dass sie kurze Abschnitte aufweisen, die sich in unterschiedlichen Richtungen erstrecken, die Kräfte viel kleiner und haben unterschiedliche Richtungen, weil die kontrahierende oder expandierende Kraft jedes der Abschnitte senkrecht zu der Längsrichtung der entsprechenden Abschnitts ist. Der Spannungsvektor an der Grenzfläche der Dummy-Metallplatten und des Dielektrikums wird so unterbrochen und die Wahrscheinlichkeit, Risse zu erzeugen, wird verringert. - Bezieht man sich wieder auf
2 , sind die Randbereiche, unabhängig von den Richtungen, in die sie sich erstrecken, so entworfen, dass sie kleinere Längen als eine Schwellwertlänge haben. In Übereinstimmung mit einigen beispielhaften Ausführungsformen ist die Schwellwertlänge etwa 400 µm. Experimentelle Ergebnisse haben gezeigt, dass bei einer großen Metall-Kontaktstelle mit diesen Randbereichen, die kleiner als etwa 400 µm ist, keine Risse entlang ihrer Ränder während Wärmekreisläufen erzeugt werden, wogegen wenn die großen Metall-Kontaktstellen mit langen Rändern ausgebildet werden, Risse beobachtet werden. -
2 zeigt, dass die Dummy-Metallplatte100 hervorragende Abschnitte104 hat und dass die Länge A und Breite D der hervorragenden Abschnitte104 kleiner als die Schwellwertlänge von etwa 400 µm sind. Weiter hat die Dummy-Metallplatte100 Einbuchtungen106 und die entsprechenden Abschnitte des Randes102 werden gegenüber ihren benachbarten Randbereichen vertieft. Die Länge und Breite der Einbuchtungen106 sind auch kleiner als die Schwellwertlänge. Analog weist der Rand202 der Dummy-Metallplatte200 auch mehrere Randbereiche auf, wobei benachbarte Randbereiche sich in andere Richtungen erstrecken. Weiter sind die Längen der Randbereiche des Randes202 kleiner als die Schwellwertlänge. - Die gekrümmten Ränder
102 und202 können Zickzackstrukturen bilden.2 zeigt einen kleinen Teil der Dummy-Metallplatten100 und200 und die Zickzackstruktur kann sich wiederholen. Die Zahl der Wiederholungen wird durch die Gesamtlänge der Ränder102 und202 bestimmt und kann jede Zahl größer 1 sein. Die Randbereiche umfassen beispielsweise einen hervorragenden Abschnitt104 und eine Einbuchtung106 und können eine Basiseinheit bilden, die sich wiederholt. Die hervorragenden Abschnitte104 und die Einbuchtungen106 können in einer sich abwechselnden Struktur entworfen werden. Weiter können die hervorragenden Abschnitte104 in den sich wiederholenden Strukturen die gleiche Länge und/oder die gleiche Breite haben und die Einbuchtungen106 können die gleiche Länge und/oder die gleiche Breite haben. - Die Dummy-Metallplatte
200 kann einen Abschnitt204 aufweisen, der sich zu der Einbuchtung106 erstreckt. Der hervorragende Abschnitt204 kann auch einen Abschnitt haben, der sich in die Einbuchtung106 erstreckt. Analog kann die Dummy-Metallplatte100 hervorragende Abschnitte haben, die sich zu der Einbuchtung206 der Dummy-Metallplatte200 und möglicherweise hinein erstrecken. - In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung sind die zickzackförmigen Ränder vorgesehen, wenn entsprechende Ränder einer Dummy-Metallplatte lang sind, beispielsweise wenn die Längen E oder F länger als 400 µm sind; in diesem Fall ist der Spannungsvektor groß genug, um das Dielektrikum (die Polymere
48 und/oder52 in1 ) zu spalten. Wenn der entsprechenden Rand schon kurz ist, kann der Rand gerade belassen werden, ohne gekrümmt zu werden.9 zeigt beispielsweise Dummy-Metallplatten300 , bei denen die Länge E' kleiner als die Länge E ist, wobei die Länge E' kleiner als die Schwellwertlänge ist, die kleiner als etwa 400 µm sein kann. Daher werden die Ränder der Dummy-Metallplatten300 gerade belassen und nicht gekrümmt (zickzackförmig gemacht). - In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden bei dem ganzen Wafer
2 und dem ganzen Die10 alle geraden Ränder der Dummy-Metallplatten, die länger als die Schwellwertlänge sind, gekrümmt, so dass die geraden Abschnitte der gekrümmten Ränder in dem Wafer2 (und dem Die10 ) gleich groß oder kleiner als die Schwellwertlänge sind. Anders gesagt hat keine Dummy-Metallplatte in dem Wafer2 einen geraden Rand, der länger als die Schwellwertlänge ist. Um ein solches Design zu erreichen kann ein Designverfahren für integrierte Schaltungen in Übereinstimmung mit den Ausführungsformen der vorliegenden Offenbarung das Entwerfen der ursprünglichen Struktur der Dummy-Metallplatten, das Bestimmen einer Schwellwertlänge, das Ermitteln aller Ränder der Dummy-Metallplatten, die länger als die Schwellwertlänge sind, und das Ändern des Designs, so dass der Rand in gerade, kurze Abschnitte verformt wird, umfassen, wobei keine der geraden Abschnitte eine Länge von mehr als der Schwellwertlänge hat. Während der Änderung des Designs können die Ränder der Dummy-Metallplatten, die gleich groß oder kürzer als die Schwellwertlänge sind, unverändert bleiben. - Die
3 bis6 zeigen die Draufsichten der Dummy-Metallplatten100 und200 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wobei die Beschreibung der Dummy-Metallplatten100 und200 in2 wenn möglich auch auf die Ausführungsformen in den3 bis6 zutreffen. Man beachte, dass jede der3 bis6 kleine Abschnitte der Dummy-Metallplatten100 und200 zeigt und dass die gezeigten Strukturen der Randbereiche so wiederholt werden können, dass sie Zickzackstrukturen haben. Mit Bezug auf3 wird in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung die Einbuchtung108 der Dummy-Metallplatte100 weiter von der Einbuchtung106 vertieft. So kann der hervorragende Abschnitt210 der Dummy-Metallplatte200 weiter über den hervorragenden Abschnitt204 herausragen. In diesen Ausführungsformen weist, wenn die Einbuchtungen106 und108 als gemeinsame Einbuchtung angesehen werden, der gezeigt Rand102 einen hervorragenden Abschnitt und eine Einbuchtung in der Nähe des hervorragenden Abschnitts. Der hervorragende Abschnitt und die Einbuchtung können wiederholt werden und so hat der Rand102 der Dummy-Metallplatte100 auch eine Zickzackstruktur. Analog hat auch der Rand202 der Dummy-Metallplatte200 eine Zickzackstruktur. Weiter können sich die hervorragenden Abschnitte der Dummy-Metallplatte100 zu der Einbuchtung der Dummy-Metallplatte200 und möglicherweise in sie hinein erstrecken und umgekehrt. - In den beispielhaften Ausführungsformen, die in
2 und3 gezeigt sind, sind die benachbarten Abschnitte der Ränder102 und202 rechtwinklig zueinander, so dass sie rechte Winkel bilden. Die4 ,5 und6 zeigen einige beispielhafte Ausführungsformen, in denen die äußeren Winkel (die Winkel, gemessen außerhalb der Dummy-Metallplatten100 und200 ) stumpfe Winkel sind, die größer als 90 Grad sind. Daher können die hervorragenden Abschnitte104 und204 Trapezformen haben. Experimentelle Ergebnisse zeigen, dass spitze Winkel eher zu Rissen in Dummy-Metallplatten führen und dass spitze Winkel und rechte Winkel zu einer zuverlässigeren dielektrischen Schicht führen und die Dummy-Metallplatte nicht reißt. In Übereinstimmung mit einigen beispielhaften Ausführungsformen ist der äußere Winkel θ etwa 135 Grad groß. -
5 zeigt eine beispielhafte Ausführungsform, in der die Randbereiche auf gegenüberliegenden Seiten eines hervorragenden Abschnitts einer Dummy-Metallplatte nicht an einer geraden Linie ausgerichtet sind. Die Randbereiche202A und202B sind beispielsweise an den geraden Linien212 bzw.214 ausgerichtet, die nicht überlappen. Daher haben die Ränder202C und202D des hervorragenden Abschnitts204 verschiedene Längen. Daher sind die Randbereiche102A und102B , die auf gegenüberliegenden Seiten der Einbuchtung106 liegen, nicht an einer geraden Linie ausgerichtet. -
6 zeigt noch weitere Dummy-Metallplatten100 und200 in Übereinstimmung mit einigen Ausführungsformen, wobei die Ränder auf gegenüberliegenden Seiten des hervorragenden Abschnitts204 eine andere Zahl von Abschnitten aufweist. Ein einzelner Abschnitt204A bildet beispielsweise einen Rand des hervorragenden Abschnitts204 , während die Abschnitte204B ,204C und204D gemeinsam den entgegengesetzten Rand des hervorragenden Abschnitts204 bilden. -
7 zeigt Dummy-Metallplatten100 und200 des Dies10 in Übereinstimmung mit einigen beispielhaften Ausführungsformen. Die Dummy-Metallplatte200 kann die Dummy-Metallplatte100 vollständig umgeben, wobei ein Abstand C zwischen den Dummy-Metallplatten100 und200 liegt. Gestrichelte Rechtecke58 sind so gezeichnet, dass sie einige Bereiche des Dies10 wiedergeben, wobei die vergrößerten Ansichten der Bereiche58 durch die2 bis6 in jeder Kombination wiedergegeben werden können. Die Öffnungen112 und die PPIs50 (2 bis6 ) sind in7 nicht gezeigt, obwohl sie in den Dummy-Metallplatten100 und/oder200 in7 immer noch existieren. In diesen Ausführungsformen weist die Dummy-Metallplatte100 vier Ränder102 , die, wenn sie vergrößert werden, wie in den2 bis6 gezeigt ist, gekrümmt sind und Zickzackstrukturen haben. Weiter umfasst die Dummy-Metallplatte200 vier Ränder202 , die, wenn sie vergrößert werden, auch zickzackförmig sind, wie in den2 bis6 gezeigt ist. Die Dummy-Metallplatte200 kann auch vier Ränder222 in der Nähe der Ränder des Dies10 aufweisen. Die Ränder222 , wenn sie vergrößert werden, sind auch zickzackförmig, wie in den2 bis6 gezeigt ist. -
8 zeigt Dummy-Metallplatten100 ,200 und400 in dem Die10 in Übereinstimmung mit einigen beispielhaften Ausführungsformen. Die Dummy-Metallplatten100 ,200 und400 haben in Übereinstimmung mit einigen Ausführungsformen unregelmäßige Formen in der Draufsicht. Die Dummy-Metallplatten100 ,200 und400 sind voneinander durch ein Dielektrikum getrennt. Die gestrichelten Bereiche58 werden gezeichnet, wobei die vergrößerten Ansichten der Bereiche58 durch die2 bis6 in allen Kombinationen wiedergegeben werden können. Die Öffnungen112 und PPIs50 (2 bis6 ) sind nicht gezeigt, obwohl sie in den Dummy-Metallplatten100 und/oder200 in8 immer noch vorkommen. In diesen Ausführungsformen sind die Ränder102 der Dummy-Metallplatte100 , die Ränder202 der Dummy-Metallplatte200 und die Ränder402 der Dummy-Metallplatte400 , wenn sie vergrößert werden, wie in den2 bis6 gezeigt ist, auch gekrümmt/zickzackförmig. - Bezieht man sich wieder auf
1 , ist eine PPI-Schicht, die die PPIs50 und Dummy-Metallplatten100 und200 aufweist, in Übereinstimmung mit einigen Ausführungsformen gezeigt. In Übereinstimmung mit alternativen Ausführungsformen können zwei, drei oder mehr PPI-Schichten über der gezeigten PPI-Schicht existieren. In den darüber liegenden PPI-Schichten können Dummy-Metallplatten vorhanden sein, die den Dummy-Metallplatten100 ,200 ,300 und400 ähneln, die in den2 bis8 gezeigt sind. Die Strukturen und das Randdesign der Dummy-Metallplatten in den darüber liegenden PPI-Schichten sind im Wesentlichen die gleichen, die in den Ausführungsformen der vorliegenden Offenbarung gezeigt sind, und werden daher nicht wiederholt. - Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Indem die langen geraden Ränder der Dummy-Metallplatten mit kurzen geraden Rändern ersetzt werden, die sich in verschiedene Richtungen erstrecken, wird die Spannung an den sonst langen geraden Rändern abgebaut und daher ist die Wahrscheinlichkeit von Rissen geringer.
- In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Struktur eine Metall-Kontaktstelle, eine Passivierungsschicht, die einen Abschnitt aufweist, der Randbereiche der Metall-Kontaktstelle bedeckt, und eine Dummy-Metallplatte über der Passivierungsschicht auf. Die Dummy-Metallplatte weist mehrere Durchgangsöffnungen auf. Die Dummy-Metallplatte hat einen zickzackförmigen Rand. Eine dielektrische Schicht weist einen ersten Abschnitt auf, der über der Dummy-Metallplatte liegt, zweite Abschnitte, die die mehreren ersten Durchgangsöffnungen füllen, und einen dritten Abschnitt, der den ersten zickzackförmigen Rand berührt.
- In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Struktur eine erste Dummy-Metallplatte, die mehrere Vorsprünge und mehrere Einbuchtungen aufweist, die abwechselnd angeordnet sind. Die Struktur umfasst weiter eine zweite Dummy-Metallplatte, die mehrere zweite Vorsprünge und mehrere zweite Einbuchtungen aufweist, die abwechselnd angeordnet sind. Ein Polymerstreifen trennt die erste Dummy-Metallplatte von der zweiten Dummy-Metallplatte, wobei gegenüberliegende Ränder des Polymerstreifens die erste Dummy-Metallplatte und die zweite Dummy-Metallplatte berühren.
- In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Die eine erste Dummy-Metallplatte, die mehrere erste Vorsprünge aufweist, und mehrere erste Einbuchtungen, die in einem ersten abwechselnden Layout angeordnet sind, und eine zweite Dummy-Metallplatte, die vollständig die erste Dummy-Metallplatte umgibt. Die zweite Dummy-Metallplatte weist mehrere zweite Vorsprünge und mehrere zweite Einbuchtungen auf, die in einem zweiten abwechselnden Layout angeordnet sind. Die mehreren ersten Vorsprünge erstrecken sich in zugehörige der mehreren ersten Einbuchtungen. Eine dielektrische Schicht trennt die erste Dummy-Metallplatte von der zweiten Dummy-Metallplatte.
Claims (20)
- Struktur, die Folgendes umfasst: eine Metall-Kontaktstelle (42); eine Passivierungsschicht (46), die einen Abschnitt aufweist, der Randbereiche der Metall-Kontaktstelle (42) bedeckt; eine erste Dummy-Metallplatte (100) über der Passivierungsschicht (46), wobei die erste Dummy-Metallplatte (100) mehrere erste Durchgangsöffnungen (112) aufweist und die erste Dummy-Metallplatte (100) einen ersten zickzackförmigen Rand (102) hat; und eine dielektrische Schicht (52), die Folgendes umfasst: einen ersten Abschnitt, der über der Dummy-Metallplatte (100) liegt; zweite Abschnitte, die die mehreren ersten Durchgangsöffnungen (112) füllen; und einen dritten Abschnitt, der den ersten zickzackförmigen Rand (102) berührt.
- Struktur nach
Anspruch 1 , wobei der erste zickzackförmige Rand (102) mehrere Randbereiche aufweist, wobei benachbarte Randbereiche sich in unterschiedliche Richtungen erstrecken und wobei keiner der Randbereiche des ersten zickzackförmigen Randes (102) eine Länge von mehr als 400 µm hat. - Struktur nach
Anspruch 1 oder2 , wobei die erste Dummy-Metallplatte (100) erste Vorsprünge (104) und erste Einbuchtungen (106) umfasst, wobei der erste zickzackförmige Rand (102) Ränder aus den ersten Vorsprüngen (104) und den ersten Einbuchtungen (106) aufweist und die ersten Vorsprünge (104) und die ersten Einbuchtungen (106) in einer abwechselnden Struktur angeordnet sind. - Struktur nach
Anspruch 3 , wobei die ersten Vorsprünge (104) eine erste gleiche Breite und eine erste gleiche Länge haben und die ersten Vorsprünge (104) eine zweite gleiche Breite und eine zweite gleiche Länge haben. - Struktur nach
Anspruch 3 oder4 , wobei die ersten Vorsprünge (104) in Draufsicht Trapezform haben. - Struktur nach einem der
Ansprüche 3 bis5 , die weiter eine zweite Dummy-Metallplatte (200) über der Passivierungsschicht (46) aufweist, wobei die zweite Dummy-Metallplatte (200) einen zweiten zickzackförmigen Rand (202) mit zweiten Vorsprüngen (204) und zweiten Einbuchtungen (206) aufweist und die ersten Vorsprünge (104) sich in entsprechende zweite Einbuchtungen (206) erstrecken und die zweiten Vorsprünge (204) sich in entsprechende erste Einbuchtungen (106) erstrecken. - Struktur nach einem der
Ansprüche 1 bis5 , die weiter eine zweite Dummy-Metallplatte (200) über der Passivierungsschicht (46) aufweist, wobei die zweite Dummy-Metallplatte (200) mehrere zweite Durchgangsöffnungen (112) aufweist und die zweite Dummy-Metallplatte (200) einen zweiten zickzackförmigen Rand (202) mit mehreren Abschnitten aufweist, wobei der erste zickzackförmige Rand (102) und der zweite zickzackförmige Rand (202) im Wesentlichen gleiche Abstände haben. - Struktur nach
Anspruch 7 , wobei der erste zickzackförmige Rand (102) mehrere zusätzliche Abschnitte aufweist, wobei die mehreren zusätzlichen Abschnitte parallel zu entsprechenden mehreren Abschnitten des zweiten zickzackförmigen Randes (202) sind. - Struktur nach einem der vorangegangenen Ansprüche, die weiter eine Umverteilungsleitung (50) aufweist, die von der ersten Dummy-Metallplatte (100) vollständig umgeben ist.
- Struktur, die Folgendes umfasst: eine erste Dummy-Metallplatte (100), die Folgendes umfasst: mehrere erste Vorsprünge (104) und mehrere erste Einbuchtungen (106), die abwechselnd angeordnet sind; eine zweite Dummy-Metallplatte (200), die Folgendes umfasst: mehrere zweite Vorsprünge (204) und mehrere zweite Einbuchtungen (206), die abwechselnd angeordnet sind; und einen Polymerstreifen (52), der die erste Dummy-Metallplatte (100) von der zweiten Dummy-Metallplatte (200) trennt, wobei gegenüberliegende Ränder des Polymerstreifens (52) die erste Dummy-Metallplatte (100) und die zweite Dummy-Metallplatte (200) berühren; wobei die erste Dummy-Metallplatte (100) mehrere erste Durchgangsöffnungen (112) aufweist und die zweite Dummy-Metallplatte (200) mehrere zweite Durchgangsöffnungen (112) aufweist.
- Struktur nach
Anspruch 10 , wobei die mehreren ersten Vorsprünge (104) gleiche Längen haben, und die mehreren ersten Einbuchtungen (106) gleiche Breiten haben. - Struktur nach
Anspruch 10 oder11 , wobei die erste Dummy-Metallplatte (100) einen ersten Rand aufweist, der mehrere erste Randbereiche aufweist, und die zweite Dummy-Metallplatte (200) einen zweiten Rand aufweist, der mehrere zweite Randbereiche aufweist, und jeder der mehreren ersten Randbereiche parallel zu einem entsprechenden Nächstliegenden der mehreren zweiten Randbereiche ist. - Struktur nach einem der
Ansprüche 10 bis12 , wobei die zweite Dummy-Metallplatte (200) die erste Dummy-Metallplatte (100) vollständig umgibt. - Struktur nach einem der
Ansprüche 10 bis13 , wobei jeder der mehreren ersten Vorsprünge (104) sich in eine entsprechende zweite Einbuchtung (206) erstreckt und jeder der mehreren zweiten Vorsprünge (204) sich in eine entsprechende erste Einbuchtung (106) erstreckt. - Struktur nach einem der
Ansprüche 10 bis14 , wobei die mehreren ersten Vorsprünge (104) und die mehreren ersten Einbuchtungen (106) in Draufsicht Trapezform haben. - Struktur nach einem der
Ansprüche 10 bis14 , wobei die mehreren ersten Vorsprünge (104) und die mehreren ersten Einbuchtungen (106) in Draufsicht Rechteckform haben. - Struktur, die Folgendes umfasst: einen Die (10), der Folgendes umfasst: eine erste Dummy-Metallplatte (100), die mehrere erste Vorsprünge (104) und mehrere erste Einbuchtungen (106) aufweist, die in einem ersten abwechselnden Layout angeordnet sind; eine zweite Dummy-Metallplatte (200), die die erste Dummy-Metallplatte (100) vollständig umgibt, wobei die zweite Dummy-Metallplatte (200) mehrere zweite Vorsprünge (204) und mehrere zweite Einbuchtungen (206) aufweist, die in einem zweiten abwechselnden Layout angeordnet sind, wobei die mehreren ersten Vorsprünge (104) sich in entsprechende zweite Einbuchtungen (206) erstrecken und die mehreren zweiten Vorsprünge (204) sich in entsprechende erste Einbuchtungen (106) erstrecken; und eine dielektrische Schicht (52), die die erste Dummy-Metallplatte (100) von der zweiten Dummy-Metallplatte (200) trennt.
- Struktur nach
Anspruch 17 , wobei die zweite Dummy-Metallplatte (200) äußere Ränder in der Nähe von entsprechenden Rändern des Dies (10) aufweist. - Struktur nach
Anspruch 18 , wobei die äußeren Ränder der zweiten Dummy-Metallplatte (200) zickzackförmig sind. - Struktur nach einem der
Ansprüche 17 bis19 , wobei die erste Dummy-Metallplatte (100) und die zweite Dummy-Metallplatte (200) elektrisch geerdet sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/858,558 US9502343B1 (en) | 2015-09-18 | 2015-09-18 | Dummy metal with zigzagged edges |
US14/858,558 | 2015-09-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102015116315A1 DE102015116315A1 (de) | 2017-03-23 |
DE102015116315B4 true DE102015116315B4 (de) | 2020-03-26 |
Family
ID=57287753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015116315.2A Active DE102015116315B4 (de) | 2015-09-18 | 2015-09-27 | Dummy-Metallschicht mit zickzackförmigen Rändern |
Country Status (5)
Country | Link |
---|---|
US (4) | US9502343B1 (de) |
KR (1) | KR101751621B1 (de) |
CN (1) | CN106548996B (de) |
DE (1) | DE102015116315B4 (de) |
TW (1) | TWI595623B (de) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9502343B1 (en) * | 2015-09-18 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy metal with zigzagged edges |
US10141270B2 (en) * | 2016-12-09 | 2018-11-27 | Amkor Technology, Inc. | Semiconductor device and method of manufacturing thereof |
TWI632644B (zh) * | 2017-08-30 | 2018-08-11 | 絡達科技股份有限公司 | 積體電路結構 |
US10249583B1 (en) * | 2017-09-19 | 2019-04-02 | Infineon Technologies Ag | Semiconductor die bond pad with insulating separator |
US10566300B2 (en) * | 2018-01-22 | 2020-02-18 | Globalfoundries Inc. | Bond pads with surrounding fill lines |
US11201130B2 (en) * | 2018-01-25 | 2021-12-14 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
US11069630B2 (en) * | 2018-09-21 | 2021-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structures and methods for reducing thermal expansion mismatch during integrated circuit packaging |
US10763199B2 (en) * | 2018-12-24 | 2020-09-01 | Nanya Technology Corporation | Semiconductor package structure and method for preparing the same |
CN113130446B (zh) * | 2020-01-16 | 2022-03-22 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
DE102020135087A1 (de) | 2020-03-27 | 2021-09-30 | Samsung Electronics Co., Ltd. | Halbleitergehäuse |
US20220310527A1 (en) * | 2021-03-26 | 2022-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd | Semiconductor devices and methods of manufacture |
US11990433B2 (en) * | 2021-04-22 | 2024-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bond pad structure coupled to multiple interconnect conductive\ structures through trench in substrate |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110241202A1 (en) * | 2010-03-30 | 2011-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy Metal Design for Packaging Structures |
US20130026618A1 (en) * | 2011-07-27 | 2013-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and device for circuit routing by way of under-bump metallization |
US20150170995A1 (en) * | 2013-12-17 | 2015-06-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5703408A (en) * | 1995-04-10 | 1997-12-30 | United Microelectronics Corporation | Bonding pad structure and method thereof |
US6875681B1 (en) * | 1997-12-31 | 2005-04-05 | Intel Corporation | Wafer passivation structure and method of fabrication |
US6750139B2 (en) | 2001-12-12 | 2004-06-15 | Aurora Systems, Inc. | Dummy metal pattern method and apparatus |
JP4401874B2 (ja) * | 2004-06-21 | 2010-01-20 | 株式会社ルネサステクノロジ | 半導体装置 |
US9064936B2 (en) * | 2008-12-12 | 2015-06-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP |
WO2014133084A1 (ja) * | 2013-02-27 | 2014-09-04 | 京セラ株式会社 | 弾性波素子、分波器および通信モジュール |
US9502343B1 (en) * | 2015-09-18 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy metal with zigzagged edges |
-
2015
- 2015-09-18 US US14/858,558 patent/US9502343B1/en active Active
- 2015-09-27 DE DE102015116315.2A patent/DE102015116315B4/de active Active
- 2015-12-18 KR KR1020150181636A patent/KR101751621B1/ko active IP Right Grant
-
2016
- 2016-06-30 TW TW105120723A patent/TWI595623B/zh active
- 2016-07-29 CN CN201610609240.0A patent/CN106548996B/zh active Active
- 2016-11-21 US US15/357,205 patent/US10157825B2/en active Active
-
2018
- 2018-12-17 US US16/222,070 patent/US10510654B2/en active Active
-
2019
- 2019-11-15 US US16/685,645 patent/US10867900B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110241202A1 (en) * | 2010-03-30 | 2011-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy Metal Design for Packaging Structures |
US20130026618A1 (en) * | 2011-07-27 | 2013-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and device for circuit routing by way of under-bump metallization |
US20150170995A1 (en) * | 2013-12-17 | 2015-06-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
US10867900B2 (en) | 2020-12-15 |
DE102015116315A1 (de) | 2017-03-23 |
US10157825B2 (en) | 2018-12-18 |
US20200083156A1 (en) | 2020-03-12 |
KR20170034285A (ko) | 2017-03-28 |
US20190122975A1 (en) | 2019-04-25 |
US10510654B2 (en) | 2019-12-17 |
CN106548996A (zh) | 2017-03-29 |
TW201712835A (zh) | 2017-04-01 |
CN106548996B (zh) | 2019-02-22 |
KR101751621B1 (ko) | 2017-06-27 |
US20170084529A1 (en) | 2017-03-23 |
TWI595623B (zh) | 2017-08-11 |
US9502343B1 (en) | 2016-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102015116315B4 (de) | Dummy-Metallschicht mit zickzackförmigen Rändern | |
DE102015110731B4 (de) | Hybride bondinselstruktur | |
DE102014115934B4 (de) | Zwei-Schritt-Ausbildung von Metallisierungen | |
DE102018102719A1 (de) | Ausbilden von Metallbonds mit Aussparungen | |
DE102015113085A1 (de) | Umverteilungsleitungen mit gestapelten Durchkontaktierungen | |
DE102016115000B4 (de) | Dreidimensionale integrierte Schaltungs-(3DIC)-Vorrichtung und Verfahren zu deren Herstellung und ein Verfahren zum Bonden von Wafern mittels Hybrid-Bonden | |
DE102004004532A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE19834917A1 (de) | Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen | |
DE102019118362A1 (de) | Strukturieren einer polymerschicht zum reduzieren von spannung | |
DE102015108695B4 (de) | Ausbilden von Vias um eine Metallleitung herum | |
DE102019200054B4 (de) | Verfahren zum Strukturieren von Metallisierungsleitungen mit variabler Breite | |
DE102004039906A1 (de) | Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen | |
DE102020116884B4 (de) | Übergrosse Durchkontaktierung als Substratdurchkontaktierungsstoppschicht (TSV-Stoppschicht) | |
DE102019200152B4 (de) | Bond-pads mit umgebenden füllleitungen und verfahren | |
DE102020119947B4 (de) | Struktur und verfahren zum bilden eines integrierten mim-kondensators mit hoher dichte | |
DE102022100017A1 (de) | Bump-integration mit umverteilungsschicht | |
DE102022100834A1 (de) | Gestapelte dummy-strukturen, die tsvs umgeben, und deren herstellungsverfahren | |
DE102022100366A1 (de) | Vorrichtungen mit siliziumdurchführungen, schutzringe und deren herstellungsverfahren | |
DE102021113432A1 (de) | Passivierungsstruktur mit planaren oberen Flächen | |
DE102017128070B4 (de) | Ätzen zum Verringern von Bahnunregelmässigkeiten | |
DE102021113437B4 (de) | Hybride Mikrohöcker-Integration mit Umverteilungsschicht | |
DE10358768A1 (de) | Verfahren zum Bilden einer Metallleitung eines Halbleiterbauelements | |
DE102022132305A1 (de) | Genutetes bondpad in einer wafer-stapelstruktur | |
DE102017123449B4 (de) | Gehäuse mit Si-substratfreiem Zwischenstück und Ausbildungsverfahren | |
EP1390978A2 (de) | Halbleiterspeichereinrichtung sowie verfahren zu deren herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R083 | Amendment of/additions to inventor(s) | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |