DE102015008141A1 - Robuster Multiplexer und Verfahren zum Betreiben eines robusten Multiplexers - Google Patents

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Abstract

Es werden mehrkanalige Multiplexer und ein Verfahren zum Betreiben eines mehrkanaligen Multiplexers vorgestellt, wobei jeder einer Vielzahl von Eingangskanälen wenigstens eine dotierte Substratwanne eines Leitfähigkeitstyps umfasst, wobei das Verfahren Folgendes umfasst: Sperren jedes Eingangskanals einer Auswahl aus der Vielzahl von Eingangskanälen mittels wenigstens einer entsprechenden Steuerspannung, und Bringen jeder der wenigstens einen dotierten Substratwanne von jedem der Eingangskanäle der Auswahl aus der Vielzahl von Eingangskanälen auf wenigstens eine entsprechende vorbestimmte Spannung, wobei die wenigstens eine entsprechende vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder kleiner ist als die entsprechende Steuerspannung oder größer ist als die entsprechende Steuerspannung.

Description

  • Die Erfindung betrifft einen Multiplexer und ein Verfahren zum Betreiben eines Multiplexers. Genauer gesagt betrifft die Erfindung einen mehrkanaligen Analog-Multiplexer mit gepumpten Substratwannen und ein Verfahren zum Betreiben eines derartigen mehrkanaligen Analog-Multiplexers.
  • Herkömmliche Mikrocontroller- oder Mikroprozessorsysteme – zum Beispiel Systeme, die in dem Automobilbereich verwendet werden – müssen häufig eine Menge von analogen Eingangskanälen überwachen. Typischerweise können eine Vielzahl von analogen Eingangskanälen mittels einiger Analog/Digital-Wandler (ADW) digitalisiert werden. Dies kann durch Einspeisen einer Vielzahl von Eingangskanälen in einen mehrkanaligen Multiplexer erfolgen, wobei der Ausgang dieses Multiplexers als Eingang eines ADW dienen kann.
  • Typischerweise umfassen mehrkanalige Analog-Multiplexer eine Anordnung von (analogen) Übertragungsgatter-Schaltern. Derartige Übertragungsgatter-Schalter werden typischerweise mittels einer Steuerspannung gesteuert. Der Übertragungsgatter-Schalter kann ein an einem Eingangskanal empfangenes Eingangssignal an seinen Ausgang weiterleiten, wenn die Steuerspannung einen typischerweise als VDD bezeichneten, ersten Wert annimmt. Andererseits kann der Übertragungsgatter-Schalter ein an einem Eingangskanal empfangenes Eingangssignal sperren, wenn die Steuerspannung einen typischerweise als VGND bezeichneten, zweiten Wert annimmt.
  • Bekannte Übertragungsgatter-Schalter umfassen Halbleitervorrichtungen, typischerweise MOSFETs (Metal-Oxide Semiconductor Field-Effect Transistors, Metalloxid-Halbleiter-Feldeffekttransistoren) mit unterschiedlichen Leitfähigkeitstypen, das heißt mit jeweils einem n-dotierten (mit Elektronen dotierten) Source- und Drain-Bereich und einem p-dotierten (mit „Lücken” dotierten) Substratbereich (nMOS) oder mit jeweils einem p-dotierten Source- und Drain-Bereich und einem n-dotierten Substratbereich (pMOS).
  • Bedingt dadurch weist jeder MOSFET zwei Diodenstrukturen (np) auf, die entweder in Durchlassrichtung vorgespannt sein können, wenn die n-Struktur an einem niedrigeren Potenzial anliegt als die p-Struktur, oder sie können in Sperrrichtung vorgespannt sein, wenn die n-Struktur an einem höheren Potenzial anliegt als die p-Struktur. Bekanntermaßen ist es zum Fließen eines elektrischen Stroms durch eine in Durchlassrichtung vorgespannte Diode notwendig, dass eine so genannte Diffusionsspannung oder Diodenabfallspannung an die Anschlüsse der np-Struktur angelegt wird. Nur bei Vorhandensein dieser Bedingung kann ein Diffusionsstrom, der in der Nähe des np-Übergangs auftritt, ausgeglichen werden.
  • Die Diodenabfallspannung hängt von mehreren Faktoren ab, zum Beispiel der Dotierung der n- und p-Strukturen, dem Strom, dem Halbleitermaterial und der Temperatur. Typischerweise liegt die Diodenabfallspannung in dem Bereich von 0,4 V bis 1,0 V.
  • Bei anfänglicher Betrachtung eines nMOS-Transistors wird die Steuerspannung typischerweise an dem Steueranschluss des nMOS-Transistors angelegt, während die Eingangsleitung mit dem Drain-Bereich verbunden ist (der in diesem Fall dem Source-Bereich entspricht). Der Substratbereich des nMOS-Transistors wird außerdem bei VGND gehalten. Es kann gut sein, dass eine Eingangsspannung um mehr als eine Diodenabfallspannung kleiner ist als VGND. Bedingt dadurch ist das Potenzial des n-dotierten Drain-Bereichs um mehr als eine Diodenabfallspannung geringer als das Potenzial des p-dotierten Substratbereichs. Dies kann jedoch dazu führen, dass trotz einer Steuerspannung von VGND ein Strom durch den nMOS-Transistor fließt, was die Sperrung des nMOS-Transistors signalisiert.
  • Analoge Betrachtungen treffen zu, wenn ein pMOS-Transistor mit jeweils einem p-dotieren Source- und Drain-Bereich und einem n-dotierten Substratbereich betrachtet wird. Bekannte. Übertragungsgatter-Schalter weisen typischerweise einen Inverter auf, der die Steuerspannung an dem Steueranschluss des pMOS-Transistors im Hinblick auf die Steuerspannung an dem Steueranschluss des nMOS-Transistors invertiert. Dies bedeutet, dass, wenn eine Steuerspannung auf VGND eingestellt ist, der Steueranschluss des pMOS-Transistors auf VDD eingestellt wird und umgekehrt. Es kann auch sein, dass eine Eingangsspannung, die an den Source-Anschluss des pMOS-Transistors angelegt wird, um mehr als eine Diodenabfallspannung höher ist als VDD. Der Substratbereich des pMOS-Transistors wird auch bei VDD gehalten. Bedingt dadurch ist das Potenzial des p-dotierten Drain-Bereichs um mehr als eine Diodenabfallspannung höher als das Potenzial des n-dotierten Substratbereichs. Dies kann trotz einer Steuerspannung VGND zu einem Stromfluss durch den pMOS-Transistor führen, was die Sperrung des gesamten Übertragungsgatter-Schalters signalisiert.
  • Daher können Übertragungsgatter-Schalter, wenn die Eingangsspannungen entweder um mehr als eine Diodenabfallspannung unter VGND abfallen oder wenn die Eingangsspannungen VDD um mehr als eine Diodenabfallspannung übersteigen, aufgrund von in Durchlassrichtung vorgespannter Source-Substrat- oder Drain-Substrat-Dioden in einen Zustand bipolarer Leitfähigkeit versetzt werden.
  • Ein zweiter Effekt könnte selbst bei Eingangsspannungen, die geringer als eine Diodenabfallspannung sind, aber um mehr als eine MOSFET-Schwellenspannung unter VGND liegen, oder bei Eingangsspannungen, die geringer als eine Diodenabfallspannung sind, aber um mehr als eine MOSFET-Schwellenspannung über VDD liegen, zu einem Zustand schwacher Leitfähigkeit eines bekannten Übertragungsgatter-Schalters führen. Die MOSFET-Schwellenspannungen können von mehreren physikalischen Parametern, zum Beispiel dem Gattermaterial, der Stärke der Oxidschicht, dem Leitfähigkeitstyp, der Dotierungskonzentrationen des Substratbereichs, dem Abstand zwischen dem Source-Bereich und dem Drain-Bereich, der Temperatur und der Spannung zwischen dem Source-Bereich und dem Substratbereich abhängen. Typische MOSFET-Schwellenspannungen in dem Fall mit Source- und Substratbereich bei gleichem Potenzial betragen einige 100 mV. Bereits bei den zuvor erwähnten MOSFET-Schwellenspannungen kann sich an der Halbleiteroxidschnittstelle des nMOS-Transistors ein (leitender) Inversionskanal des n-Typs entwickeln (somit ist der Leitfähigkeitstyp n), bzw. an der Halbleiteroxidschnittstelle des pMOS-Transistors kann sich ein (leitender) Inversionskanal des p-Typs entwickeln (somit ist der Leitfähigkeitstyp p). Da der Inversionskanal von demselben Typ wie der Source- und der Drain-Bereich ist, kann Strom durch ihn fließen.
  • Die beiden zuvor beschriebenen Phänomene sind als parasitäre Leitfähigkeit bekannt. Die parasitäre Leitfähigkeit kann bereits an dem Eingangskanal eines mehrkanaligen Multiplexers und/oder an dem Ausgang des mehrkanaligen Multiplexers zu einer Verzerrung des Eingangssignals führen.
  • Wenn bei mehrkanaligen Multiplexer-Konstruktionen Übertragungsgatter-Schalter verwendet werden, kann das ausgewählte Eingangssignal an dem Ausgang verzerrt werden, sobald wenigstens eines der Eingangssignale einer Spannung entspricht, die nur wenige 100 mV unter VGND oder wenige 100 mV über VDD liegt. Bereits bei solchen geringen Spannungen kann eine schwache Leitfähigkeit eines MOSFET über den Inversionskanal auftreten. Bei Eingangsspannungen, die wenigstens um eine Diodenabfallspannung unter VGND oder über VDD liegen, verschlechtert sich die Situation durch die zusätzliche bipolare Leitfähigkeit weiter, zum Beispiel bedingt durch die in Durchlassrichtung vorgespannte Source-Substratdiode des nMOS-Transistors.
  • Heutzutage benötigt jedoch eine integrierte Schaltungskonstruktion typischerweise sehr exakte Ausgangssignale an dem mehrkanaligen Multiplexer mit einem Fehler von weniger als 5 mV, typischerweise zwischen 0,1 mV und 1 mV. Dies kann jedoch von den bekannten Übertragungsgatter-Schaltern, die bekannte mehrkanalige Multiplexer umfassen, nicht vorgesehen werden.
  • Jeder Kanal eines mehrkanaligen Multiplexers kann eine Kombination aus zwei Übertragungsgatter-Schaltern umfassen, die ein so genanntes Doppel-Übertragungsgatter bilden und folglich zwei nMOS-Transistoren und zwei pMOS-Transistoren umfassen. Bei dem Herstellungsprozess derartiger Doppel-Übertragungsgatter-Schalter wird jeder der beiden nMOS-Transistoren auf einer einzelnen p-dotierten Substratschicht, einer so genannten p-Wanne, implantiert. Analog wird jeder der pMOS-Transistoren auf einer einzelnen n-dotierten Substratschicht, einer so genannten n-Wanne, implantiert.
  • Diese räumliche Trennung der einzelnen Transistoren führt jedoch zu einer deutlichen Erhöhung der von dem mehrkanaligen Multiplexer beanspruchten Fläche, z. B. innerhalb eines Mikrocontroller- oder Mikroprozessor-Systems.
  • Aus diesem oder anderen Gründen besteht ein Bedarf an einem verbesserten mehrkanaligen Multiplexer und an einem verbesserten Verfahren zum Betreiben eines mehrkanaligen Multiplexers.
  • Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung vorgesehen, die ein Übertragungsgatter und wenigstens eine Ladepumpe umfasst,
    wobei das Übertragungsgatter wenigstens einen Metalloxid-Halbleitertransistor (MOS-Transistor) eines Leitfähigkeitstyps umfasst, wobei
    der wenigstens eine MOS-Transistor eine dotierte Substratwanne umfasst und
    wobei die wenigstens eine Ladepumpe die dotierte Substratwanne auf eine erste vorbestimmte Spannung pumpen kann.
  • Zweckmäßigerweise kann das Übertragungsgatter eine Eingangsspannung weiterleiten, wenn das Übertragungsgatter mit einer ersten Steuerspannung betrieben wird, und das Übertragungsgatter kann eine Eingangsspannung sperren, wenn das Übertragungsgatter mit einer zweiten Steuerspannung betrieben wird.
  • Zweckmäßigerweise umfasst der wenigstens eine MOS-Transistor ferner einen Gatteranschluss, und
    wobei die wenigstens eine Ladepumpe ferner den Gatteranschluss auf eine zweite vorbestimmte Spannung pumpen kann.
  • Zweckmäßigerweise ist die erste vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder um wenigstens eine Diodenabfallspannung geringer als die erste Steuerspannung oder um wenigstens eine Diodenabfallspannung größer als die zweite Steuerspannung.
  • Zweckmäßigerweise ist die zweite vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder kleiner als eine minimale Eingangsspannung oder größer als eine maximale Eingangsspannung.
  • Gemäß einer Ausführungsform wird ein mehrkanaliger Multiplexer vorgesehen, der eine Vielzahl von Doppel-Übertragungsgattern und wenigstens eine Ladepumpe umfasst,
    wobei jedes der Doppel-Übertragungsgatter wenigstens zwei Metalloxid-Halbleitertransistoren (MOS-Transistoren) eines ersten Leitfähigkeitstyps umfasst,
    wobei die beiden MOS-Transistoren des ersten Leitfähigkeitstyps eine gemeinsame dotierte Substratwanne eines zweiten Leitfähigkeitstyps aufweisen und
    wobei die wenigstens eine Ladepumpe die dotierte Substratwanne auf eine vorbestimmte Spannung pumpen kann.
  • Zweckmäßigerweise kann wenigstens eines der Vielzahl von Doppel-Übertragungsgattern
    eine Eingangsspannung weiterleiten, wenn das Doppel-Übertragungsgatter bei einer ersten Steuerspannung betrieben wird, und
    und die Eingangsspannung sperren, wenn das Doppel-Übertragungsgatter bei einer zweiten Steuerspannung betrieben wird,
    wobei die erste Steuerspannung sich von der zweiten Steuerspannung unterscheidet.
  • Zweckmäßigerweise kann die wenigstens eine Ladepumpe eine Spannung vorsehen, die um wenigstens eine Diodenabfallspannung kleiner ist als die niedrigere der ersten Steuerspannung oder der zweiten Steuerspannung, und/oder eine Spannung vorsehen, die um wenigstens eine Diodenabfallspannung größer ist als die höhere von der ersten Steuerspannung oder der zweiten Steuerspannung.
  • Zweckmäßigerweise umfasst der mehrkanalige Multiplexer ferner Folgendes:
    eine Vielzahl von Transistoren, von denen jeder eine entsprechende Transistorspannung bei wenigstens einem der MOS-Transistoren des ersten Leitfähigkeitstyps eines entsprechenden Doppel-Übertragungsgatters steuern kann.
  • Zweckmäßigerweise weist wenigstens ein Transistor der Vielzahl von Transistoren eine gemeinsame Verbindungsstelle mit dem wenigstens einen MOS-Transistor des ersten Leitfähigkeitstyps auf.
  • Zweckmäßigerweise ist wenigstens ein Transistor der Vielzahl von Transistoren mit einem Source-Anschluss eines ersten der wenigstens zwei MOS-Transistoren des ersten Leitfähigkeitstyps eines der Vielzahl von Doppel-Übertragungsgattern und mit einem Drain-Anschluss eines zweiten der wenigstens zwei MOS-Transistoren des ersten Leitfähigkeitstyps des einen der Vielzahl von Doppel-Übertragungsgattern verbunden.
  • Zweckmäßigerweise ist die Transistorspannung größer oder gleich der ersten Steuerspannung und/oder kleiner oder gleich der zweiten Steuerspannung.
  • Gemäß einer Erscheinungsform der Erfindung wird ein Verfahren zum Betreiben einer Vielzahl von Eingangskanälen eines Systems mit mehreren Eingangskanälen vorgesehen,
    wobei jeder der Vielzahl von Eingangskanälen wenigstens eine dotierte Substratwanne eines Leitfähigkeitstyps umfasst, wobei das Verfahren Folgendes umfasst:
    Sperren jedes Eingangskanals einer Auswahl aus der Vielzahl von Eingangskanälen mittels wenigstens einer entsprechenden Steuerspannung, und
    Bringen jeder der wenigstens einen dotierten Substratwanne von jedem der Eingangskanäle der Auswahl aus der Vielzahl von Eingangskanälen auf wenigstens eine entsprechende vorbestimmte Spannung,
    wobei die wenigstens eine entsprechende vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder kleiner ist als die entsprechende Steuerspannung oder größer ist als die entsprechende Steuerspannung.
  • Zweckmäßigerweise umfasst das Verfahren ferner die folgenden Schritte:
    Bestimmen der wenigstens einen entsprechenden vorbestimmten Spannung auf der Grundlage von wenigstens einer Kenngröße von wenigstens einem Metalloxid-Halbleitertransistor (MOS-Transistor), wobei der Transistor von einer dotierten Substratwanne eines entsprechenden Eingangskanals umfasst ist.
  • Zweckmäßigerweise umfasst das Bringen jeder der wenigstens einen dotierten Substratwanne auf die wenigstens eine entsprechende vorbestimmte Spannung das Pumpen einer Spannung mittels einer Ladepumpe. Zweckmäßigerweise umfasst das Verfahren ferner die folgenden Schritte:
    Steuern einer entsprechenden Transistorspannung an wenigstens einem von einem Source-Anschluss und/oder Drain-Anschluss wenigstens eines MOS-Transistors, den eine dotierte Substratwanne eines entsprechenden Eingangskanals umfasst.
  • Zweckmäßigerweise basiert das Steuern der entsprechenden Transistorspannung auf wenigstens einer Kenngröße des wenigstens einen MOS-Transistors, den die dotierte Substratwanne des entsprechenden Eingangskanals umfasst.
  • Zweckmäßigerweise umfasst das Verfahren ferner die folgenden Schritte:
    Sperren aller Eingangskanäle außer einem und
    Weiterleiten einer an dem einen Eingangskanal empfangenen Eingangsspannung an einen Ausgangskanal.
  • Zweckmäßigerweise umfasst das Sperren jedes Eingangskanals der Auswahl von Eingangskanälen mittels der wenigstens einen entsprechenden Steuerspannung ferner Folgendes:
    Anlegen der wenigstens einen entsprechenden Steuerspannung an einen Steueranschluss des wenigstens einen MOS-Transistors des entsprechenden Eingangskanals.
  • Kurze Beschreibung mehrerer Ansichten der Zeichnungen
  • Die begleitenden Zeichnungen wurden hinzugefügt, um ein tieferes Verständnis der vorliegenden Erfindung zu ermöglichen, und sind in diese Schrift aufgenommen und bilden einen Teil davon. Die Zeichnungen veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. Weitere Ausführungsbeispiele der vorliegenden Erfindung und viele der angestrebten Vorteile der vorliegenden Erfindung können ohne Weiteres gewürdigt werden, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
  • 1a bildet einen mehrkanaligen Analog-Multiplexer, der einen von ausgewählten analogen Eingangskanälen in einen Analog/Digital-Wandler (ADW) einspeist, schematisch ab;
  • 1b bildet eine mögliche Anordnung von Übertragungsgattern, die ein mehrkanaliger Analog-Multiplexer gemäß einem erfindungsgemäßen Ausführungsbeispiel umfasst, schematisch ab;
  • 2 bildet einen möglichen Schaltplan eines Übertragungsgatters, wie es erfindungsgemäße Ausführungsbeispiele umfassen, schematisch ab;
  • 3 bildet eine Kombination aus zwei Übertragungsgattern, die beispielhaft in einem mehrkanaligen Analog-Multiplexer verwendet werden könnten, gemäß einem alternativen erfindungsgemäßen Ausführungsbeispiel schematisch ab;
  • 4a bildet beispielhaft zwei auf einer einzelnen p-Wanne gefertigte nMOS-Transistoren, wie sie erfindungsgemäße Ausführungsbeispiele umfassen, schematisch ab;
  • 4b bildet beispielhaft zwei auf einer einzelnen n-Wanne gefertigte pMOS-Transistoren, wie sie erfindungsgemäße Ausführungsbeispiele umfassen, schematisch ab;
  • 5 bildet einen mehrkanaligen Analog-Multiplexer gemäß erfindungsgemäßen Ausführungsbeispielen, der einen ausgewählten von analogen Eingangskanälen in einen Analog/Digital-Wandler (ADW) einspeist, schematisch ab.
  • Ausführliche Beschreibung der Erfindung
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele dargestellt sind, mit denen die Erfindung in die Praxis umgesetzt werden kann. Es versteht sich, dass weitere Ausführungsbeispiele verwendet werden können und strukturelle oder andere Änderungen vorgenommen werden können, ohne dass von dem Schutzumfang der vorliegenden Erfindung abgewichen wird. Die folgende ausführliche Beschreibung soll daher nicht in beschränkendem Sinne aufgefasst werden, und der Schutzumfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • 1a zeigt eine schematische Ansicht eines mit einem Analog/Digital-Wandler (ADW) 102 verbundenen, mehrkanaligen Multiplexers (MUX) 101. Der Multiplexer 101 kann eines von mehreren Signalen auswählen. Im Allgemeinen kann es sich dabei entweder um Analog- oder Digitalsignale handeln. Im Folgenden werden Analogsignale betrachtet. In diesem Fall kann es sich bei dem Multiplexer um einen unter Bezugnahme auf 1b ausführlicher beschriebenen, speziellen Typ eines Analogschalters handeln, der so genannte Übertragungsgatter umfasst. Der Multiplexer 101 kann jeweils n Eingangsleitungen IN1, IN2, IN3, INn, 101.1, 101.2, 101.3, ..., 101.n aufweisen. Grundsätzlich kann es sich bei n um eine willkürliche, nicht negative Ganzzahl handeln. Multiplexer, die als integrierte Schaltungen verfügbar sind, umfassen typischerweise zwischen 4 und 32 Eingangsleitungen, ohne darauf beschränkt zu sein. Aus der Vielzahl der Eingangsleitungen 101.1, 101.2, 101.3, ..., 101.n könnte mittels eines oder mehrerer Steuersignale 106 eine ausgewählt werden. Das ausgewählte Eingangsleitungssignal wird dann an einen Ausgang 103 des mehrkanaligen Multiplexers 101 weitergeleitet. In dem beispielhaften Fall von 1a handelt es sich bei dem Signal an dem Ausgang 103 um ein Analogsignal, das einem ausgewählten Eingangssignal entspricht. Dieses an den Ausgang 103 weitergeleitete Analogsignal kann dann als Eingangssignal für den ADW 102 dienen. Der ADW 102 kann ein kontinuierliches Analogsignal, zum Beispiel eine an seinem Eingang 104 angelegte Spannung, in ein Digitalsignal OUT 105 umwandeln. Dieses Digitalsignal OUT 105 kann zum Beispiel mittels eines Mikrocontrollers oder eines Mikroprozessors einer Maschine, beispielsweise eines Fahrzeugs, zum Beispiel eines PKW oder eines LKW oder eines Motorrads, usw. verarbeitet werden.
  • 1b zeigt schematisch eine Anordnung von Übertragungsgattern 110.1, 110.2, 110.3, ..., 110.n. Bei der CMOS-Technologie (Complementary Metal-Oxide Semiconductor, komplementäre Metalloxidhalbleiter) werden mehrkanalige Multiplexer, die Übertragungsgatter umfassen, mehrkanalige Analog-Multiplexer (Analog-Multiplexer) genannt. In dem Fall von Analog-Multiplexern kann das gesamte Eingangssignal, zum Beispiel die Eingangsspannung, an einen Ausgang des Analog-Multiplexers weitergeleitet werden. Dies wird durch Herstellung eines leitenden Kanals zwischen dem Eingang und dem Ausgang des Analog-Multiplexers erreicht. Da es bei dem leitenden Kanal nicht auf die Richtung des durch ihn fließenden Stroms ankommt, können die Analog-Multiplexer gleichzeitig auch als Analog-Demultiplexer verwendet werden. Dies bedeutet, dass ein in den Multiplexer, zum Beispiel an seinem Ausgang 103, das heißt an dem Eingang des Demultiplexers, eintretendes Signal an eine der Eingangsleitungen des Multiplexers 101.1, 101.2, 101.3, ..., 101.n, das heißt eine der Ausgangsleitungen des Demultiplexers, weitergeleitet werden könnte.
  • Jedes der Übertragungsgatter kann jeweils durch Anlegen von Steuerspannungen Vg1, Vg2, Vg3, ..., Vgn, 111.1, 111.2, 111.3, ..., 111.n an jeweils die Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n gesteuert werden, das heißt entweder gesperrt oder in den leitenden Zustand versetzt werden. Typischerweise werden jeweils die Steuerspannungen Vg1, Vg2, Vg3, ..., Vgn, 111.1, 111.2, 111.3, ... 111.n so gewählt, dass nur eines der Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n leitend ist, während die anderen gesperrt sind (so genannte n-zu-1-Multiplexer). Bei einer derartigen Konfiguration wird jeweils nur das eine ausgewählte von den Eingangssignalen, zum Beispiel von den Eingangsspannungen Vin1, Vin2, Vin3, ..., Vinn, 112.1, 112.2, 112.3, ..., 112.n an den Ausgang 103 des Analog-Multiplexers weitergeleitet. Typischerweise kann jede der Steuerspannungen Vg1, Vg2, Vg3, ..., Vgn, 111.1, 111.2, 111.3, ..., 111.n jeweils zwei Werte annehmen, zum Beispiel die negative Versorgungsspannung VSS und die positive Versorgungsspannung VDD, die weiter unten eingeführt werden, zum Beispiel VSS = –3 V bis 0 V, beispielsweise VSS = VGND = 0 V und VDD = 2 V bis 6 V oder VDD = 6 V bis 20 V, zum Beispiel VDD = 5 V, VDD = 15 V, die das Sperren und jeweils die Leitfähigkeit des entsprechenden Übertragungsgatters 110.1, 110.2, 110.3, ..., 110.n kennzeichnen.
  • 2 zeigt einen beispielhaften schematischen Schaltplan eines Übertragungsgatters, das erfindungsgemäße Ausführungsbeispiele umfassen kann, zum Beispiel die Anordnung von Übertragungsgattern, wie in 1b gezeigt. Das Übertragungsgatter 200 umfasst Metalloxid-Halbleitertransistoren (nMOS-Transistoren) unterschiedlicher Leitfähigkeitstypen: einen n-Kanal-Metalloxid-Halbleitertransistor (nMOS-Transistor) 201, einen p-Kanal-Metalloxid-Halbleitertransistor (pMOS-Transistor) 202 und einen Inverter 203. Bei der Konstruktion von integrierten Schaltungen können, zum Beispiel mithilfe von Fotolithografie, komplementäre MOS-Strukturen (CMOS-Strukturen) hergestellt werden. Typischerweise kann ein Trägermaterial, zum Beispiel ein n-dotierter oder ein p-dotierter Halbleiter, mittels lichtempfindlicher Chemikalien und Licht (zum Beispiel in dem Bereich der ultravioletten Wellenlängen) so behandelt werden, dass p-dotierte oder n-dotierte Substratwannen bzw. p-Wannen oder n-Wannen in das Trägermaterial eindiffundiert werden. Diese p-Wannen bzw. n-Wannen können dann als Substrate für nMOS-Transistoren bzw. p-MOS-Transistoren dienen. In einem nächsten Schritt können die n-dotierten und p-dotieren Source- und Drain-Bereiche in die p-Wannen bzw. n-Wannen implantiert werden.
  • Der nMOS-Transistor 201 umfasst einen Drain-Anschluss 201.1, der mit einem ersten, n-dotierten Bereich verbunden ist, der innerhalb einer p-dotierten Wanne (p-Wanne) hergestellt werden kann, einen Source-Anschluss 201.3, der mit einem zweiten, n-dotierten Bereich verbunden ist, der innerhalb der p-Wanne hergestellt werden kann, und einen Gatteranschluss 201.2. Der Gatteranschluss 201.2 könnte mittels eines Metalls, zum Beispiel Aluminium, ausgebildet sein, ist aber nicht darauf beschränkt; heutzutage wird der Gatteranschluss häufig zum Beispiel mittels einer Schicht aus polykristallinem Silizium oder Übergangsmetallen ausgebildet. Der Gatteranschluss 201.2 kann mittels eines Oxids abgetrennt sein, doch ist dies nicht auf ein Oxid beschränkt, da auch verschiedene dielektrische Materialien verwendet werden können, zum Beispiel insbesondere High-K-Dielektrika aus einem p-dotierten Substrat 210, das der p-Wanne entsprechen kann. Bei dem beispielhaften Übertragungsgatter 200 ist der Drain-Anschluss 201.1 mit einer Eingangsleitung 206 verbunden, zum Beispiel der Eingangsspannung Vin, der Source-Anschluss 201.3 ist mit dem Ausgangskanal 207 verbunden. Der Gatteranschluss 201.2 ist mit der Steuerspannung Vg 204 verbunden. Das p-dotierte Substrat 210, das beispielhaft der p-Wanne oder einem Teil davon entsprechen kann, ist mit der Spannung VBn 208 verbunden. Das p-dotierte Substrat 210 kann zum Beispiel mit einer negativen Versorgungsspannung VSS verbunden sein; in diesem Fall gilt VBn = VSS. Es sei angemerkt, dass in diesem Fall der Source- und der Drain-Anschluss sich voll und ganz entsprechen, das heißt, dass Strom in beide Richtungen durch den nMOS-Transistor 201 fließen kann. Der pMOS-Transistor 202 umfasst einen Drain-Anschluss 202.1, der mit einem ersten, p-dotierten Bereich verbunden ist, der innerhalb einer n-dotierten Wanne (n-Wanne) hergestellt werden kann, einen Source-Anschluss 202.3, der mit einem zweiten, p-dotierten Bereich verbunden ist, der innerhalb der n-Wanne hergestellt werden kann, und einen Gatteranschluss 202.2. Der Gatteranschluss 202.2 könnte mittels eines Metalls, zum Beispiel Aluminium, ausgebildet sein, ist aber nicht darauf beschränkt, oder zum Beispiel mittels einer Schicht aus polykristallinem Silizium oder Übergangsmetallen. Der Gatteranschluss 202.2 kann mittels eines Oxids abgetrennt sein, doch ist dies nicht auf ein Oxid beschränkt, da auch verschiedene dielektrische Materialien verwendet werden können, zum Beispiel insbesondere High-K-Dielektrika aus einem n-dotierten Substrat 211, das der n-Wanne entsprechen kann. Bei dem beispielhaften Übertragungsgatter 200 ist der Drain-Anschluss 202.1 mit dem Ausgangskanal 207 und mit dem Source-Anschluss 201.3 des nMOS-Transistors 201 verbunden. Der Source-Anschluss 202.3 ist mit der Eingangsleitung 206, zum Beispiel der Eingangsspannung Vin, und mit dem Drain-Anschluss 201.1 des nMOS-Transistors 201 verbunden. Der Gatteranschluss 202.2 ist mit der Steuerspannung V g 205 verbunden, die der mittels des Inverters 203 invertierten Steuerspannung 204 entspricht. Das heißt, wenn das Übertragungsgatter betriebsfähig ist, zum Beispiel bei zwei Steuerspannungen Vc1, Vc2, wobei Vc1 die Sperrung des Übertragungsgatters 200 bewirkt (zum Beispiel Vc1 = VSS), während Vc2 das Leiten des Übertragungsgatters 200 bewirkt (zum Beispiel Vc2 = VDD), dann wird in dem Fall von Vg = Vc1 V g = Vc2 erhalten, während in dem Fall Vg = Vc2 V g = Vc1 erhalten wird. Das n-dotierte Substrat 211 ist mit der Spannung VBp 209 verbunden. Das n-dotierte Substrat 211 kann zum Beispiel mit einer positiven Versorgungsspannung VDD verbunden sein; dann gilt VBp = VDD. Es sei darauf hingewiesen, dass die negative Versorgungsspannung nicht zwangsläufig negativ zu sein braucht und die positive Versorgungsspannung nicht zwangsläufig positiv zu sein braucht. Die verwendete Wortwahl soll unterstreichen, dass die negative Versorgungsspannung niedriger ist als die positive Versorgungsspannung.
  • Die Funktionsweise des Übertragungsgatters 200 wird somit, unter anderem, von der Funktionsweise des nMOS-Transistors 201 und des pMOS-Transistors 202 bestimmt. Der nMOS-Transistor 201 kann leitend werden, wenn es sich bei der Spannung Vg,n an dem Gatteranschluss 201.2 um eine typische Schwellenspannung Uth,n handelt, die höher als die Spannung VS,n an dem Source-Anschluss 201.3 ist. Sobald es sich bei der Gatterspannung Vg,n um eine typische Schwellenspannung Uth,n handelt, die höher ist als die Source-Spannung VS,n, kann durch das p-dotierte Substrat ein so genannter (n-leitender) Inversionskanal ausgebildet werden. Die Schwellenspannung kann von vielen Faktoren abhängen, zum Beispiel dem Gattermaterial, der Stärke der Oxidschicht, dem Leitfähigkeitstyp, der Dotierungskonzentration des Substrats, der Temperatur und der Kanallänge, das heißt der Entfernung zwischen den beiden n-dotierten Bereichen des Source-Anschlusses 201.3 und des Drain-Anschlusses 201.1. In dem Fall, in dem die Substratspannung VBn gleich der Source-Spannung VS,n ist, können typische Schwellenspannungen Uth,n einige hundert mV betragen. Die Substratspannung VBn braucht nicht gleich der Source-Spannung VS,n zu sein. In dem Fall, in dem VBn < VS,n gilt, hängt die Schwellenspannung unter anderem von der Differenz VS,n – VBn ab. Die Auswirkung einer derartigen Spannungsdifferenz kann durch Betrachten einer mittels des n-dotierten Source-Bereichs und des p-dotierten Substratbereichs ausgebildeten, in Sperrrichtung vorgespannten Diode erläutert werden. Da die Spannung VS,n an dem Source-Anschluss höher ist als die Spannung VBn an dem Substrat, ist diese Diode in Sperrrichtung vorgespannt. Bedingt dadurch kann es sein, dass eine höhere Schwellenspannung an den Gatteranschluss angelegt werden muss, um einen Inversionskanal zu erzeugen.
  • Analoge Betrachtungen gelten für den pMOS-Transistor 202. Der pMOS-Transistor 202 kann leitend werden, wenn es sich bei der Spannung Vg,p an dem Gatteranschluss 202.2 um eine typische Schwellenspannung Uth,p handelt, die niedriger ist als die Spannung VS,p an dem Source-Anschluss 202.3. Sobald es sich bei der Gatterspannung Vg,p um eine typische Schwellenspannung Uth,p handelt, die niedriger ist als die Source-Spannung VS,p kann durch das n-dotierte Substrat ein so genannter (p-leitender) Inversionskanal ausgebildet werden, und Strom kann von dem Source-Bereich in den Drain-Bereich fließen. Die Schwellenspannung kann zum Beispiel von denselben Faktoren abhängen, die oben unter Bezugnahme auf den nMOS-Transistor 201 erörtert wurden. In dem Fall, in dem die Substratspannung VBp gleich der Source-Spannung VS,p ist, können typische Schwellenspannungen einige hundert mV betragen. Aus analogen Gründen wie oben im Hinblick auf den nMOS-Transistor 201 erörtert, kann es in dem Fall von VS,p < VBp notwendig sein, eine höhere Schwellenspannung an den Gatteranschluss anzulegen, um einen Inversionskanal zu erzeugen, das heißt, dass die Differenz VS,p – Vg,p in dem Fall VS,p < VBp, verglichen mit dem Fall VS,p = VBp, möglicherweise größer sein muss.
  • Schließlich sei angemerkt, dass es außerdem möglich ist, eine Steuerspannung an den Gatteranschluss 202.2 des pMOS-Transistors 202 anzulegen. In diesem Fall wird die invertierte Spannung an dem nMOS-Transistor 201 angelegt.
  • Zunächst wird das Verhalten eines idealen Übertragungsgatters 200 beschrieben: Angenommen, dass die Steuerspannung Vg 204 die beiden Werte VSS und VDD der negativen und der positiven Versorgungsspannung annehmen kann, die mit dem p-Substrat 208 bzw. dem n-Substrat 209 verbunden werden können. Für den reinen Zweck der beispielhaften Erläuterung sei angenommen, dass die Steuerspannung Vg 204 einen Wert VSS aufweist, der die Sperrung des Übertragungsgatters 200 signalisieren könnte. In diesem Fall liegen der Gatteranschluss 201.2 und das Substrat 210 des nMOS-Transistors 201 auf dem gleichen Potenzial, und es kann sich ungeachtet der Eingangsspannung Vin 206 kein oder nur ein schwacher Inversionskanal zwischen dem Drain-Bereich 201.1 und dem Source-Bereich 201.3 des nMOS-Transistors 201 entwickeln. Gleichzeitig kann der Inverter 203 eine Spannung V g 205 generieren, die gleich VDD ist. Folglich liegt der Gatteranschluss des pMOS-Transistors 202 auf dem gleichen Potenzial, und zwar VDD, wie das Substrat 211 des pMOS-Transistors 202. Daher könnte ungeachtet der Eingangsspannung Vin 206 kein oder nur ein schwacher Inversionskanal durch das n-dotierte Substrat des pMOS-Transistors 202 erzeugt werden. In dem Fall, in dem die Steuerspannung Vg 204 auf VDD eingestellt ist, die ausreichend höher sein könnte als VSS, typischerweise VDD = VSS + 3 V bis VSS + 20 V, zum Beispiel VDD = VSS + 5 V, VDD = VSS + 10 V, könnte sich ein Inversionskanal durch den nMOS-Transistor 201 entwickeln. Ein Strom könnte von dem Drain-Anschluss 201.1 zu dem Source-Anschluss 201.3 des nMOS-Transistors 201 fließen, solange die Spannungsdifferenz VDD – Vin größer als die Schwellenspannung Uth,n des nMOS-Transistors 201 ist. Dies bedeutet, dass der nMOS-Transistor 201 Eingangsspannungen Vin 206, die höher sind als VDD – Vin, abschwächen oder teilweise sperren könnte, obwohl die Steuerspannung Vg 204 eine Weiterleitung derartiger Spannungen signalisieren würde. Andererseits ist in dem Fall Vg = VDD die Spannung an dem Gatteranschluss 202.2 des pMOS-Transistors 202 gleich V g = VSS. Ein p-leitender Inversionskanal könnte sich durch den pMOS-Transistor 202 entwickeln, solange es sich bei der Eingangsspannung Vin 206 um eine Schwellenspannung Uth,p handelt, die größer als VSS ist. In dem Fall des pMOS-Transistors 202 könnten Eingangsspannungen Vin 206 abgeschwächt oder teilweise gesperrt werden, wenn sie zwischen VSS und typischerweise VSS + Uth,p liegen. Bedingt dadurch ist es die Kombination aus dem nMOS-Transistor 201 und dem pMOS-Transistor 202, die das Übertragungsgatter 200 umfasst, die garantieren könnte, dass eine Eingangsspannung Vin 206 in dem Fall Vg = VDD an den Ausgang 207 weitergeleitet wird, und dass die Eingangsspannung Vin 206 in dem Fall Vg = VSS gesperrt ist.
  • Das zuvor beschriebene Verhalten entspricht der Arbeitsweise eines idealen Übertragungsgatters 200. Die Situation könnte jedoch, bedingt durch die bei der Herstellung eines Übertragungsgatters 200 umfassten Halbleitervorrichtungen, komplizierter sein. Beispielhaft umfasst ein nMOS-Transistor 201 einen np-Übergang zwischen dem Source-Bereich und dem Substrat, und er umfasst einen pn-Übergang zwischen dem Substrat und dem Drain-Bereich. Bedingt dadurch ist der nMOS-Transistor 201 als Anordnung zweier Dioden vorstellbar, von denen eine in Durchlassrichtung vorgespannt ist und die andere in Sperrrichtung vorgespannt ist. Ein np-Übergang kann beginnen, leitend zu werden, wenn es sich bei der Spannung in dem n-Bereich um eine typische Diodenschwellenspannung (Diodenabfallspannung) handelt, die niedriger ist als die Spannung in dem p-Bereich. In diesem Fall wird davon gesprochen, dass die Diode in Durchlassrichtung vorgespannt ist. Diese Diodenabfallspannung kann von mehreren Faktoren abhängen, zum Beispiel dem Halbleitermaterial, dem Leitfähigkeitstyp, der Dotierungskonzentration des n- und des p-Bereichs und der Temperatur. Typische Werte der Diodenabfallspannung liegen zwischen 0,5 V und 1,0 V oder zwischen 0,6 V und 0,8 V, und sie liegt typischerweise in der Größenordnung von 0,7 V. Eine analoge Wirkung kann bei dem nMOS-Transistor 201 auftreten. Es kann vorkommen, dass die Eingangsspannung Vin 206 um eine typische Diodenabfallspannung unter die an das Substrat 210 des nMOS-Transistors 201 angelegte, negative Versorgungsspannung VSS absinkt. Wie zuvor beschrieben, umfasst der nMOS-Transistor 201 eine immanente Struktur eines bipolaren npn-Transistors. Daher könnte der nMOS-Transistor 201 nicht nur leitend werden, wenn sich ein n-leitender Inversionskanal entwickelt, sondern auch, wenn die Eingangsspannung Vin 206 um einen Diodenspannungsabfall niedriger ist als die Spannung an dem Substrat 210. Dies kann implizieren, dass der nMOS-Transistor 201 auch in Fällen leitend werden könnte, in denen eine solche Leitfähigkeit ausgeschlossen ist, zum Beispiel bei Vg = VSS. Die bipolare Leitfähigkeit durch den von dem nMOS-Transistor 201 umfassten, immanenten npn-Transistor ist eine Ursache einer so genannten parasitären Leitfähigkeit. Analoge Betrachtungen gelten für den pMOS-Transistor 202, der einen immanenten pnp-Transistor umfasst. Dieser pnp-Transistor könnte mit der Leitfähigkeit beginnen, wenn es sich bei der Eingangsspannung 206 um eine Diodenabfallspannung handelt, die größer ist als VDD.
  • Bei einem ersten Ausführungsbeispiel der vorliegenden Erfindung, das nachfolgend unter Bezugnahme auf 1b, 2 und 5 beschrieben ist, umfasst ein Analog-Multiplexer n Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n, die zum Beispiel gemäß dem Schaltplan von 2 hergestellt werden können. n kann eine willkürliche Ganzzahl bezeichnen; n liegt typischerweise zwischen 4 und 32, ist aber nicht darauf beschränkt. Jedes der Übertragungsgatter kann jeweils mit einem Eingangskanal IN1, IN2, IN3, ..., INn, 101.1, 101.2, 101.3, ..., 101.n verbunden sein. Ferner kann jedes der Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n jeweils mittels einer entsprechenden Steuerspannung Vg1, Vg2, Vg3, ..., Vgn, 111.1, 111.2, 111.3, ..., 111.n gesteuert werden. Jede der Steuerspannungen Vg,j kann wenigstens zwei Werte annehmen, was jeweils ein Sperren bzw. ein Leiten des Übertragungsgatters signalisiert. Es sei beispielhaft angemerkt, dass alle Steuerspannungen unterschiedlich sein können; oder einige davon können gleich sein, während die anderen voneinander und von den gleichen verschieden sind; oder alle der Steuerspannungen können gleich sein. Jedes der Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n kann jeweils in dem Bereich von VSS,1 bis VDD,1, VSS,2 bis VDD,2, VSS,3 bis VDD,3 und VSS,n bis VDD,n, betriebsfähig sein. Dies bedeutet, dass jedes der Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n in der Lage sein könnte, jeweils Eingangssignale Vin,j (wobei j zwischen 1 und n liegt), 112.1, 112.2, 112.3, ..., 112.n zu sperren oder weiterzuleiten, wobei jedes von diesen je nach den Steuerspannungen Vg,j = VSS,j bzw. Vg,j = VDD,j zwischen VSS,j und VDD,j liegt.
  • Nachfolgend wird das Sperren der Übertragungsgatter, die der Analog-Multiplexer umfasst, gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel beschrieben. Typischerweise könnten bei einem n-bis-1-Analog-Multiplexer n – 1 Übertragungsgatter gesperrt sein, während nur ein Übertragungsgatter, beispielsweise das m-te, leitend ist. Dies kann zum Beispiel implizieren, dass für n – 1 Steuerspannungen Vg,j = VSS,j gilt, während für eine, zum Beispiel, Vg,m = VDD,m gilt. Es kann genauso gut sein, dass für alle j VSS,j = VSS gilt und VDD,j = VDD gilt. Es versteht sich, dass das vorgenannte Beispiel nicht einschränkend ist. Ein Analog-Multiplexer gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel könnte außerdem k Ausgänge umfassen, wobei k im Allgemeinen eine Ganzzahl zwischen 1 und n ist, wobei n die Anzahl der Eingangsleitungen des Analog-Multiplexers ist. In diesem allgemeinen Fall können n – k Übertragungsgatter gesperrt sein, während k Übertragungsgatter leitend sind.
  • Wie oben beschrieben, kann parasitäre Leitfähigkeit auftreten, wenn die Eingangsspannungen Vin,j, 112.1, 112.2, 112.3, ..., 112.n unabhängig von den entsprechenden Steuerspannungen Vg,j 111.1, 111.2, 111.3, ..., 111.n außerhalb der Betriebsbereiche VSS,j bis VDD,j liegen. Bedingt dadurch können die Spannungen VBn,j und VBp,j an den Substraten der nMOS-Transistoren bzw. der pMOS-Transistoren jeweils von jedem der Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n auf eine Spannung eingestellt werden, die um wenigstens eine Diodenabfallspannung niedriger oder höher liegt als VSS,j bzw. VDD,j. Typischerweise können VBn,j und VBp,j so gewählt werden, dass sie gleich VSS,j – aj·UDiode bzw. VDD,j + aj·UDiode sind, wobei UDiode die Diodenabfallspannung bezeichnet und es sich bei jedem der aj-Werte um eine beliebige reelle Zahl handeln kann, die typischerweise größer als 1 ist und typischerweise zwischen 0,8 und 2 liegt. Die für aj gewählten Werte können von mehreren Faktoren abhängen, zum Beispiel von typischen Eingangsspannungswerten Vin,j 112.1, 112.2, 112.3, ..., 112.n, von der geforderten Genauigkeit des Ausgangssignals 103 im Hinblick auf ein Eingangssignal 112.1, 112.2, 112.3, ..., 112.n. Typischerweise können die aj-Werte jedoch mittels minimaler Eingangsspannungen Vin,j,low* oder maximaler Eingangsspannungen Vin,j,high* beschränkt werden, die mittels so genannter ESD-Verbindungsstrukturen (ESD, Electronic-Static Discharge) durch die Source-Anschlüsse 202.3 oder die Drain-Anschlüsse 201.1 durchgelassen werden. Solche ESD-Verhinderungsstrukturen verhindern, dass Spannungen, welche eine Beschädigung oder Zerstörung elektronischer Komponenten oder Baugruppen, zum Beispiel eines Übertragungsgatters oder eines Multiplexers, bewirken könnten, an den genannten Komponenten oder Baugruppen anliegen. Für viele Zwecke kann es der Fall sein, dass es im Hinblick auf ein Eingangssignal überhaupt keine Verzerrung des Ausgangssignals 103 gibt; in der Praxis könnte dies implizieren, dass die Differenz zwischen der Spannung an dem Ausgang 103 im Hinblick auf die Spannung an einem ausgewählten Eingang zwischen 10–9 V und 10–3 V liegt, wobei typische Eingangsspannungen in der Größenordnung von einigen Volt liegen könnten. Es könnte also von äußerster Wichtigkeit sein, dass kein Signal, bei dem es sich zum Beispiel um einen Strom oder eine Spannung handelt, das jeweilige der gesperrten Übertragungsgatter durchlaufen kann. Wenn ein Signal eines der gesperrten Übertragungsgatter durchlaufen hat, würde das Signal, zum Beispiel der Strom oder die Spannung, des einen ausgewählten Kanals (Übertragungsgatter) verzerrt.
  • Die vorgenannten Spannungen, typischerweise VBn,j und VBp,j, können unter Zuhilfenahme von zum Beispiel einer oder mehreren Ladepumpen 501 ordnungsgemäß angepasst werden, wie in 5 schematisch abgebildet. Die eine oder die mehreren Ladepumpen 501 können folglich mit dem Substrat 210, 211 des nMOS-Transistors bzw. des pMOS-Transistors verbunden sein. Die Ladepumpe kann zu dem Schaltplan des Analog-Multiplexers hinzugefügt werden. Eine Ladepumpe kann Kondensatoren und Schaltvorrichtungen umfassen, um die Verbindung von Spannungen mit dem Kondensator zu steuern. Ladepumpen erlauben es, zum Beispiel willkürliche Spannungen, wie beispielsweise eine Hälfte, ein Drittel, 3/2, 4/3, usw. der ursprünglichen Spannung zu generieren; sie können ferner eine Umkehrung der ursprünglichen Spannung ermöglichen.
  • Bis hierher wurde die Beseitigung der parasitären bipolaren Leitfähigkeit beschrieben. Wie zuvor aufgezeigt, kann ein nMOS-Transistor 201 beginnen, leitend zu werden, wenn der Gatteranschluss 201.2 bei einer höheren Spannung Vg,n als der Source-Anschluss 201.3 liegt (Source-Spannung VS,n). Wenn die Spannungsdifferenz Vg,n – VS,n größer ist als eine typische Schwellenspannung Uth,n, entwickelt der nMOS-Transistor 201 einen n-leitenden Inversionskanal, und das Eingangssignal kann den nMOS-Transistor 201 durchlaufen. Es sei darauf hingewiesen, dass es bekannt ist, dass die Schwellenspannung Uth,n von der Differenz VS,n – VBn abhängen kann. Bedingt dadurch kann die notwendige Schwellenspannung bei einer ansteigenden Differenz VSS – VBn ansteigen. Dennoch kann ein Eingangssignal 206 selbst bei sehr großen Differenzen VSS – VBn, die große Werte von aj implizieren könnten, zum Beispiel einen zwischen 1,5 und 2 liegenden aj-Wert, den nMOS-Transistor 201 durchlaufen. Dies liegt daran, dass die Schwellenspannungen in dem Fall VS,n – VBn > 0 nach wie vor in der Größenordnung einiger 100 mV liegen können. Analoge Betrachtungen gelten für den pMOS-Transistor 202, der beginnen kann, leitend zu werden, wenn der Gatteranschluss 202.2 bei einer niedrigeren Spannung Vg,p liegt als der Source-Anschluss 202.3 (Source-Spannung VS,p). Wenn die Spannungsdifferenz VS,p – Vg,p größer ist als eine typische Schwellenspannung, entwickelt der pMOS-Transistor 202 einen p-leitenden Inversionskanal, und das Eingangssignal kann den pMOS-Transistor 202 durchlaufen. Es sei darauf hingewiesen, dass es bekannt ist, dass der Wert der Schwellenspannung eines pMOS-Transistors 202 von der Differenz VBp – VS,p abhängen kann. Bedingt dadurch kann die notwendige Schwellenspannung bei einer ansteigenden Differenz VB,p – VDD ansteigen. Aus den gleichen Gründen wie oben unter Bezugnahme auf den nMOS-Transistor 201 erörtert, kann ein Eingangssignal 206 selbst bei sehr hohen Differenzen VBp – VDD, die große Werte von aj implizieren könnten, zum Beispiel einen zwischen 1,5 und 2 liegenden aj-Wert, den pMOS-Transistor 202 durchlaufen.
  • Bei jedem der Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n, die der Analog-Multiplexer 101 gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel umfasst, kann jeder der Gatteranschlüsse 201.2 und 202.2 von jedem des nMOS-Transistors 201 bzw. des pMOS-Transistors 202 mit einer oder mehrerer Ladepumpen 501 verbunden werden. Diese Ladepumpen können von den mit dem Substrat 210 und 211 verbundenen Ladepumpen verschieden sein. Dies erlaubt es, die Gatteranschlüsse von jedem der nMOS-Transistoren 201 und pMOS-Transistoren 202, die der Multiplexer 101 umfasst, auf Spannungen einzustellen, die niedriger bzw. höher als extreme Eingangsspannungen Vin,j,low*, Vin,j,high* sein können. Das heißt, dass die extremen Eingangsspannungen Vin,j,low* den niedrigsten Spannungen entsprechen, die an den entsprechenden Eingängen 101.1, 101.2, 101.3, ..., 101.n auftreten könnten, während die extremen Eingangsspannungen Vin,j,high* den höchsten Spannungen entsprechen, die an den entsprechenden Eingängen 101.1, 101.2, 101.3, ..., 101.n auftreten könnten. Beispielhaft könnte jeder Gatteranschluss 201.2 der nMOS-Transistoren 201 oder jeder Gatteranschluss 202.2 des pMOS-Transistors 202 auf einen unterschiedlichen Wert eingestellt werden. Alternativ können alle Gatter 201.2 aller nMOS-Transistoren 201 auf die gleiche Spannung gepumpt werden, zum Beispiel auf die niedrigste der Spannungen Vin,j,low*, und/oder alle Gatter 202.2 aller pMOS-Transistoren 202 können auf die gleiche Spannung gepumpt werden, zum Beispiel auf die höchste der Spannungen Vin,j,high*. Bei einer noch weiteren Alternative des ersten erfindungsgemäßen Ausführungsbeispiels könnten die Gatteranschlüsse der nMOS-Transistoren 201 und der pMOS-Transistoren 202 auf Spannungen gepumpt werden, die zum Beispiel gleich VBn,j bzw. VBp,j mit den oben angegebenen Werten sind, das heißt VBn,j = VSS,j – aj·UDiode, VBp,j = VDD,j + aj·Udiode.
  • Zusammenfassend sei für das Sperren der Übertragungsgatter 110.1, 110,2, 110.3, ..., 110.n, die der Analog-Multiplexer gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel umfasst, angemerkt, dass die Anpassung der Spannungen an den Gatteranschlüssen 201.2 der nMOS-Transistoren 201 und der Spannungen an den Gatteranschlüssen 202.2 der pMOS-Transistoren 202, zum Beispiel unter Verwendung von wenigstens einer Ladepumpe, unter anderem garantiert, dass kein Signal von der Eingangsleitung über das Übertragungsgatter zu dem entsprechenden Ausgang läuft. Die Verwendung einer einzelnen Ladepumpe kann genügen, um die Gatter- und Substratanschlüsse aller sperrenden Übertragungsgatter auf eine ausreichend niedrige Spannung zu bringen. Der Wert dieser Spannung kann von mehreren Faktoren abhängen, zum Beispiel von den an den Eingangsleitungen 112.1, 112.2, 112.3, ..., 112.n angelegten Spannungen, von der Genauigkeit des Ausgangssignals im Hinblick auf das Eingangssignal des ausgewählten, das heißt des leitenden Übertragungsgatters. Die unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel beschriebenen Übertragungsgatter 110.1, 110,2, 110.3, ..., 110.n können zwei Ursachen parasitärer Leitfähigkeit innerhalb eines Übertragungsgatters beseitigen: bei der ersten handelt es sich, wie oben ausführlich beschrieben, um die bipolare Leitfähigkeit zwischen dem Source-Bereich und dem Drain-Bereich durch den Substratbereich, die in wesentlichem Maße immer dann auftritt, wenn es sich bei der Spannung an der Source um eine Diodenabfallspannung handelt, die niedriger ist als die an dem p-dotierten Substrat eines nMOS-Transistors angelegte Spannung, oder wenn es sich bei der Spannung an der Source um eine Diodenabfallspannung handelt, die höher ist als die an dem n-dotierten Substrat eines pMOS-Transistors angelegte Spannung. Die zweite Ursache von parasitärer Leitfähigkeit, die mittels des ersten erfindungsgemäßen Ausführungsbeispiels beseitigt wurde, ist die Leitfähigkeit, die auftreten kann, wenn die Spannung an dem Source- oder Drain-Anschluss sich von der Spannung an dem Gatteranschluss um mehr als eine Schwellenspannung Uth unterscheidet, was zu der Erzeugung eines leitenden Inversionskanals durch die MOS-Transistoren an der Oxidhalbleiter-Schnittstelle führen kann.
  • Nach der Beschreibung des Sperrens der Übertragungsgatter, die der Analog-Multiplexer gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel umfasst, wird nun betrachtet, wie eines oder mehrere ausgewählte Übertragungsgatter in einen leitenden Zustand gebracht werden können. Wie oben beschrieben, beginnt ein Übertragungsgatter, leitend zu werden, wenn die Steuerspannung Vg 204 auf einen Wert eingestellt ist, der höher als der Steuerungsspannungswert ist, der das Sperren eines Übertragungsgatters signalisiert. Zum Beispiel könnte Vg = VDD, gewählt werden. Angenommen, dass die Gatteranschlüsse 201.2 der nMOS-Transistoren 201 der leitenden Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n jeweils mit den Steuerspannungen Vg1, Vg2, Vg3, ..., Vgn 111.1, 111.2, 111.3, ..., 111.n verbunden sind, dann liegen die entsprechenden Gatteranschlüsse 201.2 auf der gleichen Spannung. Analog dazu sind die Gatteranschlüsse 202.2 der pMOS-Transistoren 202 der leitenden Übertragungsgatter 110.1, 110.2, 110.3, ..., 110.n jeweils mit den Steuerspannungen V g1, V g2, V g3, ..., V gn 113.1, 113.2, 113.3, ..., 113.n verbunden, und dann liegen die entsprechenden Gatteranschlüsse 202.2 auf der gleichen Spannung. Es sei angemerkt, dass dies mittels aktiver Steuerung der Spannung an den Gatteranschlüssen 201.2 und 202.2 erreicht werden kann. Das heißt, dass die Verbindung zwischen den Gatteranschlüssen 201.2 und 202.2 und der wenigstens einen Ladepumpe möglicherweise in dem leitenden Zustand des Übertragungsgatters abgeschaltet werden müsste, während sie in dem sperrenden Zustand des Übertragungsgatters eingeschaltet werden müsste. Die Substratspannungen VBn,j, VBp,j können unter Bezugnahme auf die Sperrung der Übertragungsgatter nach wie vor die gleichen Werte wie oben beschrieben aufweisen, das heißt VBn,j = VSS,j – aj·UDiode, VBp,j = VDD,j + aj UDiode, usw. Diese Konfiguration kann die Weiterleitung der Eingangsspannungen Vin,j 112.1, 112.2, 112.3, ..., 112.n ermöglichen, die innerhalb des Bereichs von durch den besonderen Verwendungszweck, das heißt, durch die gewählten Werte von VBn,j 208 und VBp,j 209, bestimmten Spannungen liegen. Sobald der Gatteranschluss 201.2 des nMOS-Transistors auf einer ausreichend hohen Spannung liegt, zum Beispiel Vg,j = VDD,j, entwickelt der nMOS-Transistor 201 so lange, wie die Differenz Vg,j – Vin,j größer ist als die Schwellenspannung des nMOS-Transistors 201, einen n-leitenden Inversionskanal. Bei Eingangsspannungen, die nahe bei oder sogar höher als die Vg signalisierende Leitfähigkeit sind, sperrt der nMOS-Transistor 201. In diesem Fall liegt der Gatteranschluss 202.2 des pMOS-Transistors 202 jedoch bei einer Spannung V g,j = VSS,j, und der pMOS-Transistor 202 ist dann leitend. Es sei angemerkt, dass Vg,j, VBn,j und VBp,j so gewählt werden könnten, dass sie die Erhöhung der Schwellenspannung bei ansteigender Differenz und VBp,j – VS,p,j berücksichtigen.
  • Der Analog-Multiplexer gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel führt somit zu einer sehr exakten Weiterleitung des Eingangssignals der ausgewählten Eingangsleitung an den Ausgang des Analog-Multiplexers. Die Verzerrung des Ausgangssignals im Hinblick auf das Eingangssignal kann auf einen vernachlässigbaren Prozentsatz verringert werden, das heißt, typische relative Verzerrungen sind geringer als 10–2%.
  • Ein zweites erfindungsgemäßes Ausführungsbeispiel wird jetzt im Hinblick auf 3, 4a, 4b. und 5 beschrieben. Gemäß diesem Ausführungsbeispiel umfasst ein Analog-Multiplexer jeweils Eingangsleitungen IN1, IN2, IN3, ..., INn, 101.1, 101.2, 101.3, ..., 101.n, von denen jede mit einem entsprechenden Eingang 301.3 eines Doppel-Übertragungsgatters 300 verbunden ist. Das heißt, dass in dem Fall von n Eingangskanälen 101.1, 101.2, 101.3, ..., 101.n, wobei n eine positive Ganzzahl ist und n typischerweise, aber nicht darauf beschränkt, in dem Bereich zwischen 4 und 32 liegen kann, der Analog-Multiplexer des zweiten Ausführungsbeispiels n Doppel-Übertragungsgatter 300 umfassen kann. Jedes der Doppel-Übertragungsgatter 300 kann zwei Übertragungsgatter 301, 303 umfassen, wie zum Beispiel weiter oben unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel einigermaßen ausführlich beschrieben, die in Reihe geschaltet sind, das heißt, dass der Ausgang 301.4 des ersten Übertragungsgatters 301, der dessen Drain-Anschluss entsprechen kann, mit dem Eingang 303.3 des zweiten Übertragungsgatters, der dessen Source-Anschluss entsprechen kann, verbunden sein kann. Dies impliziert, dass jedes der Doppel-Übertragungsgatter 300 unter anderem zwei nMOS-Transistoren M2 301.2, M4 303.2 und zwei pMOS-Transistoren M1 301.1 M3 303.1 umfassen kann. Jedes der Doppel-Übertragungsgatter 300, die der Analog-Multiplexer 101 des zweiten erfindungsgemäßen Ausführungsbeispiels umfasst, kann mittels einer Steuerspannung Vg,j 310 gesteuert werden, die an dem Gatteranschluss der nMOS-Transistoren 301, 303 anliegt. In beispielhafter Weise sind bei dem Doppel-Übertragungsgatter 300 von 3 die Gatteranschlüsse beider nMOS-Transistoren M2 301.2 und M4 303.2 mit derselben Spannung verbunden. Es kann jedoch sinnvoll sein, verschiedene Steuerspannungen für die Gatteranschlüsse der beiden nMOS-Transistoren M2 301.2 und M4 303.2 zu verwenden. Wie oben unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel erläutert, kann die Steuerspannung Vg,j 310 eines jeden der Doppel-Übertragungsgatter 300 zwei Werte annehmen, zum Beispiel VSS,j und VDD,j die der negativen bzw. der positiven Versorgungsspannung des j-ten Doppel-Übertragungsgatters 300 entsprechen (wobei j eine positive Ganzzahl zwischen 1 und n ist). Vg,j = VSS,j signalisiert dann das Sperren des j-ten-Doppel-Übertragungsgatters 300, während Vg,j = VDD,j das Leiten des j-ten-Doppel-Übertragungsgatters 300 signalisiert. Die Versorgungsspannungen VSS,j, VDD,j liegen an den p-dotieren Substraten der nMOS-Transistoren M2 301.2, M4 303.2 bzw. an den n-dotierten Substraten der pMOS-Transistoren M1 301.1, M3 303.1 an. Typischerweise könnten bei einem n-bis-1-Analog-Multiplexer n – 1 Doppel-Übertragungsgatter 300 gesperrt sein, während nur ein Übertragungsgatter 300 leitend ist. Dies kann implizieren, dass zum Beispiel für n – 1 Steuerspannungen Vg,j = VSS,j gilt, während für eines, beispielsweise, das m-te Doppel-Transmissionsgatter, zum Beispiel Vg,m = VDD,m gilt. Es versteht sich, dass das vorgenannte Beispiel nicht einschränkend ist. Ein Analog-Multiplexer gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel könnte außerdem k Ausgänge umfassen, wobei k im Allgemeinen eine Ganzzahl zwischen 1 und n ist, wobei n die Anzahl der Eingangsleitungen des Analog-Multiplexers ist. In diesem allgemeinen Fall können n – k Doppel-Übertragungsgatter gesperrt sein, während k Doppel-Übertragungsgatter leitend sind. Außerdem ist es nicht notwendig, dass alle VSS,j und/oder VDD,j voneinander verschieden sind. Bei einer weiteren Alternative können alle VSS,j gleich sein, und alle VDD,j können gleich sein; oder einige der VSS,j können gleich sein, während die anderen voneinander verschieden sind; auf ähnliche Weise können einige der VDD,j gleich sein, während andere voneinander verschieden sind.
  • Die physische Anordnung der nMOS-Struktur 410, welche die nMOS-Transistoren M2 301.2, M4 303.2 umfasst, die von dem Doppel-Übertragungsgatter 300 umfasst sind, ist in 4a gezeigt, die physische Anordnung der die pMOS-Transistoren M1 301.1, M3 303.3 umfassenden pMOS-Struktur 420 ist in 4b gezeigt. Das gesamte Doppel-Übertragungsgatter 300 kann wie oben beschrieben zum Beispiel mittels Fotolithografie hergestellt werden. Für die Struktur des Doppel-Übertragungsgatters kann ein n-dotiertes oder ein p-dotiertes Trägermaterial verwendet werden. In dem Fall eines n-dotierten Trägermaterials werden die pMOS-Transistoren M1 301.1 und M3 303.1 durch Eindiffundieren der p-dotierten Source-Bereiche 421.1, 423.1 und Drain-Bereiche 421.2, 423.2 in das n-dotierte Trägermaterial 421 ausgebildet. Die entsprechenden nMOS-Transistoren M2 301.2 und M4 303.2 sind von der p-Wanne 411 umfasst, die in das n-Trägermaterial eindiffundiert werden kann, um das Substrat eines oder mehrerer nMOS-Transistoren auszubilden. Wie in 4a gezeigt, ist es dann wünschenswert, aber nicht darauf beschränkt, zum Beispiel alle n-dotierten Bereiche 412.1, 414.1 und Source-Bereiche 412.2, 414.2, die einem Doppel-Übertragungsgatter entsprechen, in einer einzelnen p-Wanne zu implantieren. Bei einer Alternative des zweiten erfindungsgemäßen Ausführungsbeispiels könnten die n-dotierten Drain-Bereiche und Source-Bereiche aller von dem Analog-Multiplexer 101 umfassten Doppel-Übertragungsgatter in einer einzelnen p-Wanne oder in einer begrenzten Anzahl von p-Wannen implantiert werden. Bei einer weiteren Alternative des zweiten erfindungsgemäßen Ausführungsbeispiels könnte der einzelne n-dotierte Bereich den Source-Bereich 412.2 und den Drain-Bereich 414.1 umfassen. Dies verringert die Fläche der nMOS-Struktur 410 weiter.
  • Analoge Betrachtungen gelten für den Fall, in dem ein p-dotiertes Trägermaterial verwendet wird: Ein oder mehrere n-Wannen werden in das p-dotierte Trägermaterial zum Ausbilden der Substrate der pMOS-Transistoren M1 301.1, M3 303.1 jedes der von dem Analog-Multiplexer 101 umfassten Doppel-Übertragungsgatter eindiffundiert. Es ist dann wünschenswert, aber nicht darauf beschränkt, zum Beispiel alle p-dotierten Bereiche 421.1, 423.1 und Source-Bereiche 421.2, 423.2, die einem Doppel-Übertragungsgatter entsprechen, in einer einzelnen n-Wanne zu implantieren. Wie oben beschrieben, könnten die p-dotierten Source-Bereiche und Drain-Bereiche aller von dem Analog-Multiplexer 101 umfassten Doppel-Übertragungsgatter in einer einzelnen n-Wanne oder in einer begrenzten Anzahl von n-Wannen implantiert werden. In diesem zweiten Beispiel können die n-dotierten Drain-Bereiche 412.1, 414.1 und Source-Bereiche 412.2, 414.2, welche die nMOS-Transistoren M2 301.2, M4 303.2 der Doppel-Übertragungsgatter, die der Analog-Multiplexer 101 des zweiten erfindungsgemäßen Ausführungsbeispiels umfasst, in das p-dotierte Trägermaterial implantiert werden. Bei einer weiteren Alternative des zweiten erfindungsgemäßen Ausführungsbeispiels könnte der einzelne p-dotierte Bereich einen Source-Bereich 421.2 und den Drain-Bereich 423.1 umfassen. Dies verringert die Fläche der pMOS-Struktur 420 weiter.
  • Bei einer weiteren Alternative des zweiten erfindungsgemäßen Ausführungsbeispiels kann eine so genannte Dreifachwannenstruktur verwendet werden: In diesem Fall können eine oder mehrere n-Wannen 421 zunächst in ein p-Trägermaterial eindiffundiert werden. Die n-Wanne(n) 421 bilden das Substrat bzw. die Substrate von pMOS-Transistoren aus. Als nächstes können eine oder mehrere p-Wannen 411 in (jede) der n-Wanne(n) eindiffundiert werden. Die p-Wanne(n) 411 bilden das Substrat bzw. die Substrate von n-MOS-Transistoren aus. Die pMOS-Transistoren M1 301.1 und M3 303.1 werden durch Eindiffundieren der p-dotierten Source-Bereiche 421.1, 423.1 und Drain-Bereiche 421.2, 423.2 in die n-Wanne(n) 421 ausgebildet. Die entsprechenden nMOS-Transistoren M2 301.2 und M4 303.2 sind von der bzw. den in die n-Wanne(n) eindiffundierten p-Wanne(n) 411 umfasst. Wie in 4a gezeigt, können alle n-dotierten Drain-Bereiche 412.1, 414.1 und Source-Bereiche 412.2, 414.2 in einer einzelnen p-Wanne implantiert werden. Es kann jedoch vorzuziehen sein, die n-dotierten Drain-Bereiche und Source-Bereiche aller von dem Analog-Multiplexer 101 umfassten Doppel-Übertragungsgatter in einer einzelnen p-Wanne oder in einer begrenzten Anzahl von p-Wannen zu implantieren. Ein Vorteil der Dreifachwannenstruktur besteht darin, dass nur die Wannen auf Spannung gepumpt werden müssen. Möglicherweise ist es nicht notwendig, das Trägermaterial auf Spannung zu pumpen. Schließlich könnte ein einzelner n-dotierter Bereich den Source-Bereich 412.2 und den Drain-Bereich 414.1 umfassen. Dies verringert die Fläche der nMOS-Struktur 410 weiter.
  • Eine Dreifachwannenstruktur könnte durch Verwendung eines n-dotierten Trägermaterials, das eine oder mehrere p-Wannen umfasst, von denen jede eine oder mehrere n-Wannen umfasst, analog ausgebildet werden. Die p-Wanne(n) bilden das Substrat einer oder mehrerer nMOS-Strukturen aus. Die n-Wannen bilden das Substrat einer oder mehrerer pMOS-Strukturen aus.
  • Nachfolgend wird die nMOS-Struktur 410 des Analog-Multiplexers 101 des zweiten erfindungsgemäßen Ausführungsbeispiels beschrieben. Die eine oder mehreren p-Wannen umfassen wenigstens zwei nMOS-Strukturen M2 301.2, M3 303.2. Wie zuvor aufgezeigt, kann es bei einer Alternative wünschenswert sein, mehr als zwei oder alle nMOS-Strukturen, die der Analog-Multiplexer 101 umfasst, in einer einzigen p-Wanne zu implantieren. Jeder der Gatteranschlüsse, das heißt die Metalloxidstruktur 415, 416, kann wie oben unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel beschrieben hergestellt werden.
  • Nun wird das Sperren eines beispielhaften Doppel-Übertragungsgatters 300 gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel beschrieben. In diesem Fall können die Gatteranschlüsse 415, 416 von jedem Doppel-Übertragungsgatter 300, das gesperrt werden soll, auf die entsprechende Steuerspannung Vg,j zum Beispiel Vg,j = VSS,j oder Vg,j = VSS eingestellt werden, wenn alle negativen Versorgungsspannungen gleich sind. Die p-Wanne bzw. die p-Wannen 411 werden auf eine Spannung VBn,j 413 eingestellt, die wenigstens um eine Diodenabfallspannung UDiode niedriger ist als VSS,j, typischerweise VBn,j = VSS,j – aj·UDiode, wobei UDiode die Diodenabfallspannung bezeichnet und es sich bei jedem der aj-Werte um eine beliebige reelle Zahl zwischen 0,8 und 2 handeln kann. Die für aj gewählten Werte können von mehreren Faktoren abhängen, zum Beispiel von typischen minimalen Eingangsspannungen Vin,j,low* oder maximalen Eingangsspannungen Vin,j,high*, die mittels der ESD-Verhinderungsstrukturen bestimmt werden, von der geforderten Genauigkeit des Ausgangssignals 103 im Hinblick auf ein Eingangssignal 112.1, 112.2, 112.3, ..., 112.n. Für viele Zwecke kann der Fall so liegen, dass es im Hinblick auf ein Eingangssignal überhaupt keine Verzerrung des Ausgangssignals 103 gibt; in der Praxis könnte dies implizieren, dass der relative Fehler zwischen der Spannung an dem Ausgang 103 und der Spannung an einem ausgewählten Eingang geringer als 10–2% ist. Es könnte also von äußerster Wichtigkeit sein, dass kein Signal, bei dem es sich zum Beispiel um einen Strom oder eine Spannung handelt, das jeweilige der gesperrten Doppel-Übertragungsgatter durchlaufen kann. Wenn ein Signal eines der gesperrten Doppel-Übertragungsgatter durchlaufen hat, würde das Signal, zum Beispiel der Strom oder die Spannung, des einen ausgewählten Kanals (Doppel-Übertragungsgatter) verzerrt. Daher kann durch ordnungsgemäßes Einstellen der Spannungen VBn,j 413 der p-Wanne bzw. der p-Wannen die parasitäre bipolare Leitfähigkeit beseitigt werden. Es sei angemerkt, dass die nMOS-Struktur 410 mehr als eine npn-Transistorstruktur umfasst, zum Beispiel den npn-Transistor 417.1, der den n-dotierten Drain-Bereich 412.1, den n-dotierten Source-Bereich 412.2 und die p-Wanne selbst umfasst, oder den npn-Transistor 417.2, der den n-dotierten Drain-Bereich 412.1, den n-dotierten Source-Bereich 414.2 und die p-Wanne selbst umfasst. Somit werden durch Anlegen einer ordnungsgemäß ausgewählten Substratspannung VBn,j 413 alle möglichen Ursachen für parasitäre bipolare Leitfähigkeit beseitigt oder in hohem Maße unterdrückt. Eine Möglichkeit, wie die Substratspannungen VBn,j 413 ordnungsgemäß ausgewählt werden können, wird in dem folgenden Absatz vorgestellt.
  • Das p-dotierte Trägermaterial oder die p-Wanne(n) 411 der nMOS-Struktur 410 können mit einer oder mehreren Ladepumpen 501 verbunden werden, wobei eine typische Ladepumpe oben bereits unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel beschrieben wurde, und somit wird ohne nochmalige Wiederholung darauf verwiesen. Dies erlaubt es, das p-dotierte Trägermaterial oder die p-Wanne(n) 411 der nMOS-Strukturen 410, die von dem Multiplexer 101 umfasst sind, auf Spannungen zu setzen die niedriger sein können als extreme Eingangsspannungen Vin,j,low*. Das heißt, dass die extremen Eingangsspannungen Vin,j,low* den niedrigsten Spannungen entsprechen, die an den entsprechenden Eingängen 101.1, 101.2, 101.3, ..., 101.n vorkommen könnten, zum Beispiel Spannungen, die mittels der ESD-Verhinderungsstrukturen ermöglicht werden. Beispielhaft könnte, sofern vorhanden, jede p-Wanne der nMOS-Strukturen 411 auf einen anderen Wert eingestellt werden. Alternativ können alle p-Wannen (wenn mehr als eine vorhanden ist) 411 aller nMOS-Strukturen 410 auf dieselbe Spannung gepumpt werden, zum Beispiel auf die niedrigste der Spannungen Vin,j,low*. Es sei angemerkt, dass die oben angegebenen aj-Werte mit dem entsprechenden Vin,j,low*-Wert, das heißt, zum Beispiel durch VBn,j == VSS,j – aj·UDiode in Beziehung stehen könnten.
  • Wie oben bereits unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel erläutert, kann eine zweite Ursache für parasitäre Leitfähigkeit vorhanden sein. Sobald das p-dotierte Trägermaterial oder die p-Wanne(n) 411 bei einem niedrigeren Potenzial als der Gatteranschluss 415 liegt bzw. liegen, könnte sich, abhängig von der Spannung Vin,j, an der Eingangsleitung 301.3 ein n-leitender Inversionskanal entwickeln. Ein derartiger Inversionskanal kann sich entwickeln, wenn es sich bei der an den Drain-Anschluss 412.1 der nMOS-Struktur 410 angelegten Eingangsspannung Vin,j um eine Schwellenspannung Uth,n,j handelt, die niedriger ist als die Spannung an dem Gatter Vg,j, 310. Wie weiter oben unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel aufgezeigt, kann die Schwellenspannung von vielen Faktoren abhängen, zum Beispiel dem Gattermaterial, der Stärke der Oxidschicht, dem Leitfähigkeitstyp, der Dotierungskonzentration der p-Wanne oder des Substrats, der Temperatur und der Kanallänge, das heißt der Entfernung zwischen den beiden n-dotierten Bereichen des Source-Anschlusses 412.2 und des Drain-Anschlusses 412.1; ferner kann bekanntermaßen die Schwellenspannung als Funktion der Differenz Vin,j – VBn,j skaliert werden. Bedingt dadurch kann die notwendige Schwellenspannung bei einer ansteigenden Differenz VSS,j – VBn,j ansteigen. Dennoch kann ein Eingangssignal selbst bei sehr großen Differenzen VSS,j – VBn,j, die große Werte von aj implizieren könnten, zum Beispiel einen zwischen 1,5 und 2 liegenden aj-Wert, den nMOS-Transistor M2 301.2 durchlaufen. Dies liegt daran, dass die Schwellenspannungen in dem Fall Vin,j – VBn,j > 0 nach wie vor in der Größenordnung von einigen 100 mV liegen können. Bei dem Signal 301.4 an dem Ausgang des nMOS-Transistors M2 301.2 kann es sich zum Beispiel um ein abgeschwächtes oder verzerrtes Eingangssignal Vin,j handeln. Gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel könnte das Ausgangssignal 301.4 des nMOS-Transistors M2 301.2 auf eine Spannung VT,j 308 gebracht werden, die sicherstellt, dass der nMOS-Transistor M4 303.2 sperrt. Hierfür kann VT,j 308 gleich oder höher als die Steuerspannung Vg,j sein, was das Sperren des Doppel-Übertragungsgatters signalisiert, zum Beispiel VT,j = VSS,j oder VT,j > VSS,j. Bei einem Beispiel des vorliegenden Ausführungsbeispiels kann es ausreichend sein, für alle Doppel-Übertragungsgatter einen einzelnen VT,j-Wert 308 zu wählen, zum Beispiel VT = VT,j = VSS,j + ε = VSS + ε, wobei es sich bei ε um eine kleine positive reelle Zahl handeln kann, typischerweise ist zum Beispiel ε gleich einigen 100 mV. Bei einer weiteren Alternative gilt ε,j = (VDD,j – VSS,j)/2, was VT auf einen Mittelwert zwischen VDD,j und VSS,j einstellt. Die für VT,j 308 gewählten Werte können von mehreren Faktoren abhängen, zum Beispiel von den Steuerspannungen V, die das Sperren der nMOS-Transistoren signalisieren, von der geforderten Genauigkeit des Ausgangssignals 103 im Hinblick auf ein Eingangssignal 112.1, 112.2, 112.3, ..., 112.n. Zu dem Zweck der Anpassung der Spannung an dem Eingang 303.3 des nMOS-Transistors M4 303.2 könnte ein Transistor 419 verwendet werden. Er kann aktiviert werden, das heißt in der Leitfähigkeitsrichtung eingestellt werden, wenn die Steuerspannung Vg,j ein Sperren des Doppel-Übertragungsgatters signalisiert. Der Transistor 419 dient als Regelwiderstand: In dem Fall, in dem Vg,j das Sperren des Doppel-Übertragungsgatters 300 signalisiert, wird eine entsprechende Grundspannung an den Transistor angelegt, was impliziert, dass der Transistor als niederohmiger Widerstand (mit einem Widerstand, der typischerweise einige Ohm bis einige kOhm betragen kann) fungiert. Daher liegt der Eingang 303.3 in das zweite Übertragungsgatter 303 im Wesentlichen bei dem Potenzial VT,j 308, das an einen Anschluss des Transistors 419 angelegt wird. Die Spannungsdifferenz, die an dem Transistor 419 abfällt, kann ausgeglichen werden, indem das zuvor eingeführte ε entsprechend gewählt wird. In diesem Fall kann der Strom, der durch den nMOS-Transistor M2 301.2 geleitet wird, von dem Transistor 419 abfließen. Mittels der Verwendung zum Beispiel eines Transistors M5 309, um die Spannung an dem Eingang 303.3 des nMOS M4 303.2 auf einen vorbestimmten Wert einzustellen, sperrt der nMOS-Transistor M4 303.2. Der Transistor M5 309 kann als steuerbarer Schalter verwendet werden; wenn dieser Schalter geschlossen ist, liegt die Verbindungsleitung zwischen dem Ausgang 301.4 des ersten Übergangsgatters und dem Eingang 303.3 des zweiten Übertragungsgatters bei dem Potenzial VT,j 308, wenn der Schalter offen ist, wird das Ausgangssignal 301.4 unverändert an den Eingang 303.3 geleitet. Bedingt durch VT,j = Vg,j oder VT,j > Vg,j, wobei Vg,j die sperrende Steuerspannung signalisiert, liegt der Drain-Bereich 414.1 bei einem gleichen Potenzial wie oder bei einem höheren Potenzial als die Gatterspannung Vg,j, und daher könnte kein Inversionskanal erzeugt werden, und folglich wird kein Signal, zum Beispiel eine Spannung oder ein Strom, zu der Source 414.2 des nMOS-Transistors M4 303.2 weitergeleitet.
  • Unter Bezugnahme auf die pMOS-Strukturen 420 gelten nun analoge Betrachtungen wie für die nMOS-Struktur 410. Die pMOS-Strukturen 420 können in dem n-dotiertem Trägermaterial implantiert werden, das die n-Wanne(n) und entsprechende nMOS-Strukturen 410 wie oben beschrieben umfassen kann, oder die pMOS-Strukturen 420 können eine oder mehrere n-Wannen 421 umfassen, die in ein Trägermaterial eindiffundiert sind. Die Source-Bereiche 421.1, 423.1 und die Drain-Bereiche 421.2 und 423.2 der pMOS-Transistoren M1 301.1 und M3 303.1 können somit in dem n-dotierten Trägermaterial oder in der einen oder den mehreren n-Wannen implantiert werden.
  • In dem Fall, in dem die Steuerspannung Vg,j so gewählt wird, dass sie das Sperren des Doppel-Übertragungsgatters 300 signalisiert, das heißt Vg,j = VSS,j, werden die Gatteranschlüsse 425, 426 der pMOS-Transistoren M1 301.1 und M3 303.1 mittels eines Inverters, den das Doppel-Übertragungsgatter umfasst, auf entsprechende Spannungen V g,j zum Beispiel wenn Vg,j = VSS,j gilt, dann gilt V g,j = VDD,j. Das n-dotierte Trägermaterial oder die n-Wanne(n) 421 sind auf eine Spannung bzw. mehrere Spannungen VBp,j 423 eingestellt, die wenigstens um eine Diodenabfallspannung UDiode höher ist bzw. sind als der zum Beispiel maximale Wert von VDD,j, typischerweise gilt VBp,j = VDD,j + aj·UDiode. Bei den aj-Werten kann es sich um die gleichen handeln wie oben unter Bezugnahme auf nMOS-Struktur 410 beschrieben, oder die aj-Werte könnten anders gewählt werden, zum Beispiel auf der Grundlage der oben angegebenen Faktoren. Indem die Spannung(en) VBp,j 423 des n-dotierten Trägermaterials oder der n-Wanne(n) ordnungsgemäß eingestellt wird bzw. werden, kann die parasitäre bipolare Leitfähigkeit beseitigt werden. Wenn das n-dotierte Trägermaterial oder die n-Wanne(n) 421 auf Spannungen eingestellt werden, die höher sein können als die extremen Eingangsspannungen Vin,j,high*, wobei die extremen Eingangsspannungen Vin,j,high* den höchsten Spannungen entsprechen, die zum Beispiel aufgrund der ESD-Verhinderungsstrukturen an den entsprechenden Eingängen 101.1, 101.2, 101.3, ..., 101.n auftreten könnten, dann liegen das n-dotierte Trägermaterial oder die n-Wanne(n) (s) 421 immer auf einer höheren Spannung als der Source-Bereich 421.1 des pMOS-Transistors M1 301.1. Bedingt dadurch wird die parasitäre bipolare Leitfähigkeit nicht nur durch den immanenten pnp-Transistor 427.1, der den Source-Bereich 421.1, den Drain-Bereich 421.2 und das Trägermaterial oder die p-Wanne 421 umfasst, sondern auch zum Beispiel durch den immanenten pnp-Transistor 427.1, der den Source-Bereich 421.1, den Drain-Bereich 423.2 und das Trägermaterial oder die p-Wanne 421 umfasst, beseitigt oder in hohem Maße unterdrückt. Beispielhaft könnte, sofern vorhanden, jede n-Wanne der pMOS-Strukturen 421 auf einen anderen Wert eingestellt werden. Alternativ können alle n-Wannen (wenn mehr als eine vorhanden ist) 421 aller pMOS-Strukturen 420 auf dieselbe Spannung gebracht werden, zum Beispiel auf die höchste der Spannungen Vin,j,high*.
  • Das n-dotierte Trägermaterial oder die n-Wanne(n) 421 der nMOS-Struktur 420 können mit einer oder mehreren Ladepumpen 501 verbunden werden, wobei eine typische Ladepumpe oben bereits unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel beschrieben wurde, und somit wird ohne nochmalige Wiederholung darauf verwiesen. Dies erlaubt es, die n-dotierte(n) n-Wanne(n) 421 der pMOS-Strukturen 420, die der Multiplexer 101 umfasst, auf Spannungen zu setzen die höher sein können als extreme Eingangsspannungen Vin,j,high*. Beispielhaft könnte, sofern vorhanden, jede n-Wanne der pMOS-Strukturen 421 auf einen anderen Wert eingestellt werden. Alternativ können alle n-Wannen (wenn mehr als eine vorhanden ist) 421 aller pMOS-Strukturen 420 auf dieselbe Spannung gepumpt werden, zum Beispiel auf die höchste der Spannungen Vin,j,high*. Es sei angemerkt, dass die oben angegebenen aj-Werte mit dem entsprechenden Vin,j,high*-Wert in Beziehung stehen könnten, das heißt zum Beispiel durch VBp,j == VDD,j + aj·UDiode.
  • Wie oben bereits unter Bezugnahme auf die nMOS-Struktur 410 erläutert, kann eine zweite Ursache parasitärer Leitfähigkeit vorhanden sein. Sobald das n-dotierte Trägermaterial oder die n-Wanne(n) 421 bei einem höheren Potenzial als der Gatteranschluss 425 liegt bzw. liegen, könnte sich, abhängig von der Spannung Vin,j, an der Eingangsleitung 301.3 durch den pMOS-Transistor M1 301.1 ein p-leitender Inversionskanal entwickeln. Ein derartiger Inversionskanal kann sich entwickeln, wenn es sich bei der an dem Source-Anschluss 421.1 des pMOS-Transistors M1 301.1 angelegten Eingangsspannung Vin,j um eine Schwellenspannung Uth,p,j handelt, die höher ist als die Spannung an dem Gatter Vg,j 425. Die Schwellenspannung Uth,p,j kann von den oben unter Bezugnahme auf die nMOS-Struktur 410 angegebenen Faktoren abhängen; ferner kann bekanntermaßen die Schwellenspannung als Funktion der Differenz VBp,j – Vin,j skaliert werden. Bedingt dadurch kann die notwendige Schwellenspannung Uth,p,j bei einer ansteigenden Differenz VBp,j – VDD,j ansteigen. Dennoch kann ein Eingangssignal selbst bei sehr großen Differenzen VBp,j – VDD,j, was große Werte von aj implizieren kann, zum Beispiel einen zwischen 1,5 und 2 liegenden aj-Wert, den pMOS-Transistor M1 301.1 durchlaufen. Das liegt daran, dass die Schwellenspannungen in dem Fall VBp,j – Vin,j > 0 nach wie vor in der Größenordnung von einigen 100 mV liegen können. Bei dem Signal 301.4 an dem Ausgang des pMOS-Transistors M1 301.1 kann es sich zum Beispiel um ein abgeschwächtes oder verzerrtes Eingangssignal Vin,j handeln.
  • Gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel kann ein Transistor M5 309 mit der Verbindung zwischen dem ersten Übertragungsgatter 301 und dem zweiten Übertragungsgatter 303 verbunden sein. Wie oben unter Bezugnahme auf die nMOS-Struktur 410 ausführlich erläutert, kann ein Transistor M5'' 429 als Schalter oder Regelwiderstand dienen. Es sei angemerkt, dass ein Transistor ausreichend sein könnte, das heißt M5' 419 ist identisch mit M5'' 429. In dem Fall, in dem die Steuerspannung Vg,j ein Sperren des Doppel-Übertragungsgatters 300, zum Beispiel, Vg,j = VSS,j signalisiert, wird dann der Transistor sehr niederohmig (Widerstand von typischerweise einigen Ohm bis zu einigen kOhm) und bringt die Verbindung zwischen dem Ausgang 301.4 des ersten Übertragungsgatters und dem Eingang 303.3 des zweiten Übertragungsgatters auf die oben im Hinblick auf die nMOS-Struktur 410 beschriebene Spannung VT,j 308. Solange VT,j 308 in dem Bereich von VSS + ε bis VDD – ε (ε wie oben angegeben) gewählt wird, kann die pMOS-Struktur 420 keinen p-leitenden Inversionskanal entwickeln, weil der Gatteranschluss 426 in dem Fall des Sperrens bei einer Spannung V g = VDD liegt, während der Source-Anschluss 423.1 des pMOS-Transistors M3 303.1 bei dem niedrigeren Potenzial VT,j 308 liegt. Bis hierher wurde ein einzelner Transistor M5 = M5' = M5'' beschrieben. Es sei angemerkt, dass es auch möglich sein könnte, verschiedene Transistoren M5' 419 und M5'' 429 für die nMOS-Strukturen 410 und die pMOS-Strukturen 420 zu wählen. In einem derartigen Fall kann es sinnvoll sein, einerseits nur die n-dotierten Bereiche 412.2 und 414.1 durch eine Verbindung 301.4, 303.3 zu verbinden und andererseits, getrennt davon, die p-dotierten Bereiche 421.2 und 423.1 durch eine andere Verbindung 301.4, 303.3 zu verbinden. Hierbei könnte in dem Fall, in dem die Steuerspannung Vg,j ein Sperren des Doppel-Übertragungsgatters signalisiert, der Transistor M5' 419 das Signal sperren, das durch den nMOS-Transistor M2 301.2 läuft, und der Transistor M5'' 429 könnte das Signal sperren, das durch den pMOS-Transistor M1 301.1 läuft. Bei dieser Alternative ist ein Anschluss des Transistors M5 mit einem Potenzial VTn,j 418 verbunden, das höher ist als die Steuerspannung Vg,j was ein Sperren signalisiert, zum Beispiel VTn,j > VSS,j, und M5' ist mit einem Potenzial VTp,j 428 verbunden, das niedriger ist als die Spannung V g,j, was ein Sperren signalisiert, zum Beispiel VTp,j < VDD,j. Die Transistoren M5 419 und M5' 429 könnten dann niederohmig werden, indem eine entsprechende Gatterspannung immer dann angelegt wird, wenn die Steuerspannung Vg,j ein Sperren des Doppel-Übertragungsgatters 300 signalisiert.
  • Zusammenfassend sei für das Sperren des Doppel-Übertragungsgatters 300 gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel angemerkt, dass die Verwendung von zum Beispiel wenigstens einer Ladepumpe, um die p-Wanne(n) 411 einer nMOS-Struktur 410 auf ein Potenzial zu bringen, das wenigstens um eine Diodenabfallspannung niedriger ist als die negativen Versorgungsspannungen VSS,j und um das n-dotierte Trägermaterial oder die n-Wanne(n) 421 der pMOS-Struktur 420 auf ein Potenzial zu bringen, das wenigstens um eine Diodenabfallspannung höher ist als die positive Versorgungsspannung VDD,j, zusätzlich zu den Transistoren 309, die das Potenzial der Eingangsleitung 303.3 des zweiten Übertragungsgatters 303 anpassen können, sowohl eine unerwünschte bipolare Leitfähigkeit aufgrund der immanenten bipolaren Transistorstrukturen 417.1, 417.2, 427.1 und 427.2 als auch die schwache Leitfähigkeit aufgrund der Erzeugung von leitenden Inversionskanälen durch die MOS-Strukturen beseitigen kann.
  • Nun wird die Leitfähigkeit des Doppel-Übertragungsgatters 300 beschrieben. In diesem Fall werden der Transistor M5 309 oder die Transistoren M5' 419 und M5'' 429 abgeschaltet, das heißt, dass die Transistoren M5 309, M5' 419 und M5'' 429 extrem hochohmig sind (Widerstände von typischerweise zum Beispiel mehrere GOhm), sodass das Ausgangssignal 301.4 des ersten Übertragungsgatters 301 unverändert an den Eingang 303.3 des zweiten Übertragungsgatters 303 geleitet wird. Die Leitfähigkeit des Doppel-Übertragungsgatters wird mittels einer entsprechenden Steuerspannung Vg,j zum Beispiel Vg,j = VDD,j, signalisiert; bei einigen Alternativen des zweiten erfindungsgemäßen Ausführungsbeispiels kann es wünschenswert sein, alle Vg,j-Werte gleich zu wählen, für die zum Beispiel gilt Vg = Vg,j = VDD,j = VDD. Also können die Gatteranschlüsse 415 und 416 der nMOS-Transistoren M2 301.2 und M4 303.2 dann auch bei dem Potenzial Vg,j liegen, und die Gatteranschlüsse 425 und 426 der pMOS-Transistoren M1 301.1 und M3 303.1 können bei dem Potenzial V g,j, zum Beispiel V g,j = VSS,j, liegen. Wie oben unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel beschrieben, werden die Eingangsspannungen Vin,j die höher als VSS,j, aber nach wie vor nahe bei VSS,j sind, aufgrund der positiven Spannungsdifferenz Vg,j – Vin,j durch den n-leitenden Inversionskanal des ersten nMOS-Transistors M2 301.2 geleitet. Je näher Vin,j dem Wert von VDD,j kommt, umso mehr von dem Eingangssignal Vin,j durchläuft, bedingt durch die ansteigende Differenz Vin,j – V g,j den p-leitenden Inversionskanal des pMOS-Transistors M1 301.1. Die Kombination aus dem nMOS-Transistor M2 301.2 und dem pMOS-Transistor M1 301.1 garantiert, dass ein Eingangssignal Vin,j durch das Übertragungsgatter 301 geleitet wird, ohne verzerrt oder abgeschwächt zu werden. Weitere Aspekte des Weiterleitens eines Signals durch das Übertragungsgatter 301 sind oben unter Bezugnahme auf das erste erfindungsgemäße Ausführungsbeispiel beschrieben, auf diese Erläuterungen wird hier ohne Wiederholung verwiesen. Bedingt durch den bzw. die hochohmigen Transistor(en) M5, M5 bzw. M5' wird das Ausgangssignal 301.4 unverändert an den Eingang 303.3 des zweiten Übertragungsgatters 303 geleitet. Daher gilt dieselbe Begründung, wie unter Bezugnahme auf das Weiterleiten eines Signals durch das erste Übertragungsgatter 301 beschrieben wurde, auch hier. Letztendlich wird das Eingangssignal Vin,j immer dann unverändert durch das gesamte Doppel-Übertragungsgatter 300 weitergeleitet, wenn eine Steuerspannung angelegt wird, welche die Leitfähigkeit des Doppel-Übertragungsgatters signalisiert.
  • Der Analog-Multiplexer gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel kann vorzugsweise eine Vielzahl von n der oben beschriebenen Doppel-Übertragungsgatter 300 umfassen, die zum Beispiel, wie oben umrissen, auf einem einzelnen Trägermaterial implantiert sind, eine oder mehrere Ladepumpen 501 und wenigstens n Transistoren, die auf demselben oder einem anderen Trägermaterial angeordnet sein könnten. Gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel ist es möglich, die Übertragungsgatter des Analog-Multiplexers, welche die Doppel-Übertragungsgatter umfassen, in einer einzelnen p- oder n-dotierten Wanne zu implantieren. Bedingt dadurch erstreckt sich der Multiplexer über eine wesentlich geringere Fläche, als es der Fall wäre, wenn jede MOS-Struktur in einer eigenen Wanne implantiert wäre. Daher ist es möglich, zum Beispiel bei der Konstruktion von Mikrocontrollern und/oder Mikrochips, kleinere Strukturen zu erzielen. Dies wird dadurch erreicht, dass die Wanne(n) im Hinblick auf minimale oder maximale Eingangsspannungen auf ein niedrigeres bzw. ein höheres Potenzial gebracht werden. Dies kann vorzugsweise mittels der Verwendung einer einzelnen Ladepumpe erreicht werden.

Claims (10)

  1. Integrierte Schaltung, die ein Übertragungsgatter und wenigstens eine Ladepumpe umfasst, wobei das Übertragungsgatter wenigstens einen Metalloxid-Halbleitertransistor (MOS-Transistor) eines Leitfähigkeitstyps umfasst, wobei der wenigstens eine MOS-Transistor eine dotierte Substratwanne umfasst und wobei die wenigstens eine Ladepumpe die dotierte Substratwanne auf eine erste vorbestimmte Spannung pumpen kann.
  2. Integrierte Schaltung nach Anspruch 1, wobei das Übertragungsgatter eine Eingangsspannung weiterleiten kann, wenn das Übertragungsgatter mit einer ersten Steuerspannung betrieben wird, und eine Eingangsspannung sperren kann, wenn das Übertragungsgatter mit einer zweiten Steuerspannung betrieben wird.
  3. Integrierte Schaltung nach Anspruch 2, wobei der wenigstens eine MOS-Transistor ferner einen Gatteranschluss umfasst, und wobei die wenigstens eine Ladepumpe ferner den Gatteranschluss auf eine zweite vorbestimmte Spannung pumpen kann.
  4. Integrierte Schaltung nach Anspruch 2, wobei die erste vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder um wenigstens eine Diodenabfallspannung kleiner ist als die erste Steuerspannung oder um wenigstens eine Diodenabfallspannung größer ist als die zweite Steuerspannung.
  5. Integrierte Schaltung nach Anspruch 3, wobei die zweite vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder kleiner ist als eine minimale Eingangsspannung oder größer ist als eine maximale Eingangsspannung.
  6. Mehrkanaliger Multiplexer, der die integrierte Schaltung nach Anspruch 1 umfasst.
  7. Mehrkanaliger Multiplexer, der eine Vielzahl von Doppel-Übertragungsgattern und wenigstens eine Ladepumpe umfasst, wobei jedes der Doppel-Übertragungsgatter wenigstens zwei Metalloxid-Halbleitertransistoren (MOS-Transistoren) eines ersten Leitfähigkeitstyps umfasst, wobei die beiden MOS-Transistoren des ersten Leitfähigkeitstyps eine gemeinsame dotierte Substratwanne eines zweiten Leitfähigkeitstyps aufweisen und wobei die wenigstens eine Ladepumpe die dotierte Substratwanne auf eine vorbestimmte Spannung pumpen kann.
  8. Mehrkanaliger Multiplexer nach Anspruch 7, wobei wenigstens eines der Vielzahl von Doppel-Übertragungsgattern eine Eingangsspannung weiterleiten kann, wenn das Doppel-Übertragungsgatter bei einer ersten Steuerspannung betrieben wird, und die Eingangsspannung sperren kann, wenn das Doppel-Übertragungsgatter bei einer zweiten Steuerspannung betrieben wird, wobei die erste Steuerspannung sich von der zweiten Steuerspannung unterscheidet.
  9. Verfahren zum Betreiben einer Vielzahl von Eingangskanälen eines Systems mit mehreren Eingangskanälen, wobei jeder der Vielzahl von Eingangskanälen wenigstens eine dotierte Substratwanne eines Leitfähigkeitstyps umfasst, wobei das Verfahren Folgendes umfasst: Sperren jedes Eingangskanals einer Auswahl aus der Vielzahl von Eingangskanälen mittels wenigstens einer entsprechenden Steuerspannung, und Bringen jeder der wenigstens einen dotierten Substratwanne von jedem der Eingangskanäle der Auswahl aus der Vielzahl von Eingangskanälen auf wenigstens eine entsprechende vorbestimmte Spannung, wobei die wenigstens eine entsprechende vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder kleiner ist als die entsprechende Steuerspannung oder größer ist als die entsprechende Steuerspannung.
  10. Verfahren nach Anspruch 9, wobei das Verfahren ferner Folgendes umfasst: Bestimmen der wenigstens einen entsprechenden vorbestimmten Spannung auf der Grundlage von wenigstens einer Kenngröße von wenigstens einem Metalloxid-Halbleitertransistor (MOS-Transistor), wobei der Transistor von einer dotierten Substratwanne eines entsprechenden Eingangskanals umfasst ist.
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