DE102014118836A1 - Halbleiterbauteil - Google Patents

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Klaus Schiess
Xaver Schloegel
Jürgen Schredl
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Abstract

Eine Halbleiter-Packaging-Anordnung weist eine Transistoreinheit aufweisend eine erste Seite auf, die eine Source-Elektrode und eine Gate-Elektrode, eine Chipinsel mit einer ersten Oberfläche und einen Anschluss mit einer ersten Oberfläche aufweist. Ein erstes leitfähiges Teil ist zwischen der Source-Elektrode und der ersten Oberfläche der Chipinsel angeordnet und trennt die Source-Elektrode von der ersten Oberfläche der Chipinsel durch einen Abstand, der größer als ein Abstand zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses ist.

Description

  • Hintergrund
  • Eine elektronische Komponente kann eine oder mehr Halbleitereinheiten in einem Gehäuse mit äußeren Kontakten aufweisen. Die äußeren Kontakte werden verwendet, um die elektronische Komponente auf einer Umverteilungsplatine wie einer Leiterplatte zu montieren. Das Gehäuse kann ein Gehäuse aufweisen, das die Halbleitereinheit und die inneren elektrischen Anschlüsse der Halbleitereinheit bedeckt. Die äußeren Kontakte des Gehäuses können verschiedene Formen aufweisen, beispielsweise Stifte, Stege oder Lotkugeln.
  • Zusammenfassung
  • In einer Ausführungsform weist eine Halbleiter-Packaging-Anordnung eine Transistoreinheit mit einer ersten Seite auf, die eine Source-Elektrode und eine Gate-Elektrode aufweist, eine Chipinsel mit einer ersten Oberfläche und einen Anschluss mit einer ersten Oberfläche. Ein erstes leitfähiges Teil ist zwischen der Source-Elektrode und der ersten Oberfläche der Chipinsel angeordnet und trennt die Source-Elektrode von der ersten Oberfläche der Chipinsel durch einen Abstand, der größer als ein Abstand zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses ist.
  • In einer Ausführungsform umfasst ein Halbleitergehäuse eine Chipinsel mit einer ersten Oberfläche, mindestens zwei Anschlüsse und eine Transistoreinheit mit einer ersten Seite, die eine Source-Elektrode und eine Gate-Elektrode aufweist, und einer der ersten Seite gegenüberliegenden zweiten Seite, wobei die zweite Seite eine Drain-Elektrode aufweist. Ein erstes leitfähiges Teil ist zwischen der Source-Elektrode und der ersten Oberfläche der Chipinsel angeordnet und trennt diese durch einen Abstand, der größer als ein Abstand zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses ist.
  • Kurze Beschreibung der Zeichnungen
  • Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugsnummern bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können kombiniert werden, es sei denn, sie schließen einander aus. Ausführungsformen sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung ausführlich erläutert.
  • 1 zeigt eine Halbleiter-Packaging-Anordnung gemäß einer ersten Ausführungsform.
  • 2 zeigt eine Halbleiter-Packaging-Anordnung gemäß einer zweiten Ausführungsform.
  • 3 zeigt eine Halbleiter-Packaging-Anordnung gemäß einer dritten Ausführungsform.
  • 4 zeigt eine Halbleiter-Packaging-Anordnung gemäß einer vierten Ausführungsform.
  • 5 zeigt eine Querschnittsansicht eines Halbleitergehäuses gemäß einer fünften Ausführungsform.
  • 6 zeigt eine perspektivische Draufsicht eines Halbleitergehäuses gemäß einer sechsten Ausführungsform.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung bestimmte Ausführungsformen dargestellt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht werden richtungsbezogene Ausdrücke wie „oben“, „unten“, „vorne“, „hinten“, „führend“, „nachfolgend“ usw. mit Bezug auf die Ausrichtung der einen oder mehreren beschriebenen Figuren verwendet. Da Komponenten der Ausführungsformen in einer Anzahl von unterschiedlichen Ausrichtungen positioniert werden können, werden die richtungsbezogenen Ausdrücke zum Zweck der Veranschaulichung verwendet und sind in keiner Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung hiervon ist nicht in einem einschränkenden Sinn aufzufassen, und der Umfang der vorliegenden Erfindung wird durch die beigefügten Patentansprüche definiert.
  • Nachstehend werden mehrere Ausführungsformen erläutert. Identische strukturelle Merkmale sind in diesem Fall in den Figuren mit identischen oder ähnlichen Bezugssymbolen bezeichnet. Im Rahmen der vorliegenden Beschreibung ist „seitlich“ oder „seitliche Richtung“ als eine Richtung oder eine Ausdehnung zu verstehen, die sich im Allgemeinen parallel zu der seitlichen Ausdehnung eines Halbleitermaterials oder Halbleiterträgers erstreckt. Die seitliche Richtung erstreckt sich somit allgemein parallel zu diesen Flächen oder Seiten. Im Gegensatz dazu ist der Ausdruck „vertikal“ oder „vertikale Richtung“ so zu verstehen, dass er eine Richtung beschreibt, welche im Allgemeinen senkrecht zu diesen Flächen oder Seiten und somit senkrecht zu der seitlichen Richtung verläuft. Die vertikale Richtung verläuft daher in Richtung der Dicke des Halbleitermaterials oder Halbleiterträgers.
  • Die Ausdrücke „gekoppelt“ und/oder „elektrisch gekoppelt“, wie sie in dieser Beschreibung verwendet werden, sollen nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen – es können Zwischenelemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein.
  • Der Ausdruck „Hochspannungseinheit“, wie er hierin verwendet wird, wie ein Hochspannungs-Verarmungstransistor, bezeichnet eine elektronische Einheit, die für Hochspannungsschaltanwendungen optimiert ist. Das bedeutet, wenn der Transistor ausgeschaltet ist, ist er in der Lage, hohe Spannungen wie ca. 300 V oder mehr, ca. 600 V oder mehr oder ca. 1200 V oder mehr zu sperren, und wenn der Transistor eingeschaltet ist, weist er einen ausreichend niedrigen Betriebswiderstand (on-resistance, RON) für die Anwendung auf, in der er verwendet wird, d. h., er erfährt ausreichend niedrige Leitungsverluste, wenn ein erheblicher Strom durch die Einheit fließt. Eine Hochspannungseinheit kann mindestens in der Lage sein, eine Spannung zu sperren, die der Hochspannungsversorgung oder der maximalen Spannung in dem Schaltkreis entspricht, für den sie verwendet wird. Eine Hochspannungseinheit kann in der Lage sein, 300 V, 600 V, 1200 V oder eine andere geeignete Sperrspannung zu sperren, die von der Anwendung benötigt wird.
  • Der Ausdruck „Niederspannungseinheit“, wie er hierin verwendet wird, wie ein Niederspannungs-Anreicherungstransistor, bezeichnet eine elektronische Einheit, die in der Lage ist, niedrige Spannungen wie zwischen 0 V und Vniedrig zu sperren, jedoch Spannungen von mehr als Vniedrig nicht sperren kann. Vniedrig kann ca. 10 V, ca. 20 V, ca. 30 V, ca. 40 V oder zwischen ca. 5 V und 50 V, wie zwischen ca. 10 V und 30 V, betragen.
  • 1 zeigt eine Anordnung 10 gemäß einer ersten Ausführungsform, die eine Halbleitereinheit, insbesondere eine Transistoreinheit 11 aufweist, die eine erste Seite 12 aufweist, die eine Source-Elektrode 13 und eine Gate-Elektrode 14 aufweist. Die Anordnung weist ferner eine Chipinsel 15 mit einer ersten Oberfläche 16, einen Anschluss 17 mit einer ersten Oberfläche 18 und ein erstes leitfähiges Teil 19 auf. Das erste leitfähige Teil 19 ist zwischen der Source-Elektrode 13 und der ersten Oberfläche 16 der Chipinsel 15 angeordnet und trennt die Source-Elektrode 13 von der ersten Oberfläche 16 der Chipinsel 15 durch einen Abstand d1, der größer ist als ein Abstand d2 zwischen der Gate-Elektrode 14 und der ersten Oberfläche 18 des Anschlusses 17.
  • Die Transistoreinheit 11 kann ein MOSFET-Transistor oder ein Bipolartransistor mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistor, IGBT) oder eine Hochspannungseinheit sein. Die Transistoreinheit 11 kann eine vertikale Einheit sein. Die Transistoreinheit 11 ist in einer sogenannten Source-down-Anordnung montiert, bei der die Source-Elektrode 13 in Richtung der Chipinsel 15 weist. Die erste Oberfläche 16 der Chipinsel 15 und die erste Oberfläche 18 des Anschlusses 17 weisen in Richtung der ersten Seite 12 der Transistoreinheit 11. Der Anschluss 17 ist neben einer Seitenfläche der Chipinsel 15 angeordnet, und die Transistoreinheit 11 erstreckt sich zwischen der Chipinsel 15 und dem Anschluss 17, so dass sie eine Lücke 20 zwischen dem Anschluss 17 und der Chipinsel 15 bedeckt. Die Gate-Elektrode 14 kann zum Beispiel durch eine Lötverbindung 21 auf der ersten Oberfläche 18 des Anschlusses 17 montiert und elektrisch mit ihr gekoppelt sein.
  • Die Source-down-Anordnung kann dazu beitragen, die parasitäre Induktivität des Source-Anschlusses zu reduzieren, was wiederum dazu beitragen kann, die Schalteffizienz zu verbessern. Die in 1 gezeigte Anordnung kann verwendet werden, um eine Transistoreinheit 11 mit der Sourcedown-Anordnung in Standardgehäusen wie einem SuperSO8-, einem TO220- oder einem TO247-Gehäuseaufbau zu montieren. Bei einem Gehäuseaufbau, der einen Höhenunterschied zwischen der oberen Oberfläche 18 des Anschlusses 17 und der oberen Oberfläche 16 der Chipinsel 15 aufweist, kann der Höhenunterschied durch die Höhe des ersten leitfähigen Teils 19 ausgeglichen werden. Folglich kann die erste Seite 12 der Transistoreinheit 11 trotz des Höhenunterschieds zwischen der ersten Oberfläche 18 des Anschlusses 17 und der ersten Oberfläche 16 der Chipinsel 15 im Wesentlichen plan sein.
  • Der Abstand d1 zwischen der Transistoreinheit 11 und der Chipinsel 15 kann so gewählt werden, dass er zum Erreichen einer gewünschten Lawinendurchbruchspannung beiträgt. Zum Beispiel kann der Abstand als 1 µm pro 10 V gewählt werden und die Lawinendurchbruchspannung im Bereich von 10 V bis 10 kV liegen. Daneben kann das erste leitfähige Teil 19 eine Form und Anordnung derart aufweisen, dass die zwischen der ersten Seite 12 und den Seitenflächen 24 der Transistoreinheit 11 gebildeten Kanten 23 der Transistoreinheit 11 von einer äußeren Oberfläche 25 des ersten leitfähigen Teils 19 und von der oberen Oberfläche 16 der Chipinsel 15 beabstandet angeordnet sind.
  • Die Gate-Elektrode 14 kann zum Beispiel durch eine Lötverbindung auf der ersten Oberfläche 18 des Anschlusses 17 montiert und elektrisch mit ihr gekoppelt sein. Die Source-Elektrode 13 kann durch das erste leitfähige Teil 19 elektrisch mit der Chipinsel 15 gekoppelt sein. Die erste Oberfläche 18 des Anschlusses 17 kann in einer anderen Ebene als die erste Oberfläche 16 der Chipinsel 15 angeordnet sein. Der Anschluss 17 kann so ausgebildet sein, dass ein naher Bereich der ersten Oberfläche 18 des Anschlusses 17, der neben der Chipinsel 15 positioniert ist, in einer anderen Ebene angeordnet ist als die erste Oberfläche 16 der Chipinsel 15. Der verbleibende ferne Bereich des Anschlusses 17 kann in einer anderen Ebene liegen, zum Beispiel kann der verbleibende ferne Bereich im Westlichen koplanar zur Chipinsel 15 sein.
  • Die Anordnung 10 kann ferner ein zweites leitfähiges Teil 21 aufweisen, das zwischen der Gate-Elektrode 14 und der ersten Oberfläche 18 des Anschlusses 17 angeordnet ist. Das zweite leitfähige Teil 21 kann eine geringere Höhe als die Höhe des ersten leitfähigen Teils 19 aufweisen. Die Anordnung 10 kann ferner eine Vielzahl von ersten leitfähigen Teilen 19 aufweisen, die zwischen der Source-Elektrode 13 und der ersten Oberfläche 16 der Chipinsel 15 angeordnet sind. Die leitfähigen Teile der Vielzahl von ersten leitfähigen Teilen können voneinander beabstandet und in einer regelmäßigen Anordnung über der seitlichen Fläche der Source-Elektrode 13 positioniert sein.
  • Das erste leitfähige Teil 19 und das zweite leitfähige Teil 21, falls vorhanden, können einen ersten Bereich mit einem ersten Schmelzpunkt und einen zweiten Bereich mit einem zweiten Schmelzpunkt aufweisen, der niedriger als der erste Schmelzpunkt ist. Der erste Bereich kann im Wesentlichen durch den zweiten Bereich bedeckt sein, so dass das erste leitfähige Teil einen Kern aufweist, der einen höheren Schmelzpunkt aufweist als ein den Kern umgebender Mantel. In manchen Ausführungsformen können nur die Seitenflächen des ersten Bereichs im Wesentlichen durch den zweiten Bereich bedeckt sein, und der erste Bereich befindet sich in direktem Kontakt mit der Source-Elektrode und der Chipinsel oder mit der Gate-Elektrode und dem Anschluss.
  • Der erste Bereich kann eine kugelförmige Erhebung (ball bump), eine keilförmige Erhebung (wedge bump) oder eine Bonddrahtschleife aufweisen. Die kugelförmige Erhebung, die keilförmige Erhebung oder die Bonddrahtschleife können ein Metall oder eine Legierung, zum Beispiel Aluminium oder Gold oder eine Aluminiumlegierung oder eine Goldlegierung, aufweisen. Der zweite Bereich kann Lot, zum Beispiel ein Weichlot, oder ein elektrisch leitfähiges Haftmittel aufweisen. Das Lot oder das elektrisch leitfähige Haftmittel können der äußeren Kontur des ersten Bereichs entsprechen, so dass das Lot oder das elektrisch leitfähige Haftmittel von den Kanten 23, die zwischen der ersten Seite 12 und den Seitenflächen 24 der Transistoreinheit 11 gebildet werden, beabstandet ist. Die Kanten 23 der Transistoreinheit 11, die zwischen der ersten Seite 12 und den Seitenflächen 24 der Transistoreinheit 11 gebildet werden, können in einem Abstand vom zweiten Bereich des ersten leitfähigen Teils 19 angeordnet sein. Die Anordnung 10 und insbesondere das erste leitfähige Teil 19 können ferner intermetallische Phasen aufweisen, die zwischen dem ersten Bereich und dem zweiten Bereich angeordnet sind. Der erste Bereich kann ein Metall oder eine Legierung aufweisen, der zweite Bereich kann ein Lot aufweisen und die intermetallischen Phasen können mindestens ein im ersten Bereich vorhandenes Element und mindestens ein im zweiten Bereich vorhandenes Element aufweisen.
  • Die Anordnung kann in einem Halbleitergehäuse verwendet werden, das eine Chipinsel mit einer ersten Oberfläche, mindestens zwei Anschlüsse und mindestens eine Transistoreinheit aufweist. Die Transistoreinheit weist eine erste Seite mit einer Source-Elektrode und einer Gate-Elektrode sowie eine der ersten Seite gegenüberliegende zweite Seite auf, die eine Drain-Elektrode aufweist. Ein erstes leitfähiges Teil ist zwischen der Source-Elektrode und der ersten Oberfläche der Chipinsel angeordnet und trennt die Source-Elektrode von der ersten Oberfläche der Chipinsel durch einen Abstand, der größer ist als der Abstand zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses. Die Gate-Elektrode kann auf dem Anschluss angeordnet sein. Das Halbleitergehäuse kann ein zweites leitfähiges Teil aufweisen, der zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses angeordnet ist. Das zweite leitfähige Teil kann die Gate-Elektrode in einem Abstand von der ersten Oberfläche des Anschlusses anordnen, der kleiner als ein Abstand zwischen der Source-Elektrode und der Chipinsel ist. Eine Lücke innerhalb des Halbleitergehäuses zwischen einem Ende des Anschlusses, das nahe bei der Chipinsel ist, und der Chipinsel ist kleiner als ein Abstand zwischen Bereichen des Anschlusses und der Chipinsel an einer äußeren Oberfläche des Halbleitergehäuses. Der Anschluss kann so ausgebildet sein, dass das Ende des Anschlusses nahe bei der Chipinsel innerhalb des Halbleitergehäuses angeordnet ist und ein von der Chipinsel fernes Ende des Anschlusses zumindest teilweise vom Halbleitergehäuse freiliegend ist. Die Drain-Elektrode kann zum Beispiel durch einen oder mehrere Bonddrähte oder eine Kontaktklammer mit mindestens einem der Anschlüsse elektrisch gekoppelt sein. Mindestens eine zwischen der ersten Seite und mindestens einer Seitenfläche der Transistoreinheit gebildete Kante der Transistoreinheit kann in einem Abstand vom ersten leitfähigen Teil angeordnet sein.
  • Das Halbleitergehäuse kann ferner eine zweite Chipinsel und eine zweite Transistoreinheit aufweisen, die eine erste Seite mit einer Source-Elektrode und der Gate-Elektrode sowie eine der ersten Seite gegenüberliegende zweite Seite aufweist, die eine Drain-Elektrode aufweist. Die Drain-Elektrode der zweiten Transistoreinheit kann auf der zweiten Chipinsel angeordnet und elektrisch mit der zweiten Chipinsel gekoppelt sein. Die erste Transistoreinheit und die zweite Transistoreinheit können in einer Halbbrückenanordnung konfiguriert sein.
  • 2 zeigt eine Anordnung 30, die eine Transistoreinheit 31 mit einer ersten Seite 32 aufweist, auf der eine Source-Elektrode 33 und eine Gate-Elektrode 34 angeordnet sind. Die Transistoreinheit 31 weist eine gegenüberliegende zweite Seite 35 auf, die eine Drain-Elektrode 36 aufweist. Die Anordnung weist ferner eine Chipinsel 37 mit einer oberen Oberfläche 38 und einen Anschluss 39 auf, der eine obere Oberfläche 40 aufweist. Die Transistoreinheit 31 ist so angeordnet, dass die erste Seite 32 in Richtung der oberen Oberfläche 38 der Chipinsel 37 und der oberen Oberfläche 40 des Anschlusses 39 weist. Der Anschluss 39 ist in einem Abstand von einer Seitenfläche 41 der Chipinsel 37 angeordnet und besitzt eine Form derart, dass die obere Oberfläche 40 des Anschlusses 39 in einem nahen Bereich neben der Seitenfläche 41 in einer anderen Ebene als die obere Oberfläche 38 der Chipinsel 37 angeordnet ist. Insbesondere ist das nahe Ende 42 des Anschlusses 39 oberhalb der oberen Oberfläche 38 der Chipinsel 37 angeordnet. Der Anschluss 39 kann gebogen oder auf andere Weise geformt sein, so dass ein fernes Ende 43 des Anschlusses 39 im Wesentlichen koplanar zur Chipinsel 37 ist.
  • Die Source-Elektrode 33 ist durch ein erstes leitfähiges Teil 44, der sich zwischen der Source-Elektrode 33 und der oberen Oberfläche 38 der Chipinsel 37 erstreckt, auf der Chipinsel 37 montiert und elektrisch mit ihm gekoppelt. Das erste leitfähige Teil 44 besitzt eine Höhe, welche die Source-Elektrode 33 von der oberen Oberfläche 38 der Chipinsel 37 weg beabstandet anordnet, und eine seitliche Ausdehnung, die kleiner als die seitliche Ausdehnung der Source-Elektrode 33 ist. Zwischen der ersten Seite 32 und Seitenflächen 46 der Transistoreinheit 31 gebildete Kanten 45 sind in einem Abstand von der Chipinsel 37 und dem Anschluss 39 angeordnet und bleiben durch das Material des ersten leitfähigen Teils 44, das die elektrische Kopplung zwischen der Source-Elektrode 33 und der Chipinsel 37 bereitstellt, unbedeckt.
  • Die Anordnung 30 weist ein zweites leitfähiges Teil 47 auf, das zwischen der oberen Oberfläche 40 des nahen Endes 42 des Anschlusses 39 und der Gate-Elektrode 34 angeordnet ist. Das zweite leitfähige Teil 47 besitzt eine Höhe, die kleiner als die Höhe des ersten leitfähigen Teils 44 ist, so dass die erste Seite 32 der Transistoreinheit 31 im Wesentlichen plan ist.
  • Das erste leitfähige Teil 44 weist einen ersten Bereich 48 auf, der von einem zweiten Bereich 49 umgeben ist. Der erste Bereich 48 besitzt einen Schmelzpunkt, der höher ist als ein Schmelzpunkt des zweiten Bereichs 49. Zum Beispiel kann der erste Bereich 48 ein Metall oder eine Legierung wie Aluminium oder Kupfer oder eine Aluminiumlegierung aufweisen, und der zweite Bereich 49 kann ein Weichlot, wie ein Lot, das Zinn enthält, zum Beispiel ein Blei-Zinn-Silber-Lot, oder ein elektrisch leitfähiges Haftmittel aufweisen. In dieser Ausführungsform wird der erste Bereich 48 durch eine kugelförmige Erhebung ausgebildet. Kugelförmige Erhebungen können unter Verwendung von Bonddraht-Formvorrichtungen ausgebildet werden, um zum Beispiel eine kugelförmige Erhebung an der oberen Oberfläche 38 der Chipinsel 37 anzubringen. Die kugelförmige Erhebung 48 kann dann durch Lot oder Lotpaste oder ein elektrisch leitfähiges Haftmittel bedeckt werden. Der zweite Bereich 49 kann geschmolzen und wieder verfestigt werden, um die Source-Elektrode 33 mechanisch und elektrisch mit der Chipinsel 37 zu koppeln.
  • Der erste Bereich 48 kann sich in direktem Kontakt mit der Source-Elektrode 33 befinden, oder eine kleine Region der Region des zweiten Bereichs 49 kann zwischen dem ersten Bereich 48 und der Source-Elektrode 33 angeordnet sein.
  • Der erste Bereich 48 kann verwendet werden, um die physikalische Eigenschaft des Beabstandens des ersten leitfähigen Teils 44 bereitzustellen, da er fest bleibt, wenn der zweite Bereich 49 geschmolzen wird, um die Source-Elektrode 33 an der Chipinsel 37 zu befestigen und elektrisch mit ihm zu koppeln. Der erste Bereich 48 stellt jedoch zudem einen Bereich der durch das erste leitfähige Teil 44 bereitgestellten leitfähigen Verbindung bereit, da er auch elektrisch leitfähig ist.
  • Das zweite leitfähige Teil 47 weist ebenfalls einen ersten Bereich 50 mit einem ersten Schmelzpunkt und einen zweiten Bereich 51 mit einem zweiten Schmelzpunkt auf, der niedriger als der erste Schmelzpunkt ist. Bei dem ersten Bereich 50 kann es sich ebenfalls um eine kugelförmige Erhebung handeln, die ein Metall oder eine Legierung aufweist, und der zweite Bereich 51 kann ein Weichlot oder ein elektrisch leitfähiges Haftmittel aufweisen. Die kugelförmige Erhebung 50 besitzt eine geringere Höhe und seitliche Größe als die kugelförmige Erhebung 48.
  • Der erste Bereich 48 des ersten leitfähigen Teils kann mindestens ein Element aufweisen, das mit mindestens einem Element des zweiten Bereichs 49 reagiert, um eine oder mehrere intermetallische Verbindungen zu bilden, wenn der zweite Bereich 49 geschmolzen wird. Die Bildung intermetallischer Verbindungen kann dazu beitragen, eine gute mechanische Verbindung zwischen der Source-Elektrode 33 und der Chipinsel 37 bereitzustellen. Die intermetallischen Verbindungen sind in 2 schematisch durch den zerteilten Bereich an der Grenze zwischen dem ersten Bereich 48 und dem zweiten Bereich 49 dargestellt. Der erste Bereich 50 des zweiten leitfähigen Teils 47 kann ebenfalls mindestens ein Element aufweisen, das mit mindestens einem Element des zweiten Bereichs 51 mindestens eine intermetallische Phase bildet, um zum Herstellen einer guten mechanischen Verbindung zwischen der Gate-Elektrode 34 und dem Anschluss 39 sowie zwischen dem ersten Bereich 50 und dem zweiten Bereich 51 beizutragen.
  • In einer Ausführungsform weist der erste Bereich 48 Kupfer auf und der zweite Bereich 49 weist ein Zinn enthaltendes Lot wie ein Blei-Zinn-Silber-Lot auf. Gleichermaßen kann der erste Bereich 50 des zweiten leitfähigen Teils 47 Kupfer aufweisen, und der zweite Bereich 51 kann ein Zinn enthaltendes Lot wie ein Blei-Zinn-Silber-Lot aufweisen.
  • Die Anordnung 30 weist zudem ein Gehäuse 52 auf, das eine Formmasse wie ein Epoxidharz aufweist. Das Gehäuse 52 bedeckt die Transistoreinheit 31 und die obere Oberfläche 38 der Chipinsel 37 und die obere Oberfläche 40 des Anschlusses 39. Das nahe Ende 42 des Anschlusses 39 ist so innerhalb des Gehäuses 52 positioniert, dass eine untere Oberfläche 53 des nahen Endes 42 vollständig in das Gehäuse 52 eingebettet ist. Eine untere Oberfläche 54 des fernen Endes 43 des Anschlusses 39 ist vom Gehäuse 52 freiliegend und stellt einen äußeren Kontakt bereit. Eine untere Oberfläche 55 der Chipinsel 37 ist ebenfalls von dem Gehäuse 52 freiliegend und stellt einen äußeren Kontakt bereit.
  • Eine Lücke 57 zwischen der Seitenfläche 41 und einer Seitenfläche 56 des Anschlusses 39 innerhalb des Gehäuses ist in 2 mit a1 bezeichnet. Eine Lücke 58 zwischen der freiliegenden unteren Oberfläche 54 des fernen Endes 43 des Anschlusses 39 und der unteren Oberfläche 55 der Chipinsel 37 ist größer und in 2 mit a2 bezeichnet. Die gebogene Anordnung des Anschlusses 39 ermöglicht es, dass der Abstand zwischen der Seitenfläche 56 des Anschlusses 39 und der Seitenfläche 41 der Chipinsel 37 innerhalb des Gehäuses 52 klein ist, was beim Montieren der Transistoreinheit 31 nützlich sein kann, da die Transistoreinheit 31 die Lücke 57 überbrückt. Die Lücke 58 zwischen den benachbarten leitfähigen Regionen, die durch die untere Oberfläche 54 des fernen Endes 43 und der unteren Oberfläche 55 der Chipinsel 37 an einer äußersten Oberfläche 59 des Gehäuses 52 gebildet wird, ist größer und ermöglicht somit trotz der kleineren Lücke 57 zwischen dem Anschluss 39 der Chipinsel 37 innerhalb des Gehäuses 52 einen höheren Kriechabstand.
  • 3 zeigt eine Anordnung 60 gemäß einer dritten Ausführungsform. Die Anordnung 60 weist eine Transistoreinheit 31, eine Chipinsel 37 und einen Anschluss 39 mit der in 2 gezeigten Konfiguration auf. Die Anordnung 60 gemäß der dritten Ausführungsform unterscheidet sich von der in 2 gezeigten durch die Struktur des ersten leitfähigen Teils 44, der zwischen der Source-Elektrode 33 und der oberen Oberfläche 38 der Chipinsel 37 angeordnet ist.
  • Das erste leitfähige Teil 44 weist einen ersten Bereich 61 und einen zweiten Bereich 62 auf, der den ersten Bereich 61 im Wesentlichen bedeckt. Der erste Bereich 61 wird durch eine Bonddrahtschleife 63 bereitgestellt. Die Bonddrahtschleife 63 besitzt ein erstes Ende 64, das durch einen Thermokompressions-Bondkopf an der oberen Oberfläche 38 angebracht ist, und erstreckt sich in einem Bogen 65 zu einem zweiten Ende 66, das in einem Abstand vom ersten Ende 64 angeordnet ist. Das zweite Ende 66 ist zum Beispiel durch eine Wedge-Bondverbindung an der oberen Oberfläche 38 der Chipinsel 37 angebracht. Der Bogen 65 kann verwendet werden, um ein Abstandselement mit einer Höhe bereitzustellen, die zum Beabstanden der Source-Elektrode 33 von der oberen Oberfläche 38 der Chipinsel 37 in einem gewünschten Abstand geeignet ist. Der erste Bereich 61 ist durch einen zweiten Bereich 62 bedeckt, der einen niedrigeren Schmelzpunkt als das Material der Bonddrahtschleife 63 besitzt. Die Bonddrahtschleife kann zum Beispiel Aluminium oder eine Aluminiumlegierung oder Kupfer aufweisen. Der zweite Bereich 62 kann ein Weichlot aufweisen.
  • Die Anordnung 60 weist zudem ein zweites leitfähiges Teil 47 auf, der zwischen der Gate-Elektrode 34 und der oberen Oberfläche 40 des nahen Endes 42 des Anschlusses 39 angeordnet ist. Das zweite leitfähige Teil 47 weist einen ersten Bereich 50 auf, der von einem zweiten Bereich 51 umgeben ist. Der erste Bereich kann eine Bonddrahtschleife oder einen anderen ersten Bereich, wie eine kugelförmige Erhebung, aufweisen.
  • 4 zeigt eine Anordnung 70 gemäß einer vierten Ausführungsform. Die Anordnung 70 weist einen Transistor 31, eine Chipinsel 37 und einen Anschluss 39 mit den in 2 und 3 gezeigten Konfigurationen auf. Die Anordnung 70 gemäß der vierten Ausführungsform weist eine Vielzahl von leitfähigen Teilen 71 auf, die zwischen der Source-Elektrode 33 und der oberen Oberfläche 38 der Chipinsel 37 angeordnet sind und von denen zwei der Vielzahl von leitfähigen Teilen 71 in der Querschnittsansicht von 4 zu sehen sind.
  • In der vierten Ausführungsform weist jedes erste leitfähige Teil 71 einen ersten Bereich 72 in der Form einer Bonddrahtschleife und einen zweiten Bereich 73 auf, der den ersten Bereich 72 bedeckt. Die einzelnen der Vielzahl von ersten leitfähigen Teilen 71 sind seitlich voneinander beabstandet und jeder erstreckt sich zwischen der Source-Elektrode 33 und der Chipinsel 37.
  • Die Vielzahl von ersten leitfähigen Teilen 71 kann eine unterschiedliche Struktur besitzen, zum Beispiel kann jedes erste leitfähige Teil eine durch Lot bedeckte kugelförmige Erhebung oder eine durch Lot bedeckte keilförmige Erhebung aufweisen. Die Vielzahl von ersten leitfähigen Teilen 71 kann gleichförmig über die seitliche Fläche der Source-Elektrode 33 verteilt sein, um eine einheitliche mechanische Verbindung bereitzustellen. Jedes der Vielzahl von ersten leitfähigen Teilen kann dieselbe Struktur besitzen, oder die Struktur eines oder mehrerer der ersten leitfähigen Teile kann sich unterscheiden.
  • Die Anordnung 70 weist zudem ein zweites leitfähiges Teil 74 auf, der zwischen der Gate-Elektrode 34 und der oberen Oberfläche 40 des nahen Endes 42 des Anschlusses 39 angeordnet ist. Das zweite leitfähige Teil 74 weist einen ersten Bereich 75 in der Form einer Wedge-Bondverbindung auf, der im Wesentlichen durch einen zweiten Bereich 76 mit einem niedrigeren Schmelzpunkt als dem Schmelzpunkt der Wedge-Bondverbindung 75 bedeckt ist. Die Wedge-Bondverbindung 75 kann Aluminium oder Kupfer aufweisen und hergestellt werden, indem unter Verwendung eines Wedge-Bonding-Werkzeugs eine Wedge-Bondverbindung auf der oberen Oberfläche 40 des Anschlusses 39 erzeugt wird. Die Wedge-Bondverbindung kann dann durch das elektrisch leitfähige Material mit einem niedrigeren Schmelzpunkt bedeckt werden, zum Beispiel ein elektrisch leitfähiges Haftmittel oder ein Weichlot.
  • Der Anschluss 39 kann ausgebildet werden, indem ein planer Anschluss 39 abgeschert wird, um das nahe Ende 42 zu erzeugen, das oberhalb des fernen Endes 43 positioniert ist.
  • Der Anschluss kann auch ausgebildet werden, indem ein planer Anschluss gebogen wird, wie in den in 2 und 3 gezeigten Ausführungsformen veranschaulicht ist.
  • Die in 3 bis 4 gezeigte Anordnung kann in einem Gehäuse verwendet werden, das einen Standardaufbau aufweist, wie ein SuperSO8-Gehäuse oder bei Gehäusen des TO-Typs wie einem T0220- oder einem TO247-Gehäuse. Der Gehäuseaufbau kann ein sogenanntes Durchgangslochgehäuse sein, bei dem die Anschlüsse in Löchern einer Leiterplatte montiert sind, oder eine SMD(surface mount device)-Konfiguration besitzen, bei der die Anschlüsse auf der Oberfläche der Leiterplatte montiert sind.
  • 5 zeigt ein Halbleitergehäuse 80, bei dem es sich um ein Durchgangslochgehäuse mit einem Standardgehäuseaufbau, zum Beispiel einem TO220-Gehäuseaufbau, handelt. Das Halbleitergehäuse 80 weist zudem eine Anordnung 81 auf, die eine Halbleitereinheit in der Form einer Transistoreinheit 82 mit einer ersten Seite 83 aufweist, die eine Source-Elektrode 84 und eine Gate-Elektrode 85 und einen Anschlussrahmen 86 aufweist.
  • Der Anschlussrahmen 86 weist eine Chipinsel 87 und drei Anschlüsse auf, von denen in der Querschnittsansicht von 5 nur ein einziger Anschluss 88 zu sehen ist. Die drei Anschlüsse sind neben einer gemeinsamen Seitenfläche 89 der Chipinsel 87 positioniert. Zwei der Anschlüsse sind in einem Abstand von der Seitenfläche 89 der Chipinsel 87 angeordnet, und ein in der Querschnittsansicht von 5 nicht zu sehender dritter Anschluss erstreckt sich von der Chipinsel 87 aus. Die Vielzahl von Anschlüssen besitzt eine erste Oberfläche 90, die in einer Ebene positioniert ist, die höher als eine obere Oberfläche 91 der Chipinsel 87 liegt.
  • Die Transistoreinheit 82 ist so angeordnet, dass sie sich zwischen dem Anschluss 88 und der Chipinsel 87 erstreckt. Die Source-Elektrode 84 weist in Richtung der oberen Oberfläche 91 der Chipinsel und ist über ihr positioniert, und die Gate-Elektrode 85 weist in Richtung der ersten Oberfläche 90 des Anschlusses 88 und ist über ihr positioniert.
  • Die Anordnung 81 weist ferner einen zwischen der Source-Elektrode 84 und der oberen Oberfläche 91 der Chipinsel 87 angeordnetes erstes leitfähiges Teil 92 auf, das die Source-Elektrode 84 von der oberen Oberfläche 91 der Chipinsel 87 beabstandet. Das erste leitfähige Teil 92 koppelt die Source-Elektrode 84 mechanisch und elektrisch mit der Chipinsel 87. Das erste leitfähige Teil 92 weist einen ersten Abstandsbereich 93 mit einem Schmelzpunkt T1 und einen zweiten Bereich 94 mit einem Schmelzpunkt T2 auf, wobei T2 niedriger als T1 ist. Dies ermöglicht es, den zweiten Bereich 94 zu schmelzen, während der erste Bereich 93 fest bleibt und den Abstand zwischen der ersten Seite 83 der Transistoreinheit 82 und der Chipinsel 87 beibehält.
  • Der erste Abstandsbereich 93 wird durch eine kugelförmige Erhebung bereitgestellt, die sich zwischen der Source-Elektrode 84 und der oberen Oberfläche 91 der Chipinsel 87 erstreckt und die Source-Elektrode 84 auf der oberen Oberfläche 91 der Chipinsel 87 durch einen Abstand D1 beabstandet. Der zweite Bereich 94 umgibt mindestens die Seitenflächen des ersten Abstandsbereichs 93 und weist ein elektrisch leitfähiges Material wie Weichlot oder ein elektrisch leitfähiges Haftmittel auf. Der zweite Bereich 94 stellt eine Haftverbindung zwischen der Source-Elektrode 84 und der Chipinsel 87 bereit.
  • Die Anordnung 81 weist ferner ein zweites leitfähiges Teil 95 auf, das zwischen der Gate-Elektrode 85 und der ersten Oberfläche 90 des Anschlusses 88 angeordnet ist. Das zweite leitfähige Teil 95 ist an einem nahen Ende 96 des Anschlusses 88 neben der Seitenfläche 89 der Chipinsel 87 angeordnet. Das zweite leitfähige Teil 95 weist einen ersten Abstandsbereich 97 auf, der sich zwischen der Gate-Elektrode 85 und der ersten Oberfläche 90 des Anschlusses 88 erstreckt, und einen zweiten Bereich 98, der mindestens die Seitenflächen des ersten Abstandsbereichs 97 bedeckt. Der erste Abstandsbereich 97 weist ein Material mit einem Schmelzpunkt T3 auf, und der zweite Bereich 98 weist ein Material mit einem Schmelzpunkt T4 auf, wobei T4 niedriger als T3 ist. Die Materialien des ersten Abstandsbereichs 97 und des zweiten Bereichs 98 des zweiten leitfähigen Teils 95 können dieselben sein wie die Materialien des ersten Abstandsbereichs 93 und des zweiten Bereichs 94 des ersten leitfähigen Teils 92. In diesem Fall ist T3 gleich T1 und T4 gleich T2. Dadurch wird es ermöglicht, dass die Source-Elektrode 84 und die Gate-Elektrode 85 im selben Prozess und bei derselben Temperatur am Anschlussrahmen 86 angebracht werden können. Der erste Abstandsbereich 97 kann durch eine kugelförmige Erhebung bereitgestellt werden, die sich zwischen der Gate-Elektrode 85 und der ersten Oberfläche 90 des Anschlusses 88 erstreckt. Das zweite leitfähige Teil 95 besitzt eine geringere Höhe als die Höhe des ersten leitfähigen Teils 92, so dass die Gate-Elektrode 85 in einem Abstand D2 von der oberen Oberfläche 91 der Chipinsel 87 angeordnet ist. Der Abstand D2 ist kleiner als der Abstand D1 zwischen der Source-Elektrode 84 und der oberen Oberfläche 91 der Chipinsel 87. Die erste Seite 83 der Transistoreinheit 82 ist im Wesentlichen parallel zur ersten Oberfläche 90 des Anschlusses 88 und der oberen Oberfläche 91 der Chipinsel 87 angeordnet und ist im Wesentlichen plan. Die Differenz des Abstandes D2 zwischen der Gate-Elektrode 85 und der ersten Oberfläche 90 des Anschlusses 88 und des Abstandes D1 zwischen der Source-Elektrode 84 und der oberen Oberfläche 91 der Chipinsel 87 wird durch die unterschiedlichen Größen des ersten leitfähigen Teils 92 und des zweiten leitfähigen Teils 95 ausgeglichen.
  • Die Transistoreinheit 82 ist eine vertikale Einheit und weist eine Drain-Elektrode 99 auf ihrer oberen zweiten Seite 100 auf, die von der Chipinsel 87 weg weist. Die Drain-Elektrode 99 ist mit einem der Anschlüsse neben dem Anschluss 88 über eine Kontaktklammer 101, die mit der Drain-Elektrode 99 durch zum Beispiel eine Lötverbindung und mit dem Anschluss durch eine weitere, nicht in der Querschnittsansicht von 5 zu sehende Lötverbindung elektrisch gekoppelt ist, elektrisch gekoppelt.
  • Das Halbleitergehäuse 80 weist ferner ein Gehäuse 102 in der Form einer Formmasse auf, zum Beispiel eines Epoxidharzes. Das Epoxidharz bedeckt die obere Oberfläche 91 und die Seitenfläche 89 der Chipinsel 87, die Transistoreinheit 82, das erste leitfähige Teil 92, das zweite leitfähige Teil 95, die Kontaktklammer 101, und das nahe Ende 96 der Anschlüsse. Eine untere Oberfläche 103 des nahen Endes 96 der Anschlüsse ist auch in das Epoxidharz des Gehäuses 102 eingebettet, so dass die Anschlüsse von einer ersten Seitenfläche 104 des Gehäuses 102 des Halbleitergehäuses 80 hervorstehen. Die Chipinsel 87 erstreckt sich von einer gegenüberliegenden Seite 105 des Gehäuses 102 aus und stellt eine Wärmesenkenregion 106 außerhalb des Gehäuses 102 bereit. Die Wärmesenkenregion 106 kann zudem ein Durchgangsloch 107 aufweisen, mit dem die Wärmesenkenregion 106 und die Chipinsel 87 an einer weiteren Komponente wie einem Bereich der Leiterplatte oder einem anderen Tragelement befestigt werden können. Eine untere Oberfläche 108 der Chipinsel 87 ist vom Epoxidharz freiliegend.
  • Das Verwenden des ersten leitfähigen Teils 92 ermöglicht es, dass die Transistoreinheit 82 in einer sogenannten Source-down-Anordnung innerhalb eines Standardgehäuseaufbaus montiert werden kann, bei dem die erste Oberfläche 90 der Anschlüsse in einer anderen Ebene angeordnet ist als die obere Oberfläche 91 der Chipinsel 87. Das erste leitfähige Teil 92 beabstandet zudem die erste Seite 83 der Transistoreinheit 82 und zwischen der ersten Seite 83 und Seitenflächen 110 der Transistoreinheit 82 gebildete Kanten 109 von der oberen Oberfläche 91 der Chipinsel 87.
  • Die seitliche Fläche des ersten leitfähigen Teils 92 kann so gewählt werden, dass die Kanten 109 durch das das Gehäuse 102 bildende Epoxidharz umgeben sind und sich nicht in Kontakt mit dem ersten leitfähigen Teil 92 befinden. Der zweite Bereich 94 des ersten leitfähigen Teils 92 kann sich in einem Fluidzustand befinden, da die Source-Elektrode 84 elektrisch mit der Chipinsel 87 verbunden ist. In diesem Fluidzustand kann der zweite Bereich 94 der äußeren Oberfläche des ersten Abstandsbereichs 93 entsprechen, um die seitliche Fläche des ersten leitfähigen Teils 92 zu definieren.
  • Die seitliche Fläche des ersten leitfähigen Teils 92 kann definiert werden, indem die seitliche Fläche des ersten Abstandsbereichs 93 und des zweiten Bereichs 94 definiert wird und/oder indem die Menge an Material festgelegt wird, die den zweiten Bereich 94 ausbildet. Gleichermaßen kann die seitliche Fläche des zweiten leitfähigen Teils 95 definiert werden, indem die seitliche Fläche des ersten Abstandsbereichs 97 und des zweiten Bereichs 98 definiert wird und/oder indem die Menge an Material festgelegt wird, die den zweiten Bereich 98 ausbildet.
  • Die Gate-Elektrode 85 besitzt typischerweise eine kleinere seitliche Fläche als die Source-Elektrode 84, so dass ein einziges zweites leitfähiges Teil 95 bereitgestellt werden kann, wohingegen die Vielzahl von ersten leitfähigen Teilen 92 bereitgestellt werden kann.
  • Obwohl in der Querschnittsansicht von 5 ein erstes leitfähiges Teil 92 gezeigt ist, können zwei oder mehr erste leitfähige Teile 92 bereitgestellt werden, die voneinander beabstandet sind. Jedes der zwei oder mehr ersten leitfähigen Teile erstreckt sich zwischen der oberen Oberfläche 91 der Chipinsel 87 und der Source-Elektrode 84.
  • Die Struktur des ersten leitfähigen Teils 92 und/oder des zweiten leitfähigen Teils 95 kann sich von der in 5 veranschaulichten unterscheiden. Zum Beispiel kann der erste Abstandsbereich 93 anstelle der kugelförmigen Erhebung durch eine Bonddrahtschleife oder eine keilförmige Erhebung bereitgestellt werden. Gleichermaßen kann der erste Abstandsbereich 97 des zweiten leitfähigen Teils 95 anstelle der kugelförmigen Erhebung eine keilförmige Erhebung oder eine Bonddrahtschleife aufweisen.
  • 6 zeigt eine perspektivische Draufsicht eines Halbleitergehäuses 120, das eine erste Transistoreinheit 121 und eine zweite Transistoreinheit 122 in einer Halbbrückenkonfiguration aufweist. Das Halbleitergehäuse 120 weist eine erste Chipinsel 123 auf, auf dem die erste Transistoreinheit 121 montiert ist, und eine zweite Chipinsel 124, auf dem die zweite Transistoreinheit 122 montiert ist. Die zweite Chipinsel 124 ist neben der ersten Chipinsel 123 angeordnet und zur ersten Chipinsel 123 koplanar.
  • Das Halbleitergehäuse 120 weist ferner einen L-förmigen Anschluss 125 auf, der einen ersten Gate-Kontaktanschluss bereitstellt. Die erste Chipinsel 123 weist eine Ausnehmung in einer Ecke auf, und ein einen nahen Bereich 127 bereitstellendes Bein des Anschlusses 125 ist in der Ausnehmung neben der ersten Chipinsel 123 positioniert. Der nahe Bereich 127 des Anschlusses 125 ist leicht nach oben gebogen und in einer Ebene angeordnet, die höher liegt als die Ebene der oberen Oberfläche der ersten Chipinsel 123 und der oberen Oberfläche der zweiten Chipinsel 124.
  • Das Halbleitergehäuse 120 weist ferner einen drei äußere Kontakte 129 aufweisenden Anschlussrahmenbereich 128 auf, der neben dem Anschluss 125 auf einer ersten Seite 130 der ersten Chipinsel 123 positioniert ist. Die zweite Chipinsel 124 ist neben einer gegenüberliegenden Seite 131 der ersten Chipinsel 123 angeordnet und besitzt eine L-Form, die mindestens zwei am fernen Ende der L-Form positionierte äußere Kontakte 132 aufweist. Zwei weitere Anschlüsse 133, 134 sind neben dem hervorstehenden Bereich der zweiten Chipinsel 124 und in einem Abstand von der zweiten Chipinsel 124 mit den äußeren Kontakten 132 angeordnet. Die Anschlüsse 128, 133, 134 sind im Wesentlichen zur ersten Chipinsel 123 und zur zweiten Chipinsel 124 koplanar.
  • Die erste Transistoreinheit 121 ist in einer Sourcedown-Anordnung montiert und besitzt eine in einem Eckbereich angeordnete Gate-Elektrode 126, die mittels eines leitfähigen Teils 135 am nahen Ende 127 des Anschlusses 125 montiert ist. Eine Source-Elektrode 136 ist zudem an einer unteren Seite 137 der ersten Transistoreinheit 121 angeordnet und durch eine Vielzahl von leitfähigen Teilen 138 auf der ersten Chipinsel 123 montiert und mit diesem elektrisch gekoppelt. Der zwischen der Gate-Elektrode 126 und dem nahen Bereich 127 des Anschlusses 125 positionierte leitfähige Teil 135 besitzt eine Höhe, die geringer ist als die Höhe der zwischen der Source-Elektrode 136 und der ersten Chipinsel 123 positionierten leitfähigen Teile 138. Die leitfähigen Teile 138 ermöglichen es, dass die untere Seite 137 der ersten Transistoreinheit 121 in einem Abstand von der oberen Oberfläche der ersten Chipinsel 123 angeordnet ist.
  • Die zweite Transistoreinheit 122 ist in einer Draindown-Anordnung auf der zweiten Chipinsel 124 montiert, so dass die Drain-Elektrode der zweiten Transistoreinheit 122 mit der zweiten Chipinsel 124 gekoppelt ist. Die äußeren Kontakte 132 der zweiten Chipinsel 124 stellen den Vein-Anschluss der Halbbrückenkonfiguration bereit. Die zweite Transistoreinheit 122 weist eine Source-Elektrode 139 und eine Gate-Elektrode 140 auf ihrer oberen Oberfläche auf. Die Source-Elektrode 139 ist durch einen Bonddraht 141, und um eine Source-Sensing-Funktion bereitzustellen, elektrisch mit dem Anschluss 133 gekoppelt. Die Gate-Elektrode 140 ist durch einen Bonddraht 142 elektrisch mit dem Anschluss 134 gekoppelt. Der Anschluss 134 stellt daher den zweiten Gate-Anschluss des Halbleitergehäuses 120 bereit.
  • Eine auf einer oberen Oberfläche 144 angeordnete Drain-Elektrode 143 der ersten Transistoreinheit 121 ist durch ein leitfähiges Teil 145, bei dem es sich um einen oder mehrere Bonddrähte oder eine Kontaktklammer handeln kann, elektrisch mit der Source-Elektrode 139 der zweiten Transistoreinheit 122 gekoppelt. Das Halbleitergehäuse 120 weist ferner ein leitfähiges Teil 146 auf, das sich zwischen der Drain-Elektrode 143 der ersten Transistoreinheit 121 und dem Anschlussrahmenbereich 128 erstreckt. Der Anschlussrahmenbereich 128 stellt einen Vaus-Ausgangsanschluss für die Halbbrückenkonfiguration bereit. Das leitfähige Teil 145 kann zum Beispiel durch einen oder mehrere Bonddrähte oder durch eine Kontaktklammer bereitgestellt werden.
  • Das Halbleitergehäuse 120 weist ferner ein Gehäuse 147 auf, das die obere Seite der Anschlüsse 125, 128, 133, 134 und die obere Seite der ersten Chipinsel 123 und der zweiten Chipinsel 124, die erste Transistoreinheit 121 und die zweite Transistoreinheit 122 sowie die verschiedenen Bonddrähte bedeckt. Das Gehäuse kann aus einer Formmasse wie einem Epoxidharz ausgebildet sein und kann zudem die Anschlüsse 125, 128, 133, 134 und die Chipinseln 123, 124 elektrisch voneinander isolieren.
  • Die untere Seite 137 der ersten Transistoreinheit 121 ist in einem Abstand von der oberen Oberfläche der ersten Chipinsel 123 angeordnet. Zwischen der unteren Seite 137 und den Seitenflächen der ersten Transistoreinheit 121 gebildete Kanten sind in einem Abstand von der oberen Oberfläche der ersten Chipinsel 123 angeordnet und im Gehäuse 147 eingebettet.
  • Die Source-down-Anordnung der ersten Transistoreinheit 121 kann dazu beitragen, die parasitäre Induktivität des Source-Anschlusses zu reduzieren, was wiederum dazu beitragen kann, die Schalteffizienz zu verbessern. Der Abstand zwischen der ersten Transistoreinheit 121 und der ersten Chipinsel 123 kann so gewählt werden, dass er zum Erreichen einer gewünschten Lawinendurchbruchspannung beiträgt.
  • Ausdrücke mit räumlichem Bezug wie „unter“, „unterhalb“, „unterer“, „über“, „oberhalb“, „oberer“ und dergleichen dienen zur Erleichterung der Beschreibung, um die Positionierung von einem Element relativ zu einem zweiten Element zu beschreiben. Diese Ausdrücke sollen zusätzlich zu verschiedenen Ausrichtungen, die in den Figuren dargestellt sind, verschiedene Ausrichtungen der Einheit aufweisen.
  • Ferner werden Ausdrücke wie „erster“, „zweiter“ und dergleichen auch verwendet, um verschiedene Elemente, Regionen, Abschnitte usw. zu beschreiben, und sind ebenfalls nicht als einschränkend aufzufassen. In der gesamten Beschreibung sind gleiche Elemente mit gleichen Begriffen bezeichnet.
  • Die hierin verwendeten Ausdrücke „aufweisen“, „besitzen“, „enthalten“, „einschließen“, „umfassen“ und dergleichen sind offene Begriffe, die das Vorhandensein der genannten Elemente oder Merkmale angeben, aber keine zusätzlichen Elemente oder Merkmale ausschließen. Die Artikel „ein“, „eine“ und „der“, „die“, „das“ sowie deren Deklinationen sollen sowohl den Plural als auch den Singular aufweisen, wenn der Zusammenhang nicht eindeutig etwas anderes vorgibt.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich etwas anderes vermerkt ist.
  • Obwohl hierin spezifische Ausführungsformen dargestellt und beschrieben wurden, wird dem Fachmann klar sein, dass eine Vielzahl von alternativen und/oder äquivalenten Implementierungen anstelle der hier gezeigten und beschriebenen spezifischen Ausführungsformen eingesetzt werden kann, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Die vorliegende Erfindung soll daher nur durch die Ansprüche und deren Äquivalente beschränkt werden.

Claims (20)

  1. Halbleiter-Packaging-Anordnung, aufweisend: eine Transistoreinheit, die eine erste Seite aufweist, wobei die erste Seite eine Source-Elektrode und eine Gate-Elektrode aufweist; eine Chipinsel, die eine erste Oberfläche aufweist, und einen eine erste Oberfläche aufweisenden Anschluss, wobei ein erstes leitfähiges Teil zwischen der Source-Elektrode und der ersten Oberfläche der Chipinsel angeordnet ist und die Source-Elektrode von der ersten Oberfläche der Chipinsel durch einen Abstand trennt, der größer als ein Abstand zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses ist.
  2. Anordnung nach Anspruch 1, wobei die Gate-Elektrode auf der ersten Oberfläche des Anschlusses angeordnet ist.
  3. Anordnung nach Anspruch 1 oder Anspruch 2, wobei die Source-Elektrode durch das erste leitfähige Teil elektrisch mit der Chipinsel gekoppelt ist.
  4. Anordnung nach einem der Ansprüche 1 bis 3, wobei die erste Oberfläche des Anschlusses in einer anderen Ebene als die erste Oberfläche der Chipinsel angeordnet ist.
  5. Anordnung nach einem der Ansprüche 1 bis 4, wobei der Anschluss derart ausgebildet ist, dass ein neben der Chipinsel positionierter Bereich der ersten Oberfläche des Anschlusses in einer anderen Ebene als die erste Oberfläche der Chipinsel angeordnet ist.
  6. Anordnung nach einem der Ansprüche 1 bis 5, ferner aufweisend ein zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses angeordnetes zweites leitfähiges Teil.
  7. Anordnung nach einem der Ansprüche 1 bis 6, ferner aufweisend eine zwischen der Source-Elektrode und der ersten Oberfläche der Chipinsel angeordnete Vielzahl von ersten leitfähigen Teilen.
  8. Anordnung nach einem der Ansprüche 1 bis 7, wobei das erste leitfähige Teil einen ersten Bereich aufweist, der einen ersten Schmelzpunkt aufweist, und einen zweiten Bereich, der einen zweiten Schmelzpunkt aufweist, der niedriger als der erste Schmelzpunkt ist.
  9. Anordnung nach Anspruch 8, wobei der erste Bereich im Wesentlichen durch den zweiten Bereich bedeckt ist.
  10. Anordnung nach Anspruch 8 oder Anspruch 9, wobei der erste Bereich mindestens ein Element aus der Gruppe aufweist, die besteht aus: einer kugelförmigen Erhebung, einer keilförmigen Erhebung, und einer Bonddrahtschleife.
  11. Anordnung nach Anspruch 8 oder Anspruch 9, wobei der zweite Bereich mindestens eines von Lot und elektrisch leitfähigem Haftmittel aufweist.
  12. Anordnung nach Anspruch 11, wobei der zweite Bereich Lot aufweist, das der äußeren Kontur des ersten Bereichs entspricht, so dass das Lot von einer zwischen der ersten Seite und mindestens einer Seitenfläche der Transistoreinheit gebildeten Kante beabstandet ist.
  13. Anordnung nach einem der Ansprüche 8 bis 10, ferner aufweisend zwischen dem ersten Bereich und dem zweiten Bereich angeordnete intermetallische Phasen.
  14. Anordnung nach einem der Ansprüche 9 bis 12, wobei zwischen der ersten Seite und Seitenflächen der Transistoreinheit gebildete Kanten in einem Abstand vom zweiten Bereich angeordnet sind.
  15. Halbleitergehäuse, aufweisend: eine eine erste Oberfläche aufweisende Chipinsel; mindestens zwei Anschlüsse, und eine oder mehrere Transistoreinheiten, aufweisend eine erste Seite, die eine Source-Elektrode und eine Gate-Elektrode aufweist, sowie eine der ersten Seite gegenüberliegende zweite Seite, wobei die zweite Seite eine Drain-Elektrode aufweist, wobei ein erstes leitfähiges Teil zwischen der Source-Elektrode und der ersten Oberfläche der Chipinsel angeordnet ist und diese durch einen Abstand trennt, der größer als ein Abstand zwischen der Gate-Elektrode und der ersten Oberfläche des Anschlusses ist.
  16. Halbleitergehäuse nach Anspruch 15, wobei eine Lücke zwischen einem der Chipinsel nahen Ende des Anschlusses und der Chipinsel innerhalb des Halbleitergehäuses kleiner ist als ein Abstand zwischen Bereichen des Anschlusses und der Chipinsel an einer äußeren Oberfläche des Halbleitergehäuses.
  17. Halbleitergehäuse nach Anspruch 15 oder Anspruch 16, wobei die Drain-Elektrode elektrisch mit mindestens einem der Anschlüsse gekoppelt ist.
  18. Halbleitergehäuse nach einem der Ansprüche 15 bis 17, wobei eine zwischen der ersten Seite und mindestens einer Seitenfläche der Transistoreinheit gebildete Kante der Transistoreinheit in einem Abstand vom ersten leitfähigen Teil angeordnet ist.
  19. Halbleitergehäuse nach einem der Ansprüche 15 bis 18, ferner aufweisend: eine zweite Chipinsel und eine zweite Transistoreinheit, die eine erste Seite aufweist, die eine Source-Elektrode und eine Gate Elektrode aufweist, sowie eine der ersten Seite gegenüberliegende zweite Seite, wobei die zweite Seite eine Drain-Elektrode aufweist, wobei die Drain-Elektrode auf der zweiten Chipinsel angeordnet ist.
  20. Halbleitergehäuse nach Anspruch 19, wobei die erste Transistoreinheit und die zweite Transistoreinheit in einer Halbbrückenanordnung konfiguriert sind.
DE102014118836.5A 2014-01-09 2014-12-17 Halbleiter-packaging-anordnung und halbleiter-package Active DE102014118836B4 (de)

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