DE102013108106A1 - Verpackungsmechanismen für Chips mit unterschiedlich großen Verbindern - Google Patents

Verpackungsmechanismen für Chips mit unterschiedlich großen Verbindern Download PDF

Info

Publication number
DE102013108106A1
DE102013108106A1 DE201310108106 DE102013108106A DE102013108106A1 DE 102013108106 A1 DE102013108106 A1 DE 102013108106A1 DE 201310108106 DE201310108106 DE 201310108106 DE 102013108106 A DE102013108106 A DE 102013108106A DE 102013108106 A1 DE102013108106 A1 DE 102013108106A1
Authority
DE
Germany
Prior art keywords
substrate
structures
packaged
package
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201310108106
Other languages
English (en)
Other versions
DE102013108106B4 (de
Inventor
Chih-Hua Chen
Chen-Shien Chen
Ching-Wen Hsiao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/924,215 external-priority patent/US9070644B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102013108106A1 publication Critical patent/DE102013108106A1/de
Application granted granted Critical
Publication of DE102013108106B4 publication Critical patent/DE102013108106B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

Ausführungsformen für Mechanismen zur Überprüfung eines Chip-Packages mit mehreren verpackten Chips auf einem Packagesubstrat verwenden ein Verbindungssubstrat, um elektrische Verbindungen zwischen Chips und dem Packagesubstrat sowie um Teststrukturen (oder Testpads) bereitzustellen. Teststrukturen, einschließlich Daisy-Chain-Strukturen, mit Metallleitungen zur Verbindung von Bondstrukturen, die mit Signal-, Leistungsquellen- und/oder Massestrukturen verbunden sind, werden mit Teststrukturen auf dem Verbindungssubstrat verbunden. Die Teststrukturen ermöglichen die Bestimmung der Verbindungsqualität und/oder der Funktionalitäten der verbundenen, verpackten Chips. Nachdem die elektrische Überprüfung abgeschlossen ist, werden die Metallleitungen, welche die Teststrukturen und die Bondstrukturen verbinden, durchtrennt, um eine vernünftige Funktion der Bauteile in dem Chip-Package zu ermöglichen. Die Mechanismen für die Ausbildung der Teststrukturen mit Testpads auf dem Verbindungssubstrat sowie das Durchtrennen der Metallverbindungsleitungen nach der Überprüfung können die Herstellungskosten verringern.

Description

  • Prioritätsbeanspruchungen sowie Querverweis auf verwandte Anmeldungen
  • Diese Anmeldung beansprucht die Priorität der provisorischen US-Anmeldung Nr. 61/798,136 (anwaltliches Aktenzeichen TSMC2013-0163P), mit dem Titel „Method and Apparatus for a Package Structure”, eingereicht am 15. März 2013, sowie der provisorischen US-Anmeldung Nr. 61/791,944 (anwaltliches Aktenzeichen TSMC2013-0164P), mit dem Titel „Packaging Interconnect Structure Apparatus and Method”, welche ebenso am 15. März 2013 eingereicht wurde. Beide der zuvor genannten provisorischen Anmeldungen sollen durch Bezugnahme in die vorliegende Anmeldung aufgenommen sein.
  • Hintergrund
  • Halbleiterbauteile werden für eine Vielfalt elektronischer Anwendungen, beispielsweise für Personal Computer, Mobiltelefone, Digitalkameras und andere elektronische Ausrüstungsgegenstände verwendet. Halbleiterbauteile werden typischerweise durch sequenzielles Abscheiden nichtleitender oder dielektrischer Materialschichten, leitfähiger Materialschichten sowie halbleitender Materialschichten über einem Halbleitersubstrat sowie durch Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie ausgebildet, um Schaltkreiskomponenten und Bauteile darauf auszubilden.
  • Die Halbleiterindustrie setzt damit fort, die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren, usw.) durch kontinuierliche Verringerung der minimalen Bauteilgrößen zu verbessern, wodurch es ermöglicht wird, dass mehr Komponenten in einen gegebenen Bereich integriert werden können. Diese kleineren elektronischen Komponenten bedürfen jedoch bei manchen Anwendungen kleinerer Verpackungen, welche weniger Raum einnehmen und/oder ein geringeres Gewicht als die bereits bekannten Verpackungen aufweisen.
  • Es wurden daher neuartige Verpackungstechnologien entwickelt. Durch Anpassung der neuartigen Verpackungstechnologien konnte das Integrationsniveau der Packages erhöht werden.
  • Diese relativ neuartigen Verpackungstechnologien für Halbleiter begegnen Herausforderungen bei der Herstellung.
  • Kurze Beschreibung der Zeichnungen
  • Für ein umfassenderes Verständnis der vorliegenden Offenbarung sowie deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung in Verbindung mit den begleitenden Zeichnungen genommen, bei welchen:
  • die 1 eine perspektivische Ansicht eines Chip-Package gemäß manchen Ausführungsformen ist;
  • die 2A eine Querschnittsansicht eines Chip-Package gemäß manchen Ausführungsformen zeigt;
  • die 2B eine Draufsicht des Chip-Package gemäß 2A gemäß manchen Ausführungsformen zeigt;
  • die 3A–3E Querschnittsansichten eines sequenziellen Ablaufs für die Ausbildung eines Verbindungssubstrates gemäß manchen Ausführungsformen veranschaulichen;
  • die 4A–4E Querschnittsansichten eines sequenziellen Ablaufs der Ausbildung eines verpackten Chips gemäß manchen Ausführungsformen veranschaulichen;
  • die 5A–5D Querschnittsansichten eines sequenziellen Ablaufs für die Ausbildung eines Chip-Package gemäß manchen Ausführungsformen veranschaulichen;
  • die 6 eine Querschnittsansicht eines Chip-Package gemäß manchen Ausführungsformen zeigt;
  • die 7A–7E Querschnittsansichten eines sequenziellen Ablaufs für die Ausbildung eines Die-Package gemäß manchen Ausführungsformen veranschaulichen;
  • die 8 eine Draufsicht eines Die-Package gemäß manchen Ausführungsformen zeigt;
  • die 9A eine Draufsicht von 5C gemäß manchen Ausführungsformen zeigt;
  • die 9B eine Draufsicht von 5C gemäß manchen Ausführungsformen zeigt;
  • die 10A elektrische Verbindungen zwischen einer Mehrzahl Testpads sowie Verbindungsstrukturen eines oder mehrerer verpackter Chips gemäß manchen Ausführungsformen zeigt;
  • die 10B getrennte elektrische Verbindungen zwischen einer Mehrzahl Testpads sowie Verbindungsstrukturen von einem oder mehreren verpackten Chips nach der elektrischen Überprüfung gemäß manchen Ausführungsformen zeigt; und
  • die 11A–11C Querschnittsansichten eines sequenziellen Ablaufs für die Überprüfung sowie Anbindung verpackter Chips während der Ausbildung eines Chip-Package gemäß manchen Ausführungsformen zeigen.
  • Übereinstimmende Bezugszeichen und -symbole in den verschiedenen Figuren beziehen sich grundsätzlich auf entsprechende Merkmale, soweit nichts anderes angegeben ist. Die Figuren sind dazu gezeichnet, die relevanten Aspekte der Ausführungsformen deutlich zu veranschaulichen und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Genaue Beschreibung
  • Die Herstellung und die Verwendung der Ausführungsformen der vorliegenden Offenbarung werden nachstehend genau diskutiert. Es sollte jedoch anerkannt werden, dass die vorliegende Offenbarung viele ausführbare erfindungsgemäße Konzepte bereitstellt, welche in einer breiten Vielfalt spezifischer Zusammenhänge ausgeführt werden können. Die diskutierten spezifischen Ausführungsformen sind veranschaulichend und sollen nicht den Umfang der Offenbarung beschränken.
  • Die 1 ist eine perspektivische Ansicht eines Chip-Package 100, welches einen verpackten Chip 110 umfasst, der mit einem Verbindungssubstrat 120 verbunden (bzw. gebondet) ist, welches wiederum mit einem Substrat (oder Packagesubstrat) 130 gemäß manchen Ausführungsformen verbunden ist. Zwei oder mehr verpackte Chips können mit dem Verbindungssubstrat 120 verbunden sein. Die zwei oder mehr verpackten Chips können sich voneinander unterscheiden. Jedoch könnten die zwei oder mehr verpackten Chips, die mit dem Verbindungssubstrat 120 verbunden sind, auch identisch sein. Beispielsweise könnten zwei identisch verpackte Speicherchips sowie eine verpackte Verarbeitungseinheit, etwa eine zentrale Recheneinheit (CPU) oder eine Grafikrecheneinheit (GPU), mit dem Verbindungssubstrat 120 verbunden sein.
  • Jeder verpackte Chip, etwa der verpackte Chip 110, umfasst zumindest einen Halbleiterchip (nicht dargestellt). Der Halbleiterchip umfasst ein Halbleitersubstrat, wie es bei der Herstellung von integrierten Halbleiterschaltkreisen verwendet wird, wobei integrierte Schaltkreise darin und/oder darauf ausgebildet sein können. Das Halbleitersubstrat bezieht sich auf irgendeine Konstruktion, welche Halbleitermaterialien aufweist, einschließlich, jedoch nicht beschränkt auf, massives Silizium, einen Halbleiterwafer, ein Silizium-auf-Nichtleiter-Substrat (SOI) oder ein Silizium-Germanium-Substrat. Es können jedoch auch andere Halbleitermaterialien verwendet werden, einschließlich Gruppe-III-, Gruppe-IV- sowie Gruppe-V-Elemente. Das Halbleitersubstrat kann weiterhin eine Vielzahl Isolationselemente (nicht dargestellt) aufweisen, etwa Shallow-Trench-Isolation-Elemente (STI) oder Local-Oxidation-of-Silicon-Elemente (LOCOS). Die Isolationselemente können die verschiedenen mikroelektronischen Elemente festlegen und isolieren. Beispiele der verschiedenen mikroelektronischen Elemente, welche in dem Halbleitersubstrat ausgebildet sein können, umfassen Transistoren (z. B. Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleitertransistoren (CMOS), bipolare Schichttransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs), usw.); Widerstände; Dioden; Kondensatoren, Spulen; Sicherungen sowie andere geeignete Elemente. Es werden verschiedene Prozesse durchgeführt, um die unterschiedlichen mikroelektronischen Elemente auszubilden, einschließlich Abscheidung, Ätzen, Implantierung, Fotolithografie, Ausheilen und/oder andere geeignete Prozesse. Die mikroelektronischen Elemente sind miteinander verbunden, um das integrierte Schaltkreisbauteil auszubilden, etwa ein logisches Bauteil, ein Speicherbauteil (z. B. ein SRAM), ein RF-Bauteil, ein Eingabe/Ausgabe(I/O)-Bauteil, ein System-auf-Chip(SoC)-Bauteil, Kombinationen dieser sowie andere geeignete Bauteilarten.
  • Das Verbindungssubstrat 120 kann aus einem Halbleiterwafer oder aus einem Waferanteil hergestellt sein. Bei manchen Ausführungsformen umfasst das Verbindungssubstrat 120 Silizium, Galliumarsenid, Silizium-auf-Nichtleiter(SOI) oder andere ähnliche Materialien. Das Verbindungssubstrat 120 umfasst Verbindungsstrukturen oder eine oder mehrere Umverteilungsschichten (RDL), um den verpackten Chip 120 und das Substrat 130 elektrisch zu verbinden. Die RDLs sind Verbindungsstrukturen nahe der Oberfläche des Chip-Package oder auf Verpackungsstrukturen, um die Herstellung elektrischer Verbindungen zu unterstützen. Bei manchen Ausführungsformen umfasst das Verbindungssubstrat 120 ebenso passive Bauteile wie Widerstände, Kondensatoren, Spulen und dergleichen, oder aktive Bauteile, wie Transistoren. Bei manchen Ausführungsformen umfasst das Substrat 130 zusätzliche integrierte Schaltkreise. Das Verbindungssubstrat 120 kann weiterhin durch das Substrat hindurchreichende Durchkontaktierungen (Through Substrate Vias (TSVs)) aufweisen, und es kann auch ein Interposer sein. Darüber hinaus kann das Verbindungssubstrat 120 auch aus anderen Materialien hergestellt sein. Bei manchen Ausführungsformen umfasst das Verbindungssubstrat 120 ebenso Bismaleimidtriazinharz (BT), FR-4 (ein Verbundmaterial aus gewobenem Glasfasergewebe mit einem flammwidrigen Epoxidharz), Keramik, Glas, Formmasse oder andere Auflagematerialien, welche die leitfähigen Pads oder Kontaktanlagen tragen können, welche für die Aufnahme der leitfähigen Anschlüsse benötigt werden.
  • Das Substrat 130 kann aus einem Halbleiterwafer oder aus einem Teilwafer hergestellt sein. Bei manchen Ausführungsformen umfasst das Substrat 130 Silizium, Galliumarsenid, Silizium-auf-Nichtleiter (SOI) oder andere ähnliche Materialien. Bei manchen Ausführungsformen umfasst das Substrat 130 ebenso passive Bauteile wie Widerstände, Kondensatoren, Spulen und dergleichen, oder aktive Bauteile wie Transistoren. Bei manchen Ausführungsformen umfasst das Substrat 130 zusätzliche integrierte Schaltkreise. Darüber hinaus kann das Substrat 130 aus anderen Materialien hergestellt sein. Beispielsweise ist bei manchen Ausführungsformen das Substrat 130 eine mehrschichtige Platine. Bei manchen Ausführungsformen umfasst das Substrat 130 ebenso Bismaleimidtriazinharz (BT), FR-4 (ein Verbundmaterial bestehend aus einem Glasfasergewebe mit einem flammwidrigen Epoxidharz), Keramik, Glas, Kunststoff, Klebeband, einen Film oder andere Trägermaterialien, welche die leitfähigen Pads oder Kontaktanlagen tragen können, die für die Aufnahme der leitfähigen Anschlüsse benötigt werden.
  • Der verpackte Chip 110 ist über Durchkontaktierungsverbinder 115 mit dem Verbindungssubstrat 120 verbunden, und das Verbindungssubstrat 120 ist über Durchkontaktierungsverbinder 125 mit dem Substrat 130 verbunden. Falls zwei oder mehr verpackte Chips, etwa der verpackte Chip 110 und andere verpackte Chips mit unterschiedlichen Größen von Verbindern mit dem Verbindungssubstrat 120 verbunden werden, könnte der Verpackungsmechanismus kompliziert werden. Darüber hinaus müssen auch die Herstellungskosten des Chip-Package, etwa des Chip-Package 100, ebenso berücksichtigt werden. Die Verbindungssubstrate 120 mit TSVs, welche auch Interposer genannt werden, stellen Funktionen für die elektrische Verbindung sowie Wärmeableitung zur Verfügung. Interposer sind jedoch teuer. Bei manchen Anwendungen, welche kostengünstige Chip-Packages erfordern, werden alternative Chip-Verpackungsstrukturen und Verfahren für die Ausbildung dieser benötigt.
  • Die 2A zeigt eine Querschnittsansicht eines Chip-Package 100' gemäß manchen Ausführungsformen. Das Package 100 umfasst einen verpackten Chip 110 A sowie einen verpackten Chip 100 B. Beispielsweise könnte der verpackte Chip 110 A eine zentrale Recheneinheit (CPU) oder eine grafische Steuereinheit (GPU) und der verpackte Chip 110 B könnte ein Speicherchip, etwa ein statischer Schreib-Lese-Speicher (SRAM), ein dynamischer Schreib-Lese-Speicher (DRAM) oder eine andere Art von Speicherbauteil sein. Der verpackte Chip 110 B könnte eine große Anzahl Eingänge/Ausgänge (I/Os) aufweisen. Daraus ergibt sich, dass die externen Verbinder für den verpackten Chip 110 B kleine Höcker sind, etwa Mikrohöcker (μ-Höcker). Der verpackte Chip 110 A weist Verbinder mit unterschiedlichen Größen auf. Die 2A zeigt, dass der verpackte Chip 110 A große und kleine Verbinder aufweist. Die kleinen Verbinder weisen ungefähr dieselbe Größe wie die Verbinder des verpackten Chips 110 B auf. Die großen Verbinder des verpackten Chips 110 A sind unmittelbar mit dem Substrat (oder dem Packagesubstrat) 130' verbunden, um Verbindungsstrukturen 115 A auszubilden. Die kleinen Verbinder des verpackten Chips 110 A und des verpackten Chips 110 B sind mit einem Verbindungssubstrat 120' verbunden, um Verbindungsstrukturen 115 B auszubilden. Das Verbindungssubstrat 120' ist mit der Verbindungsstruktur 135 des Substrates 130' über Verbinder 125' elektrisch verbunden. Die 2A zeigt ebenso externe Verbinder 138', die mit dem Substrat 130' verbunden sind.
  • Die 2B zeigt eine Draufsicht des Chip-Package 100' gemäß 2A gemäß manchen Ausführungsformen. Die 2B zeigt, dass der verpackte Chip 110 A neben dem verpackten Chip 110 B angeordnet ist. Das Verbindungssubstrat 120' ist unterhalb des verpackten Chips 110 B und einem Anteil des verpackten Chips 110 A angeordnet. Das in 2A gezeigte Verbindungsschema bezieht kein Substrat mit TSVs ein, dessen Herstellungskosten hoch wären. Daraus ergibt sich, dass das in 2A gezeigte Schema Herstellungskosten einspart. Ausführungsformen für Mechanismen für die Ausbildung des Chip-Package 100' werden nachstehend beschrieben.
  • Die 3A–3E veranschaulichen Querschnittsansichten eines sequenziellen Ablaufs für die Ausbildung des Verbindungssubstrats 120' gemäß manchen Ausführungsformen. Die 3A zeigt eine Umverteilungsstruktur 302, die über einem Substrat 301 ausgebildet ist. Wie zuvor erwähnt, kann das Substrat 301 für das Verbindungssubstrat 120' aus einem Halbleiterwafer, aus Glas oder aus einem anderen geeigneten Material bestehen. Bei manchen Ausführungsformen umfasst das Substrat 301 Silizium, Glas, Galliumarsenid, Silizium-auf-Nichtleiter (SOI) oder andere ähnliche Materialien. Die 3A–3E zeigen lediglich einen Bereich 300 eines einzelnen Verbindungssubstrates 120'. Während der Verarbeitung werden eine Anzahl Verbindungssubstrate 120' auf dem Substrat 301 ausgebildet. Am Ende der Verarbeitungsabfolge wird das Substrat 301 zersägt, um es in einzelne Verbindungssubstrate 120 zu zerteilen. Das Verbindungssubstrat 120' enthält keine aktiven Bauteile wie Transistoren, Speicherbauteile, usw. Das Verbindungssubstrat 120' enthält jedoch bei manchen Ausführungsformen passive Bauteile wie Widerstände oder Kondensatoren. Daraus ergibt sich, dass die Herstellungskosten des Verbindungssubstrates 120' vergleichsweise niedrig und insbesondere niedriger als die eines Interposers mit TSVs sind.
  • Die 3A–3E zeigen den Bereich 300 des Verbindungssubstrates 120 gemäß manchen Ausführungsformen. Bei der Verarbeitung umfasst das Substrat 301 eine Anzahl Bereiche ähnlich dem Bereich 300 für die Ausbildung zusätzlicher Verbindungssubstrate 120'. Die Umverteilungsstruktur 302 umfasst eine oder mehrere Umverteilungsschichten (RDLs), welche durch Passivierungsschichten isoliert sind. Beispiele für Umverteilungsstrukturen und Verbindungsstrukturen sowie für Verfahren für die Ausbildung dieser sind in den US-Anmeldungen Nr. 13/427,753 „Bump Structures for Multi-Chip Packaging”, eingereicht am 22. März 2012 (anwaltliches Aktenzeichen TSMC2011-1339) und Nr. 13/338,820, „Packaged Semiconductor Device and Method of Packaging the Semiconductor Device”, eingereicht am 28. Dezember 2011 (anwaltliches Aktenzeichen TSMC2011-1368) beschrieben. Beide der zuvor genannten Anmeldungen sind hiermit durch Verweis in ihrer Gesamtheit mit einbezogen.
  • Die 3A zeigt ebenso, dass die Ecken 303 durch Entfernen von Anteilen des Substrates 301 ausgebildet sind. Bei manchen Ausführungsformen werden die Ecken 303 mittels Laser entfernt (ein Lasereinkerbprozess), wobei Furchen in dem Substrat 301 entfernt werden. Es können jedoch auch andere Materialienentfernungsprozesse verwendet werden. Der Bereich 300 umfasst die Ecken 303, welche die Hälfte der Furchen sind. Die 3A zeigt, dass jede der Ecken 303 eine geneigte Seitenwand aufweist. Bei manchen Ausführungsformen beträgt der Winkel O zwischen der geneigten Seitenwand und einer Normalen der Substratoberfläche zwischen ungefähr 30° und ungefähr 60°. Die Ecken 303 können vor oder nach der Ausbildung der Umverteilungsstruktur 302 ausgebildet werden. Bei manchen Ausführungsformen werden die Ecken 303 nach der Ausbildung der Umverteilungsstruktur 302 ausgebildet.
  • Eine Plattierungssaatschicht 304 wird daraufhin auf der Umverteilungsstruktur 302 ausgebildet, wie es in 3B gemäß manchen Ausführungsformen gezeigt ist. Bei manchen Ausführungsformen besteht die Plattierungssaatschicht 304 aus Kupfer und wird mittels physikalischer Dampfabscheidung (PVD) ausgebildet. Es können jedoch auch andere leitfähige Schichten verwendet werden. Beispielsweise kann die Plattierungssaatschicht 304 aus Ti, einer Ti-Legierung, Cu und/oder einer Cu-Legierung bestehen. Die Ti-Legierung und die Cu-Legierung können Silber, Chrom, Nickel, Zinn, Gold, Wolfram und Kombinationen dieser aufweisen. Bei manchen Ausführungsformen beträgt die Dicke der Plattierungssaatschicht 304 zwischen ungefähr 0,1 μm und ungefähr 0,8 μm. Bei manchen Ausführungsformen umfasst die Plattierungssaatschicht 304 eine Diffusionssperrschicht, welche vor der Abscheidung der Plattierungssaatschicht ausgebildet wird. Die Plattierungssaatschicht 304 kann ebenso als eine Haftschicht in Bezug auf die darunter liegende Schicht dienen. Bei manchen Ausführungsformen besteht die Diffusionssperrschicht aus Ti mit einer Dicke von ungefähr 0,03 μm bis ungefähr 0,1 μm. Die Diffusionssperrschicht kann jedoch auch aus anderen Materialien bestehen, etwa aus TaN oder anderen anwendbaren Materialien, wobei der Dickenbereich nicht auf den zuvor genannten Bereich beschränkt ist. Die Diffusionssperrschicht wird bei manchen Ausführungsformen mittels PVD ausgebildet.
  • Nachdem die Plattierungssaatschicht 304 ausgebildet ist, wird eine Fotolackschicht 305 über dieser festgelegt, wie es in 3B gemäß manchen Ausführungsformen gezeigt ist. Die Fotolackschicht 304 kann mittels eines Nassprozesses ausgebildet werden, etwa einem Spin-on-Prozess, oder mittels eines Trockenprozesses, etwa durch Auftragen eines trockenen Films über der Oberfläche der Plattierungssaatschicht 304. Nachdem die Fotolackschicht 305 ausgebildet ist, wird die Fotolackschicht 305 strukturiert, um Öffnungen 306 auszubilden, welche für die Ausbildung von Verbindern verwendet werden (oder von Verbindungsstrukturen, etwa Höcker) für das Einzelverbindungssubstrat 120'. Die 3B zeigt ebenso, dass die Fotolackschicht 305 nahe den Ecken 303 entfernt wird, um die freigelegten Bereiche 306' auszubilden. Der verwendete Strukturierungsprozess umfasst Fotolithografie sowie die Fotolackentwicklung. Bei manchen Ausführungsformen beträgt die Breite W1 der Öffnungen 306 zwischen ungefähr 10 μm und ungefähr 60 μm. Bei manchen Ausführungsformen beträgt die Tiefe D1 der Öffnungen 306 zwischen ungefähr 15 μm und ungefähr 80 μm.
  • Anschließend wird bei manchen Ausführungsformen eine leitfähige Schicht 307 auf die Oberfläche der freigelegten Plattierungssaatschicht 304 plattiert, etwa über den Oberflächen in den Öffnungen 306 sowie über den Oberflächen der freigelegten Bereiche 306'. Die leitfähige Schicht 307 besteht bei manchen Ausführungsformen aus Kupfer, einer Kupferlegierung oder einer Kombination dieser. Im Anschluss an die Ausbildung der ersten leitfähigen Schicht 307 wird eine Lotschicht 308 über der leitfähigen Schicht 307 ausgebildet. Bei manchen Ausführungsformen werden sowohl die leitfähige Schicht 307 als auch die Lotschicht 308 durch Plattierungsprozesse ausgebildet. Die 3C zeigt die leitfähige Schicht 307 sowie die Lotschicht 308 nach ihrer Ausbildung gemäß manchen Ausführungsformen. Bei manchen Ausführungsformen beträgt die Dicke der leitfähigen Schicht 307 in den Öffnungen 306 zwischen ungefähr 10 μm und ungefähr 30 μm. Bei manchen Ausführungsformen beträgt die Dicke der Lotschicht 308 in den Öffnungen 306 zwischen ungefähr 5 μm und ungefähr 40 μm.
  • Die Dicken der leitfähigen Schicht 307 und der Lotschicht 308 über den freiliegenden Bereichen 306' sind größer als in den Öffnungen 306 aufgrund des größeren freiliegenden Oberflächenbereiches während des Plattierungsprozesses. Bei manchen Ausführungsformen beträgt die Dicke der leitfähigen Schicht 307 über den freiliegenden Bereichen 306 zwischen ungefähr 12 μm und ungefähr 40 μm. Bei manchen Ausführungsformen beträgt die Dicke der Lotschicht 308 über den freiliegenden Bereichen 306' zwischen ungefähr 5 μm und ungefähr 40 μm.
  • Nach der Ausbildung der leitfähigen Schicht 307 sowie der Lotschicht 308 wird die Fotolackschicht 305 entfernt, wie es in 3D gemäß manchen Ausführungsformen gezeigt ist. Der Entfernungsprozess kann das Trocken- oder Nassätzen umfassen. Ein Ätzprozess wird daraufhin durchgeführt, um die Plattierungssaatschicht 304, welche nicht durch die leitfähige Schicht 307 und die Lotschicht 308 bedeckt ist, zu entfernen.
  • Nachdem die Fotolackschicht 305 entfernt worden ist und nach dem Ätzen der freiliegenden Plattierungssaatschicht 304 sind die leitfähige Schicht 307 sowie die Lotschicht 308 über die Öffnungen 306 zugänglich, um externe Verbinder (oder Höckerstrukturen) 310 auszubilden. Die über den freiliegenden Bereichen 306' ausgebildete freiliegende leitfähige Schicht 307 und die Lotschicht 308 bilden Kontaktstrukturen 311. Ein Wiederaufschmelzprozess (Reflow-Prozess) wird daraufhin durchgeführt, um die Lotschicht 308 über der strukturierten leitfähigen Schicht 307 wiederaufzuschmelzen, um externe Verbinder 310 für die Verbindung vorzubereiten. Die Lotschicht 308, welche die leitfähige Schicht 307 nahe über den freiliegenden Bereichen 306' bedeckt, wird ebenso wieder aufgeschmolzen, um die Seitenwand oder die Seitenwände der leitfähigen Schicht 307 zu bedecken, wie es in 3D gemäß manchen Ausführungsformen gezeigt ist.
  • Anschließend an den zuvor beschriebenen Wiederaufschmelzprozess wird das Substrat 301 auf eine Dicke T1 verdünnt, wie es gemäß manchen Ausführungsformen in 3E gezeigt ist. Der Verdünnungsprozess kann einen Schleifprozess umfassen. Bei manchen Ausführungsformen beträgt die Dicke T1 zwischen ungefähr 20 μm und ungefähr 50 μm. Anschließend an den Verdünnungsprozess wird der Bereich 300 in einzelne Teile des gesamten Substrates 301 für die weitere Verpackung vereinzelt, wie es nachstehend beschrieben wird. Der Vereinzelungsprozess ist ein Sägeprozess gemäß manchen Ausführungsformen. Bei manchen Ausführungsformen werden benachbarte Kontaktstrukturen 311 benachbarter Verbindungssubstrate 120' vor dem Vereinzelungsprozess miteinander verbunden und nach dem Vereinzelungsprozess voneinander getrennt. Ein Teil dieser Kontaktstruktur 311 liegt in der Ritzlinie, welche den Bereich darstellt, durch welchen das Sägeblatt bei derartigen Ausführungsformen hindurch schneidet.
  • Die 4A–4E veranschaulichen Querschnittsansichten eines sequenziellen Ablaufs für die Ausbildung des verpackten Chips 110 A gemäß manchen Ausführungsformen. Die 4A zeigt eine Umverteilungsstruktur 402, welche über einem Bereich 400 des Substrates 401 ausgebildet ist, wobei diese Halbleiterbauteile (nicht dargestellt), Verbindungsstrukturen (nicht dargestellt) und Kontaktpads (nicht dargestellt) umfasst, welche über Verbindungsstrukturen ausgebildet sind, um elektrische Verbindungen mit den Halbleiterbauteilen herzustellen. Die Halbleiterbauteile können aktive oder passive sein. Die Verbindungsstrukturen können Metallschichten und unterschiedliche Durchkontaktierungsschichten umfassen, welche für die Verbindung der Metallschichten verwendet werden. Die leitfähigen Schichten der Verbindungsstrukturen werden mit Hilfe dielektrischer Schichten voneinander isoliert. Die Umverteilungsstruktur 402 wird über Kontaktpads ausgebildet, um elektrische Verbindungen mit Kontaktpads und Halbleiterbauteilen in dem Substrat 401 herzustellen. Die 4A–4E zeigen lediglich den Bereich 400 eines einzelnen Chips. Während der Verarbeitung werden eine Mehrzahl Chips auf dem Substrat 401 ausgebildet. Am Ende des Verarbeitungsablaufes wird das Substrat 401 zersägt, um es in einzelne verpackte Chips 110 A zu zerteilen.
  • Die Umverteilungsstruktur 402 umfasst eine oder mehrere Umverteilungsschichten (RDLs), welche über Passivierungsschichten isoliert sind. Eine Plattierungssaatschicht 404 wird daraufhin auf der Umverteilungsstruktur 402 ausgebildet, wie es in 4B gemäß manchen Ausführungsformen gezeigt ist. Die Plattierungssaatschicht 404 ähnelt der zuvor beschriebenen Plattierungssaatschicht 304. Bei manchen Ausführungsformen beträgt die Dicke der Plattierungssaatschicht 404 zwischen ungefähr 0,1 μm und ungefähr 1,0 μm. Bei manchen Ausführungsformen umfasst die Plattierungssaatschicht 404 eine Diffusionssperrschicht, welche vor der Abscheidung der Plattierungssaatschicht ausgebildet wird. Die Plattierungssaatschicht 304 kann ebenso als Haftschicht in Bezug auf die darunter liegende Schicht dienen. Bei manchen Ausführungsformen besteht die Diffusionssperrschicht aus Ti bei einer Dicke zwischen ungefähr 0,01 μm und ungefähr 0,1 μm.
  • Nachdem die Plattierungssaatschicht 404 ausgebildet worden ist, wird eine Fotolackschicht 405 über dieser abgeschieden und strukturiert, wie es in 4B gemäß manchen Ausführungsformen gezeigt ist. Der Ausbildungsprozess der Fotolackschicht 405 ähnelt dem Prozess der Fotolackschicht 305. Das für die Ausbildung der Fotolackschicht 405 verwendete Material könnte ebenso dem der Fotolackschicht 305 ähneln. Nach dem Strukturieren der Fotolackschicht 405 wird eine leitfähige Schicht 407 auf die Oberfläche der freiliegenden Plattierungssaatschicht 404 plattiert, etwa über den Oberflächen in den Öffnungen 406. Die leitfähige Schicht 407 besteht bei manchen Ausführungsformen aus Kupfer, einer Kupferlegierung oder aus einer Kombination dieser. Bei manchen Ausführungsformen beträgt die Dicke T2 der leitfähigen Schicht 407, welche in den Öffnungen 406 ausgebildet ist, zwischen ungefähr 20 μm und ungefähr 80 μm. Bei manchen Ausführungsformen beträgt die Breite W2 der leitfähigen Schicht 407, die in den Öffnungen 406 ausgebildet ist, zwischen ungefähr 60 μm und ungefähr 300 μm.
  • Anschließend wird die leitfähige Schicht 407 ausgebildet und die Fotolackschicht 405 entfernt, wie es in 4C gemäß manchen Ausführungsformen gezeigt ist. Der Entfernungsprozess kann das Trocken- oder das Nassätzen umfassen. Nachdem die Fotolackschicht 405 entfernt worden ist, liegt die leitfähige Schicht 407 in den Öffnungen 406 frei. Bei manchen Ausführungsformen beträgt die Dicke T2 der leitfähigen Schicht 407, die in den Öffnungen 406 ausgebildet ist, zwischen ungefähr 20 μm und 80 μm. Bei manchen Ausführungsformen beträgt die Breite W2 der leitfähigen Schicht 407, welche in den Öffnungen 406 ausgebildet ist, zwischen ungefähr 60 und ungefähr 300 μm.
  • Nachdem die Fotolackschicht 405 entfernt worden ist, wird eine Fotolackschicht 408 über dem Substrat 401 abgeschieden und strukturiert, wie es in 4D gemäß manchen Ausführungsformen gezeigt ist. Der Ausbildungsprozess der Fotolackschicht 408 ähnelt dem der Fotolackschicht 405. Das für die Ausbildung der Fotolackschicht 408 verwendete Material könnte ebenso dem der Fotolackschicht 405 ähneln. Die Strukturen der Fotolackschicht 408 umfassen Öffnungen 409 I und 409 II. Die 4D zeigt, dass die Größen der Öffnungen 409 I im Wesentlichen dieselben sind wie die Größen der Strukturen der leitfähigen Schicht 407 gemäß 4C. Die Größen der Öffnungen 409 II sind kleiner als die Größen der Öffnungen 409 I, um kleinere Verbinder (oder Höckerstrukturen) auszubilden. Bei manchen Ausführungsformen beträgt die Breite W3 der Öffnungen 409 II zwischen ungefähr 50 μm und ungefähr 290 μm.
  • Nach dem Strukturieren der Fotolackschicht 408 werden eine leitfähige Schicht 410 sowie eine Lotschicht 411 auf das Substrat 401 plattiert, um zumindest Anteile der Öffnungen 409 I und 409 II zu füllen, wie es in 4D gezeigt ist. Die leitfähige Schicht 410 besteht bei manchen Ausführungsformen aus Kupfer, einer Kupferlegierung oder einer Kombination dieser. Die Lotschicht 411 wird über der leitfähigen Schicht 410 ausgebildet. Aufgrund des Größenunterschiedes der Öffnungen 409 I und 409 II unterscheiden sich die Dicken der leitfähigen Schicht 410 und der Lotschicht 411, welche in diesen beiden Öffnungsarten ausgebildet sind. Der Plattierungsprozess wird in breiteren Öffnungen dickere Schichten aufwachsen. Bei manchen Ausführungsformen beträgt die Dicke T3 der leitfähigen Schicht 410, welche in den Öffnungen 409 I ausgebildet wird, zwischen ungefähr 10 μm und ungefähr 60 μm, wobei die Dicke T4 der Lotschicht 411 in den Öffnungen 409 I zwischen ungefähr 20 μm und ungefähr 40 μm beträgt. Bei manchen Ausführungsformen beträgt die Dicke T5 der leitfähigen Schicht 410, welche in den Öffnungen 409 II ausgebildet wird, zwischen ungefähr 12 μm und ungefähr 40 μm, wobei die Dicke T6 der Lotschicht 411 in den Öffnungen 409 II zwischen ungefähr 5 μm und ungefähr 40 μm beträgt.
  • Anschließend wird die Lotschicht 407 abgeschieden und die Fotolackschicht 408 entfernt, wie es in 4E gemäß manchen Ausführungsformen gezeigt ist. Der Entfernungsprozess kann das Trocken- oder Nassätzen umfassen. Nachdem die Fotolackschicht 408 entfernt worden ist, wird ein Ätzprozess durchgeführt, um die Plattierungssaatschicht 404, welche nicht von den leitfähigen Schichten 407, 410 und der Lotschicht 411 bedeckt ist, zu entfernen. Die leitfähige Schicht 407, die leitfähige Schicht 410 sowie die Lotschicht 411 in den Öffnungen 409 I liegen frei, um externe Verbinder (oder Höckerstrukturen) 412 auszubilden. Ein Wiederaufschmelzprozess wird daraufhin durchgeführt, um die externen Verbinder 412 und 413 für die Verbindung vorzubereiten. Die 4E zeigt die Verbinder 412 und 413 nach dem Wiederaufschmelzprozess gemäß manchen Ausführungsformen.
  • Nach dem zuvor beschriebenen Wiederaufschmelzprozess wird der Bereich 400 in individuelle Teile des gesamten Substrats 401 vereinzelt und damit zu einem verpackten Chip 110 A, welcher bereit für das weitere Verpacken ist. Der Vereinzelungsprozess ist gemäß manchen Ausführungsformen ein Sägeprozess.
  • Der verpackte Chip 110 B weist externe Verbinder derselben Größe auf, wie es in 2A gezeigt ist. Der Prozessablauf für die Ausbildung der externen Verbinder des verpackten Chips 110 B kann aus dem in den 3A–3E und den 4A–4E beschriebenen Prozessablauf entnommen werden.
  • Nachdem die Verbindungssubstrate 120', die verpackten Chips 110A sowie die verpackten Chips 110 B vorbereitet bzw. bereitgestellt worden sind, werden sie auf den Substraten 130' angeordnet. Die 5A–5D veranschaulichen Querschnittsansichten eines sequenziellen Ablaufs für die Ausbildung des Chip-Package 100' gemäß manchen Ausführungsformen. Die 5A zeigt, dass ein Substrat 130' bereitgestellt wird. Das Substrat 130' umfasst eine Mehrzahl Bondingstrukturen 501, welche über der Verbindungsstruktur 505 ausgebildet sind. Bei manchen Ausführungsformen sind die Bondingstrukturen 501 Bondingpads. Bei manchen Ausführungsformen besteht eine Lotschicht über den Bondingpads auf jeder der Bondingstrukturen 501, welche zu Höckerstrukturen im Verlauf der nachfolgenden Verarbeitung werden. Verbindungsstrukturen 505 umfassen leitfähige Schichten, etwa Metallschichten 503 sowie Durchkontaktierungen 504, etwa Plattierungsdurchlässe (Plating Through Holes – PTHs), welche gemäß manchen Ausführungsformen in einem oder in mehreren dielektrischen Materialien ausgebildet sind. Die Durchkontaktierungen 504 sind mit den Bondingpads 506 auf der gegenüberliegenden Seite des Substrates 130' elektrisch verbunden. Die Verbinder werden an den Bondingpads 506 zu einem späteren Zeitpunkt ausgebildet, was nachstehend noch beschrieben wird. Bei manchen Ausführungsformen umfasst das Substrat 130' ein oder mehrere dielektrische Materialien bestehend aus einem Verbundmaterial, zusammengesetzt aus einem Glasfasergewebe mit einem flammresistenten Epoxidharz.
  • Das Substrat 130' umfasst ebenso eine Öffnung 502, um ein Verbindungssubstrat 120' zu beherbergen. Die 5B zeigt das Verbindungssubstrat 120', welches in der Öffnung 502 angeordnet und mit der Verbindungsstruktur 505 des Substrates 130' verbunden ist. Die 5B zeigt, dass die Lotkugeln 125' in eine Lücke zwischen der Verbindungsstruktur 505 und dem Substrat 130' angeordnet werden. Die Lotkugeln 125' werden mit der benachbarten leitfähigen Struktur der Verbindungsstruktur 505 sowie mit Kontaktstrukturen 311 des Verbindungssubstrates 120' verlötet, um das Verbindungssubstrat 120' mit dem Substrat 130' gemäß manchen Ausführungsformen physikalisch und elektrisch zu verbinden.
  • Nachdem das Verbindungssubstrat 120' mit dem Substrat 130' verbunden worden ist, werden die verpackten Chips 110 A und 110 B mit dem Verbindungssubstrat 120' sowie dem Substrat 130' verbunden, wie es in 5C gemäß manchen Ausführungsformen gezeigt ist. Es kann entweder der verpackte Chip 110 A oder der verpackte Chip 110 B als erstes verbunden werden. Zusätzlich kann, nachdem ein verpackter Chip verbunden worden ist, ein elektrischer Test durchgeführt werden, um sicherzustellen, dass die Verbindung des verpackten Chips gut ist, bevor der andere verpackte Chip verbunden wird. Beispielsweise wird der verpackte Chip 110 A angehoben und über dem Substrat 130' angeordnet, um mit den Bondingstrukturen 501 verbunden zu werden, um verbundene Strukturen 115 A auszubilden, und ein Teil der externen Verbinder (oder Höckerstrukturen) 310 des Verbindungssubstrates 120', um verbundene Strukturen 115 B auszubilden. Der Verbindungsprozess umfasst das Wiederaufschmelzen des Lotes. Anschließend wird bei manchen Ausführungsformen ein elektrischer Test durchgeführt, um sicherzustellen, dass die Verbindung des verpackten Chips 110 A gute Ergebnisse erreicht, noch bevor der verpackte Chip 110 B mit den verbleibenden Verbindern 310 des Verbindungssubstrates 120' verbunden wird. Der elektrische Test ermöglicht die Erkennung unzureichend verbundener verpackter Chips, um die Verschwendung zusätzlicher Ressourcen zu verhindern, etwa der verpackten Chips 110 B, indem diese mit bekannten schlechten verpackten Strukturen verbunden werden.
  • Nachdem der elektrische Test durchgeführt worden ist, wird bei manchen Ausführungsformen der verpackte Chip 110 B mit den verbleibenden Verbindern 310 des Verbindungssubstrates 120' verbunden, um die verbundenen Strukturen 115 B auszubilden. Der elektrische Test kann jedoch optional sein. Bei manchen Ausführungsformen wird ein weiterer elektrischer Test durchgeführt, nachdem der verpackte Chip 110 B verbunden worden ist. Dieser weitere elektrische Test kann die Qualität der Verbindung des verpackten Chips 110 B überprüfen, um die Verschwendung von Ressourcen zu verringern. Nachdem beide verpackten Chips 110 A und 110 B mit dem Substrat 130' und dem Verbindungssubstrat 120' verbunden worden sind, wird eine Vergussmasse 512 über dem Substrat 130' angewendet, um die verpackten Chips 110 A und 110 B zu bedecken, und um den Freiraum unterhalb der verpackten Chips 110 A und 110 B aufzufüllen, wie es in 5D gemäß manchen Ausführungsformen gezeigt ist. Bei manchen Ausführungsformen wird eine Unterfüllung (nicht dargestellt) angewendet, um den Freiraum unterhalb der verpackten Chips 110 A und 110 B aufzufüllen, bevor noch die Vergussmasse 512 aufgebracht wird. Ein thermischer Wiederaufschmelzprozess wird durchgeführt, um die Vergussmasse 512 sich setzen zu lassen. Falls eine Unterfüllung angewendet wird, wird ein thermischer Aufschmelzprozess ebenso unmittelbar im Anschluss durchgeführt, um die Unterfüllung sich setzen zu lassen.
  • Nachdem die Vergussmasse 512 ausgebildet worden ist, werden externe Verbinder (etwa Lotkugeln) 138' auf Bondingpads 506 ausgebildet, um das Chip-Package 100', wie es in 5D gemäß manchen Ausführungsformen gezeigt ist, auszubilden. Der Prozess könnte das Umdrehen des Substrates 130' umfassen sowie das Anordnen des Substrates 130' auf einer Klebeschicht (nicht dargestellt) mit Vergussmasse 512, welche die Klebeschicht kontaktiert. Nachdem das Substrat 130' an der Klebeschicht gesichert ist, werden Lotkugeln 138' über Bondingpads 506 angeordnet und mit den Bondingpads durch einen Wiederaufschmelzprozess verbunden. Das Chip-Package 100' wird daraufhin vereinzelt, um von anderen Chip-Packages 100' des Substrates 130' getrennt zu werden. Die 5D zeigt das Chip-Package 100' gemäß manchen Ausführungsformen.
  • Die 6 zeigt eine Querschnittsansicht eines Chip-Package 100'' gemäß manchen Ausführungsformen. Das Chip-Package 100'' umfasst einen verpackten Chip 110c sowie einen verpackten Chip 110 D. Beide verpackten Chips 110 C und 110 D weisen eine große Anzahl Eingänge/Ausgänge (I/Os) auf. Daraus ergibt sich, dass die externen Verbinder für diese kleine Höcker sind, etwa Mikrohöcker (μ-Höcker). Beide gepackten Chips 110 C und 110 D sind mit einem Verbindungssubstrat 120'' verbunden, um die Bondingstrukturen 115'' auszubilden. Eine Klebeschicht 610 wird dazu verwendet, um das Verbindungssubstrat 120'' an dem Substrat (oder an dem Packagesubstrat) 130'' anzuheften. Das Verbindungssubstrat 120'' ist mit der Verbindungsstruktur 135' des Substrates 130' über Verbindungsbauteile, etwa Drahtverbindungen 125'' elektrisch verbunden. Andere Arten Verbindungsbauteile, etwa die zuvor beschriebenen Lotkugeln 125', können ebenso verwendet werden. Eine der zuvor beschriebenen Öffnung 502 ähnelnde Öffnung zur Einhausung des Verbindungssubstrates 120' kann ebenso ausgebildet sein, um das Verbindungssubstrat 120'' zu beherbergen. Die 6 zeigt ebenso externe Verbinder 138'', welche mit dem Substrat 130'' verbunden sind.
  • Die Ausbildungsmechanismen für die Verbindungssubstrate 120'' ähneln denjenigen des Verbindungssubstrates 120'. Die Ausbildungsmechanismen der verpackten Chips 110c und 110 D ähneln den Ausbildungsmechanismen des zuvor beschriebenen verpackten Chips 110 B. Das Substrat 130'' ähnelt dem Substrat 130'; die Verbindungsstrukturen und die Bondstrukturen auf dem Substrat 130'' könnten jedoch in sich von dem Substrat 130' unterscheidenderweise angeordnet sein.
  • Nachdem das Verbindungssubstrat 120'', der verpackte Chip 110 C sowie der verpackte Chip 110 D vorbereitet oder bereitgestellt worden sind, können sie auf dem Substrat 130'' angeordnet werden. Die 7A–7E veranschaulichen Querschnittsansichten eines sequenziellen Ablaufs der Ausbildung des Chip-Package 100'' gemäß manchen Ausführungsformen. Die 7A zeigt, dass ein verpackter Chip 110 C aufgenommen und über einem Verbindungssubstrat 120'' angeordnet wird, um mit dem Substrat 120'' verbunden zu werden. Der verpackte Chip 110 C wird daraufhin mit dem Verbindungssubstrat 120'' verbunden. Daraufhin wird eine elektrische Überprüfung durchgeführt, um die Qualität der Verbindung zu testen, und um die Qualität des verpackten Chips 110 C mit Hilfe elektrischer Sonden 710 zu überprüfen, wie es in 7B gemäß manchen Ausführungsformen gezeigt ist. Die elektrische Prüfung ist jedoch optional.
  • Anschließend wird das Verbindungssubstrat 120'' mit dem Substrat 130'' verbunden, etwa mit Hilfe einer Klebeschicht (nicht dargestellt), wie zuvor erwähnt. Darüber hinaus wird eine elektrische Verbindung zwischen dem Verbindungssubstrat 120'' und dem Substrat 130'' hergestellt. Die 7C zeigt, dass die elektrische Verbindung mit Hilfe von Drahtverbindungen 125'' gemäß manchen Ausführungsformen hergestellt wird. Nachfolgend werden die elektrischen Verbindungen hergestellt, indem ein verpackter Chip 110 D über einem Verbindungssubstrat 120'', mit dem er verbunden werden soll, angeordnet wird, wie es in 7D gemäß manchen Ausführungsformen gezeigt ist.
  • Nachdem der verpackte Chip 110D mit dem Verbindungssubstrat 120'' verbunden worden ist, wird eine Vergussmasse 712 über dem Substrat 130 ausgebildet, um die verpackten Chips (110 C und 110 D) sowie das Substrat (120'') und die Verbindungsstrukturen (die Bondstrukturen zwischen verpackten Chips und dem Substrat 120''; sowie die Drahtverbindungen 125'') über dem Substrat 130'' zu schützen. Bei manchen Ausführungsformen wird zunächst eine Unterfüllung unter den verpackten Chips 110 C und 110 D vor der Ausbildung der Vergussmasse 712 ausgebildet. Die vorangestellte Ausbildung der Unterfüllung ist jedoch optional. Einige Vergussmassenmaterialien können ebenso als Unterfüllung dienen, um die Lücke zwischen den verpackten Chips 110 C/110 D und dem Substrat 120'' zu füllen. Nachdem die Vergussmasse 712 ausgebildet worden ist, werden externe Verbinder 138'' auf der gegenüberliegenden Seite (gegenüber von den verbundenen, verpackten Chips 110 C und 110 D) ausgebildet, um das Chip-Package 100'' auszubilden, wie es in 7E gezeigt ist. Wie zuvor erwähnt, könnte jedes Substrat 130'' eine Mehrzahl Chip-Packages aufweisen. Die Chip-Packages 100'' werden daraufhin in einzelne Teile vereinzelt. Die 7E zeigt das Chip-Package 100'', nachdem es vereinzelt worden ist.
  • Der zuvor beschriebene Prozessablauf zur Ausbildung des Chip-Package 100'' ist lediglich eine Ausführungsform. Andere Prozessabläufe können ebenso verwendet werden. Beispielsweise könnte das Verbindungssubstrat 120'' auf dem Substrat 130'' angeordnet worden sein, noch bevor die verpackten Chips 110 C und 110 D mit dem Substrat 120'' verbunden werden. Darüber hinaus könnte der verpackte Chip 110 D mit dem Verbindungssubstrat 120'' noch vor dem verpackten Chip 110 C verbunden worden sein. Die Auswahl, welcher Chip als erstes verbunden wird, hängt von den Komponenten auf dem Chip-Package 102' ab und davon, wie diese Komponenten verwendet werden. Beispielsweise kann der verpackte Chip 110 C als erstes verbunden werden, weil die Überprüfung des verpackten Chips 110D das Vorliegen des Package-Chips 110 C erfordert. Andere Überlegungen können notwendig sein, um über die Abfolge der Verbindung zu entscheiden, und ob eine elektrische Überprüfung bei der Ausbildungsabfolge des Chip-Package 100'' durchgeführt werden soll.
  • Die zuvor beschriebenen Ausführungsformen zeigen zwei verpackte Chips, die jeweils in einem Chip-Package verpackt sind, etwa die verpackten Chips 110 A und 110 B auf dem Chip-Package 110' oder die verpackten Chips 110 C und 110 D auf dem Chip-Package 100''. Es können jedoch auch mehr als zwei verpackte Chips auf jedem Chip-Package existieren. Die 8 zeigt eine Draufsicht eines Chip-Package 100* mit drei verpackten Chips 110 E, 110 F und 110 G, welche mit einem Verbindungssubstrat 120* verbunden sind, welches wiederum mit einem Substrat 130* gemäß manchen Ausführungsformen verbunden ist. Das Verbindungssubstrat 120* ähnelt dem zuvor beschriebenen Verbindungssubstrat 120'' und das Substrat 130* ähnelt dem zuvor beschriebenen Substrat 130''. Die Querschnittsansicht des Chip-Package 100* ähnelt der Querschnittsansicht des Chip-Package 102' gemäß 6. Eine höhere Anzahl Chip-Packages, etwa 4, 5 oder mehr, könnte auf dem Verbindungssubstrat 120* angeordnet und mit diesem verbunden sein, ähnlich dem zuvor beschriebenen Substrat 120' oder 120'', und sie könnten unmittelbar oder mittelbar mit einem Substrat 130 verbunden sein, das dem zuvor beschriebenen Substrat 130' oder 130'' ähnelt.
  • Wie in der Beschreibung der 5C, 7B und 7D zuvor erwähnt, können nachdem ein oder mehrere verpackte Chips, etwa 110 A, 110 B, 110 C und/oder 110 D mit dem Verbindungssubstrat 120' oder 120'' verbunden worden sind, elektrische Tests durchgeführt werden, um die Qualität der Verbindung und möglicherweise ebenso die Funktionalität der verbundenen, verpackten Chips oder des verbundenen, verpackten Chips zu überprüfen. Bei manchen Ausführungsformen weist das Verbindungssubstrat 120' eine Mehrzahl Testpads 910 auf, welche nicht von den verpackten Chips 110 A und 110 B bedeckt sind, wie es in 9A gemäß manchen Ausführungsformen gezeigt ist. Die 9A zeigt eine Draufsicht der 5C gemäß manchen Ausführungsformen. Bei manchen Ausführungsformen werden die Testpads 910 von der oberen Metallschicht der RDL der Umverteilungsstruktur 302 (siehe 3E) ausgebildet. Bei manchen anderen Ausführungsformen werden die Bereiche der Testpads 910 neben den Öffnungen 306 und den Testpads geöffnet, und die Testpads 910 bestehen aus einer leitfähigen Schicht 307 oder einer Kombination einer leitfähigen Schicht 307 und einer Lotschicht 308. Verbindungsstrukturen werden zwischen den Testpads 910 und den verpackten Chips 110A und/oder 110 B ausgebildet, um die elektrische Überprüfung zu ermöglichen. Die 9A zeigt, dass die Testpads 910 auf einer Oberfläche des Verbindungssubstrates 120' angeordnet sind, die nicht von den verpackten Chips 110 A und 110 B bedeckt ist, wobei sie nahe den verpackten Chips 110 B (kleiner Chip) angeordnet sind. Die Testpads 910 können jedoch auch an anderen Stellen angeordnet sein. Beispielsweise können einige Testpads 910 derart angeordnet sein, dass sie den verpackten Chip 110 A umgeben, um kürzere Verbindungen zu Bauteilen in dem verpackten Chip 110 A zu ermöglichen, wie es in 9B gemäß manchen Ausführungsformen gezeigt ist.
  • Die Testpads 910 können dazu verwendet werden, um die Qualität und die Konnektivität der Bondstrukturen, welche zwischen den verpackten Chips 110 A, 110 B sowie dem Verbindungssubstrat 120' ausgebildet sind, zu überprüfen. Zur Überprüfung der Konnektivität zwischen Signalstrukturen und Leistungsquellenstrukturen oder zwischen Signalstrukturen und Massestrukturen werden Metallleitungen benötigt, um diese Strukturen zu verbinden. Die für die Überprüfung verwendeten elektrischen Verbindungen müssen jedoch nach Beendigung der Überprüfung entfernt werden, um es den Bauteilen in den verpackten Chips 110 A und 110 B zu ermöglichen, zu arbeiten. Die 10A zeigt elektrische Verbindungen zwischen Testpads 910 A, 910 B 910 C, 910 D und Bondstrukturen 115 B der verpackten Chips 110 B und/oder 110 A gemäß manchen Ausführungsformen. Die Testpads 910 A und 910 C sind mit Bondstrukturen 115 B verbunden, welche wiederum mit „Signal 1-„, „Masse 1-„, „Masse 2-„ und „Signal 3-„ Strukturen über Metallleitungen 920 verbunden sind. Die Metallleitungen 920 sind RDLs der zuvor beschriebenen Umverteilungsstruktur 302. Die Metallleitungen 920 kontaktieren Bondstrukturen 115 über externe Verbinder (oder Höckerstrukturen) 310 des Verbindungssubstrates 120''.
  • Durch Anordnen elektrischer Testsonden an den Testpads 910 A und 910 C und durch Einleiten von Strom und/oder Spannung zwischen den Testpads 910 A und 910 C können verschiedene elektrische Tests durchgeführt werden. Beispielsweise kann zur Überprüfung der Qualität der Verbindung ein Strom zwischen den Testpads 910 A und 910 C angelegt werden. Die Spannung der Testpads 910 A und 910 C wird daraufhin gemessen, um den Widerstand zwischen den Testpads 910 A und 910 C zu berechnen. Der Wert des gemessenen Widerstandes wäre ein Maß für die Qualität der Verbindung. Ein Wert, der oberhalb eines erwarteten Bereiches liegt, könnte eine fehlerhafte Verbindung anzeigen, etwa eine Bruchstelle, eine Fehlausrichtung, usw. Die zwischen den Testpads 910 A und 910 C verbundenen Strukturen ermöglichen die Überprüfung der Verbindung zu den Masse- und Signalstrukturen.
  • Auf ähnliche Weise verbinden die Testpads 910 A und 910 C die Bondstrukturen 115B, welche mit „Signal 2-„, „Leistung 1-„, „Leistung 2-„ und „Signal 4-„ Strukturen über elektrische Leitungen 925 (Linien mit Kreisen) verbunden sind. Durch Anordnen elektrischer Messsonden zwischen den Testpads 910 B und 910 D sowie durch Anlegen von Strom und/oder Spannung zwischen den Testpads 910 B und 910 D können verschiedene elektrische Tests durchgeführt werden. Beispielsweise kann zur Überprüfung der Verbindungsqualität ein Strom zwischen den Testpads 910 B und 910 D angelegt werden. Die Spannung der Testpads 910 B und 910 D wird daraufhin gemessen, um den Widerstand zwischen den Testpads 910 B und 910 D zu bestimmen. Der Widerstandswert wäre dann ein Maß für die Qualität der Verbindung. Ein Wert, der oberhalb eines erwarteten Bereiches liegt, könnte eine unzureichende Verbindung anzeigen, etwa eine Bruchstelle, eine Fehlausrichtung, usw. Die zwischen den Testpads 910 B und 910 D verbundenen Strukturen ermöglichen die Überprüfung der Verbindung zu den Leistungs- und Signalstrukturen.
  • Die 10A zeigt, dass die Metallleitung 920 A der Metallleitungen 920 die Metallleitungen 925 A, 925 B, 925 C, 925 D der Metallleitungen 925 in einer Draufsicht quert. Um zu vermeiden, dass diese Leitungen sich gegenseitig überkreuzen, können diese auf unterschiedlichen RDL-Niveaus angeordnet werden. Beispielsweise kann die Metallleitung 920 A auf einem RDL-Niveau angeordnet werden, welches unterhalb oder oberhalb des RDLs für die Metallleitungen 925 A, 925 B, 925 C und 925 D liegt. Auf ähnliche Weise überkreuzt die Metallleitung 925 A einige der Metallleitungen für die Verbindung der Testpads 910 A und 910 C in der Draufsicht. Die Metallleitung 925 A kann auf einem anderen RDL-Niveau als diejenigen Metallleitungen angeordnet sein, welche sie kreuzen würde, wenn sie auf demselben RDL-Niveau angeordnet wäre.
  • Die Metallleitungen 920 könnten auf demselben RDL-Niveau oder auf unterschiedlichen RDL-Niveaus angeordnet sein. Auf ähnliche Weise können die Metallleitungen 920 auf demselben RDL-Niveau oder auf unterschiedlichen RDL-Niveaus angeordnet sein. Wie zuvor beschrieben, können mehrere RDL-Niveaus verwendet werden, um ein überkreuzen der Metallleitungen zu vermeiden.
  • Die in 10A gezeigten Strukturen werden Daisy-Chain-Strukturen genannt. Sie sind hilfreich bei der Überprüfung der Verbindungsqualität zwischen gepackten Chips und einem Substrat. Die gezeigten Strukturen sind lediglich Beispiele und es könnten auch andere Arten Daisy-Chain-Strukturen verwendet werden. Nachdem die Überprüfung abgeschlossen wurde, müssen die Metallleitungen, etwa die Metallleitungen 920 und 825, zwischen den Metallpads 910 A, 910 B, 910 C, 910 D und den Bondstrukturen 115 B (getrennt oder abgeschnitten) werden, um zu ermöglichen, dass die Bauteile in den gepackten Chips 110 A und 110 B richtig funktionieren. Die 10B zeigt getrennte Metallleitungen 920, 925 zwischen den Metallpads 910 A, 910 B, 910 C, 910 D und den Bondstrukturen 115 B gemäß manchen Ausführungsformen. Bei manchen Ausführungsformen werden die Metallleitungen 920, 925 mit Hilfe eines Lasers getrennt. Anteile der Metallleitungen 920, 925 werden freigelegt, um die Zertrennung mit Hilfe eines entsprechenden Werkzeuges, etwa einem Laser, zu ermöglichen. Der Laser schmilzt die Metallleitungen 920, 925 auf und trennt sie in voneinander getrennte Teile.
  • Die 11A–11C zeigen Querschnittsansichten eines sequenziellen Ablaufs für die Überprüfung und das Bonding verpackter Chips zur Ausbildung des Chip-Package 100' gemäß manchen Ausführungsformen. Die 11A–11C veranschaulichen zusätzliche Einzelheiten des Verfahrens sowie der zuvor mit Bezug auf 5C gemäß manchen Ausführungsformen beschriebenen Strukturen. Die 11A zeigt, dass nachdem der verpackte Chip 110 A mit dem Verbindungssubstrat 120' und dem Substrat 130' verbunden worden ist, eine elektrische Überprüfung durchgeführt werden kann, um sicherzustellen, dass die Verbindung des verpackten Chips 110 A gut ist, bevor der andere verpackte Chip verbunden wird. Die 11A zeigt, dass Testsonden 1110 abgesenkt werden, um die zuvor beschriebenen Testpads 910 zu kontaktieren. Die Testpads 910 sind auf der oberen Metallschicht, um einen Kontakt mit den Testsonden 1110 zu ermöglichen. Dieser Vorgang ist jedoch optional.
  • Anschließend wird der verpackte Chip 110 B mit dem Verbindungssubstrat 120' verbunden. Testsonden 1120 werden daraufhin abgesenkt, um die Testpads 910 elektrischer Tests zu kontaktieren, wie es in 11B gemäß manchen Ausführungsformen gezeigt ist. Die von den Testsonden 1120 kontaktierten Testpads 910 könnten dieselben wie die von den Testsonden 1110 kontaktierten Testpads sein oder andere. Einige der elektrischen Tests umfassen Daisy-Chain-Strukturen mit Testpads 910, welche mit den zuvor beschriebenen Bondstrukturen 115 B sowie Metallleitungen 920, 925 verbunden sind. Nachdem die Überprüfung abgeschlossen ist, werden die Verbindungsmetallleitungen, etwa die Leitungen 920, 925, abgetrennt (oder abgeschnitten oder separiert), wie es in 11C gezeigt ist. Bei manchen Ausführungsformen werden die Verbindungsmetallleitungen (etwa die Leitungen 920, 925) mittels eines Lasers zerschnitten, was mit Hilfe eines Abtrennwerkzeuges 1130 durchgeführt wird. Im Anschluss an das Abtrennen werden eine Vergussmasse 512 sowie externe Verbinder 138' ausgebildet, wie es mit Bezug auf 5D gemäß manchen Ausführungsformen beschrieben wurde.
  • Üblicherweise kann die Qualität der Verbindung gepackter Chips nach Vervollständigung des Chip-Package überprüft werden. Die zuvor beschriebenen Teststrukturen sowie Messstrukturen auf dem Verbindungssubstrat ermöglichen die Überprüfung, ohne dass gewartet werden muss, bis das Chip-Package vollständig zusammengebaut ist. Falls die elektrischen Daten zu Tage fördern, dass die verpackten Chips oder Bondstrukturen nicht perfekt sind, können sie entfernt und durch neue verpackte Chips mit neu ausgebildeten Bondstrukturen ersetzt werden. Eine derartige Bearbeitung ist jedoch nicht für vervollständigte Chip-Packages möglich, wenn die Vergussmasse bereits ausgebildet ist. Die Mechanismen für die Ausbildung der Teststrukturen mit Testpads und das Abtrennen der metallischen Verbindungsleitungen nach der Überprüfung kann die Herstellungskosten reduzieren.
  • Ausführungsformen der Mechanismen für die Überprüfung eines Chip-Package mit mehreren verpackten Chips auf einem Packagesubstrat verwenden ein Verbindungssubstrat, um elektrische Verbindungen zwischen den Chips und dem Packagesubstrat bereitzustellen, und um Teststrukturen (oder -pads) bereitzustellen. Die Teststrukturen umfassen Daisy-Chain-Strukturen mit Metallleitungen zur Verbindung von Bondstrukturen, die mit Signal-, Leitungsquellen- und/oder Massestrukturen verbunden sind, mit Teststrukturen auf dem Verbindungssubstrat. Die Teststrukturen ermöglichen die Bestimmung der Verbindungsqualität und/oder der Funktionalität der verbundenen gepackten Chips. Nachdem die elektrische Überprüfung abgeschlossen ist, werden die Metallleitungen, welche die Teststrukturen und die Bondstrukturen miteinander verbinden, abgetrennt, um eine vernünftige Funktion der Bauteile in dem Chip-Package zu ermöglichen. Die Mechanismen für die Ausbildung der Teststrukturen mit Testpads auf dem Verbindungssubstrat sowie das Wiederabtrennen der Verbindungsmetallleitungen nach der Überprüfung können die Herstellungskosten reduzieren.
  • Bei manchen Ausführungsformen wird ein Halbleiterchip-Package bereitgestellt. Das Halbleiterchip-Package umfasst einen ersten gepackten Chip sowie ein Verbindungssubstrat mit einer Umverteilungsstruktur. Der erste gepackte Chip wird mit der Umverteilungsstruktur verbunden, wobei das Verbindungssubstrat eine Vielzahl Testpads umfasst, deren elektrische Verbindungen zu dem ersten verpackten Chip abgetrennt sind. Das Halbleiterchip-Package umfasst ebenso ein Packagesubstrat mit einer Verbindungsstruktur. Das Verbindungssubstrat wird mit dem Packagesubstrat verbunden, wobei das Packagesubstrat mit dem ersten verpackten Chip elektrisch verbunden ist.
  • Bei manchen anderen Ausführungsformen wird ein Verfahren für die Ausbildung eines Halbleiterchip-Packages bereitgestellt. Das Verfahren umfasst das Verbinden eines Verbindungssubstrates mit einem Packagesubstrat und das Verbinden eines ersten gepackten Chips mit dem Packagesubstrat sowie dem Verbindungssubstrat. Das Verfahren umfasst ebenso das Verbinden eines zweiten Package-Chips mit dem Verbindungssubstrat sowie das Durchführen einer elektrischen Überprüfung an einer Vielzahl Teststrukturen. Die Vielzahl der Teststrukturen umfasst eine Vielzahl Testpads, welche mit Bauteilen in dem ersten verpackten Chip sowie in dem zweiten verpackten Chip über Metallleitungen elektrisch verbunden sind. Das Verfahren umfasst weiterhin das Abtrennen der Metallleitungen, um die elektrische Verbindung zwischen der Vielzahl Testpads, dem ersten gepackten Chip sowie dem zweiten gepackten Chip zu unterbrechen.
  • Bei einer noch anderen Ausführungsform wird ein Verfahren für die Ausbildung eines Halbleiterchip-Package bereitgestellt. Das Verfahren umfasst das Verbinden eines Verbindungssubstrates mit einem Packagesubstrat sowie das Verbinden eines ersten verpackten Chips mit dem Packagesubstrat sowie mit dem Verbindungssubstrat. Das Verfahren umfasst ebenso das Verbinden eines zweiten verpackten Chips mit dem Verbindungssubstrat sowie das Durchführen einer elektrischen Überprüfung über eine Vielzahl Teststrukturen. Die Vielzahl Teststrukturen umfasst eine Vielzahl Testpads, die mit Bauteilen in dem ersten verpackten Chip sowie dem zweiten verpackten Chip über Metallleitungen elektrisch verbunden sind. Das Verfahren umfasst weiterhin das Abtrennen der Metallleitungen, um die elektrische Verbindung zwischen der Vielzahl Testpads, dem ersten verpackten Chip sowie dem zweiten verpackten Chip zu unterbrechen. Darüber hinaus umfasst das Verfahren die Ausbildung einer Vergussmasse über dem verpackten Substrat, um den ersten verpackten Chip sowie den zweiten verpackten Chip, welche mit dem Packagesubstrat und dem Verbindungsubstrat verbunden sind, zu bedecken. Darüber hinaus umfasst das Verfahren das Ausbilden externer Verbinder des Packagesubstrates.
  • Obwohl Ausführungsformen der vorliegenden Erfindung und deren Vorteile im Detail beschrieben worden sind, sollte verstanden werden, dass verschiedene Änderungen, Ersetzungen und Abwandlungen durchgeführt werden können, ohne dass dadurch aus dem Umfang der Offenbarung, wie er in den anhängenden Ansprüchen angegeben ist, herausgetreten wird. Beispielsweise wird der Fachmann ohne Weiteres verstehen, dass viele der Merkmale, Funktionen, Prozesse sowie Materialien, die hier beschrieben worden sind, variiert werden können, sodass diese immer noch innerhalb des Umfangs der vorliegenden Offenbarung liegen. Darüber hinaus ist der Umfang der vorliegenden Anmeldung nicht dazu vorgesehen, auf die bestimmten Ausführungsformen des Verfahrens, der Maschine, der Herstellung, der Zusammensetzung der Materie, der Mittel, der Verfahren und der Schritte, die in der Beschreibung beschrieben worden sind, beschränkt zu werden. Wie der Fachmann ohne Weiteres der vorliegenden Offenbarung entnehmen wird, sollen auch Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte, die bereits existieren oder erst später entwickelt werden, welche jedoch im Wesentlichen dieselbe Funktion aufweisen oder im Wesentlichen dasselbe Ergebnis wie die vorliegend beschriebenen Ausführungsformen erreichen, ebenso im Sinne der vorliegenden Offenbarung verwendet werden können. Dementsprechend sind die anhängenden Ansprüche dazu vorgesehen, innerhalb ihres Umfangs derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte mit zu umfassen.

Claims (20)

  1. Halbleiterchip-Package, das aufweist: einen ersten verpackten Chip; ein Verbindungssubstrat mit einer Umverteilungsstruktur, wobei der erste verpackte Chip mit der Umverteilungsstruktur verbunden ist, wobei das Verbindungssubstrat eine Vielzahl Testpads umfasst, deren elektrische Verbindungen zu dem ersten verpackten Chip getrennt sind; und ein Packagesubstrat mit einer Verbindungsstruktur, wobei das Verbindungssubstrat mit dem Packagesubstrat verbunden ist, und wobei das Packagesubstrat mit dem ersten verpackten Chip elektrisch verbunden ist.
  2. Halbleiterchip-Package nach Anspruch 1, das aufweist: einen zweiten verpackten Chip, der mit der Umverteilungsstruktur des Verbindungssubstrates verbunden ist.
  3. Halbleiterchip-Package nach Anspruch 1 oder 2, bei dem die elektrischen Verbindungen zwischen der Vielzahl Testpads und den ersten verpackten Chips durch Umverteilungsschichten (RDLs) der Umverteilungsstruktur ausgebildet sind.
  4. Halbleiterchip-Package nach Anspruch 3, bei dem die mehreren RDLs dazu verwendet werden, ein Überkreuzen der RDLs, welche die Vielzahl Testpads mit den ersten verpackten Chips verbinden, zu verhindern.
  5. Halbleiterchip-Package nach einem der vorangegangenen Ansprüche, bei dem Multi-Level-RDLs der Umverteilungsstruktur verwendet werden, um das Überkreuzen der elektrischen Verbindungen zwischen der Vielzahl Testpads und den ersten verpackten Chips zu verhindern.
  6. Halbleiterchip-Package nach einem der vorangegangenen Ansprüche, bei dem die elektrischen Verbindungen der Vielzahl Testpads mit einer Vielzahl Bondstrukturen des ersten verpackten Chips verbunden sind.
  7. Halbleiterchip-Package nach Anspruch 6, bei dem die Vielzahl der Testpads, die elektrischen Verbindungen sowie die Vielzahl der Bondstrukturen Daisy-Chain-Strukturen für die Überprüfung der Verbindungsqualität der Bondstrukturen ausbilden.
  8. Halbleiterchip-Package nach Anspruch 7, bei dem die Bondstrukturen zu einer Gruppe miteinander verbunden sind, die aus Signalstrukturen, Leistungsquellenstrukturen, Massestrukturen und Kombinationen dieser besteht.
  9. Halbleiterchip-Package nach Anspruch 2, bei dem eine weitere Vielzahl Testpads mit dem zweiten verpackten Chip über Metallleitungen verbunden ist, und wobei die Metallleitungen getrennt sind.
  10. Halbleiterchip-Package nach Anspruch 2, bei dem der erste verpackte Chip eine Vielzahl erster externer Verbinder mit einer ersten Breite sowie eine Vielzahl Verbinder mit einer zweiten Breite aufweist, und wobei die erste Breite größer als die zweite Breite ist, und wobei die Vielzahl der ersten Verbinder zu Bondingstrukturen des Packagesubstrates verbunden sind, und wobei die Vielzahl der Verbinder mit der zweiten Breite mit dem Verbindungssubstrat verbunden ist.
  11. Halbleiterchip-Package nach einem der vorangegangenen Ansprüche, bei dem das Verbindungssubstrat Kontaktstrukturen aufweist, um einen elektrischen Kontakt mit der Verbindungsstruktur des Packagesubstrates herzustellen, wobei die Kontaktstrukturen an Kanten des Verbindungssubstrates angeordnet sind.
  12. Halbleiterchip-Package nach Anspruch 11, bei dem ein Anteil jeder der Kontaktstrukturen in einer Ritzlinie liegt.
  13. Verfahren für die Ausbildung eines Halbleiterchip-Package, das aufweist: Verbinden eines Verbindungssubstrates mit einem Packagesubstrat; Verbinden eines ersten verpackten Chips mit dem Packagesubstrat sowie mit dem Verbindungssubstrat; Verbinden eines zweiten verpackten Chips mit dem Verbindungssubstrat; und Durchführen einer elektrischen Überprüfung an einer Vielzahl Teststrukturen, die eine Vielzahl Testpads aufweist, die mit Bauteilen in dem ersten verpackten Chip und dem zweiten verpackten Chip über Metallleitungen elektrisch verbunden sind; und Durchtrennen der Metallleitungen, um die elektrische Verbindung zwischen der Vielzahl Testpads, dem ersten verpackten Chip und dem zweiten verpackten Chip zu unterbrechen.
  14. Verfahren nach Anspruch 13, bei dem das Durchtrennen der Metallleitungen mit Hilfe eines Laserwerkzeugs durchgeführt wird.
  15. Verfahren nach Anspruch 13 oder 14, das weiterhin aufweist: Ausbilden einer Vergussmasse über dem verpackten Substrat, um den ersten verpackten Chip sowie den zweiten verpackten Chip, welche mit dem Packagesubstrat und dem Verbindungssubstrat verbunden sind, zu bedecken; und Ausbilden externer Verbinder des Packagesubstrates.
  16. Verfahren nach einem der Ansprüche 13–15, das weiterhin aufweist: Durchführen einer weiteren elektrischen Überprüfung nach dem Verbinden des ersten verpackten Chips und vor dem Verbinden des zweiten verpackten Chips.
  17. Verfahren nach einem der Ansprüche 13–16, bei dem die Vielzahl Teststrukturen Daisy-Chain-Strukturen für die Überprüfung der Qualität der zwischen dem ersten verpackten Chip, dem zweiten verpackten Chip, dem Verbindungssubstrat und dem Packagesubstrat ausgebildeten Bondstrukturen umfasst.
  18. Verfahren nach einem der Ansprüche 13–17, bei dem die Bauteile in dem ersten verpackten Chip und dem zweiten verpackten Chip Signalstrukturen, Leistungsquellenstrukturen, Massestrukturen sowie Kombinationen dieser aufweisen.
  19. Verfahren für die Ausbildung eines Halbleiterchip-Package, das aufweist: Verbinden eines Verbindungssubstrates mit einem Packagesubstrat; Verbinden eines ersten verpackten Chips mit dem Packagesubstrat sowie dem Verbindungssubstrat; Verbinden eines zweiten verpackten Chips mit dem Verbindungssubstrat; und Durchführen einer elektrischen Überprüfung an einer Vielzahl Teststrukturen, die eine Vielzahl Testpads umfasst, die mit Bauteilen in dem ersten verpackten Chip und dem zweiten verpackten Chip über Metallleitungen elektrisch verbunden sind; Durchtrennen der Metallleitungen, um die elektrische Verbindung zwischen der Vielzahl Testpads, dem ersten verpackten Chip sowie dem zweiten verpackten Chip zu unterbrechen; Ausbilden einer Vergussmasse über dem verpackten Substrat, um den ersten verpackten Chip und den zweiten verpackten Chip, welche mit dem Packagesubstrat sowie dem Verbindungssubstrat verbunden sind, zu bedecken; und Ausbilden externer Verbinder des Packagesubstrates.
  20. Verfahren nach Anspruch 19, bei dem das Durchtrennen der Metallleitungen mit Hilfe eines Laserwerkzeugs durchgeführt wird.
DE102013108106.1A 2013-03-15 2013-07-30 Verpackungsmechanismen für Chips mit Verbindern Active DE102013108106B4 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201361791944P 2013-03-15 2013-03-15
US201361798136P 2013-03-15 2013-03-15
US61/798,136 2013-03-15
US61/791,944 2013-03-15
US13/924,215 2013-06-21
US13/924,215 US9070644B2 (en) 2013-03-15 2013-06-21 Packaging mechanisms for dies with different sizes of connectors

Publications (2)

Publication Number Publication Date
DE102013108106A1 true DE102013108106A1 (de) 2014-10-02
DE102013108106B4 DE102013108106B4 (de) 2021-10-21

Family

ID=51519674

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013108106.1A Active DE102013108106B4 (de) 2013-03-15 2013-07-30 Verpackungsmechanismen für Chips mit Verbindern

Country Status (1)

Country Link
DE (1) DE102013108106B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116609897A (zh) * 2023-07-20 2023-08-18 之江实验室 一种大规模光交换芯片的混合封装结构及验证方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2672924B2 (ja) 1992-07-30 1997-11-05 三菱電機株式会社 非接触ｉｃカードとその製造方法及びテスト方法
JP3578581B2 (ja) 1997-02-28 2004-10-20 富士通株式会社 ベアチップの実装構造および実装方法およびそれに用いるインターポーザ
KR100385225B1 (ko) 2001-03-23 2003-05-27 삼성전자주식회사 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
JP4581768B2 (ja) 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
WO2012061304A1 (en) 2010-11-02 2012-05-10 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116609897A (zh) * 2023-07-20 2023-08-18 之江实验室 一种大规模光交换芯片的混合封装结构及验证方法
CN116609897B (zh) * 2023-07-20 2023-12-19 之江实验室 一种大规模光交换芯片的混合封装结构及验证方法

Also Published As

Publication number Publication date
DE102013108106B4 (de) 2021-10-21

Similar Documents

Publication Publication Date Title
DE102021111153B4 (de) Gehäustes halbleiterbauelement und verfahren zum bilden dieses bauelements
US10964610B2 (en) Packaging mechanisms for dies with different sizes of connectors
DE102018116729B3 (de) Halbleiter-Bauelement-Package und Verfahren
DE102015105981B4 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102016100270B4 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE102016100011B4 (de) Ein Chip-Package
DE102016100274B4 (de) Verfahren und packages für struktur eines dreidimensionalen chip-stackings
DE102013101192B4 (de) Halbleitergehäuse
DE102019118624B4 (de) Platzierung von dummy-dies ohne rückseitenaussplitterung
DE112019003048T5 (de) Multi-chip-packungsstruktur mit einer chip-zwischenverbindungsbrücke, die leistungsverbindungen zwischen chip und packungssubstrat bereitstellt
DE102020112959A1 (de) Integriertes schaltungspackage und verfahren
DE102012104731B4 (de) Halbleitervorrichtungsbaugruppe und Verfahren zum Ausbilden dieser
DE102019118492B4 (de) Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben
DE102019120381B4 (de) Integriertes schaltungs-package und verfahren
DE102019103952A1 (de) Kreuzwafer-RDLs in konstruierten Wafern
DE102019128460A1 (de) Halbleiterpackages und verfahren für deren herstellung
DE102020114141B4 (de) Integriertes schaltungspackage und verfahren
DE102012103784A1 (de) Chipgehäusemodul für einen Chip und Verfahren zum Bilden eines Chipgehäusemoduls
DE102021113639B3 (de) Integriertes schaltungs-package und verfahren zum bilden desselben
DE102020100002A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102019133513A1 (de) Integriertes schaltungs-package und verfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102019114984A1 (de) Package für integrierte schaltungen und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final