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HINTERGRUND
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Bei der Gestaltung von Halbleitern ist die Standardzellmethodik ein Verfahren für die Gestaltung anwendungsspezifischer integrierter Schaltkreise (ASCIs) mitnut digitalen logischen Bauteilen. Eine Standardzelle ist eine Gruppe von Transistoren und Verbindungsstrukturen, welche eine Boole'sche Logikfunktion (z. B. AND, OR, XOR, XNOR, Inverter) oder eine Speicherfunktion (Flipflop oder Riegel) bereitstellt.
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Die einfachsten Zellen repräsentieren unmittelbar die elementaren NAND-, NOR- sowie XOR-Boole'schen Funktionen, obwohl gewöhnlicherweise auch Zellen wesentlich höherer Komplexität verwendet werden (etwa 2-Bit-Full-Adder oder Muxed-D-Input-Flipflop).
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Die Ausgangsgestaltung einer Standardzelle wird üblicherweise auf der Transistorebene in Form einer Transistor-Netzliste oder einer schematischen Ansicht entwickelt. Die Netzliste ist eine knotenbezogene Beschreibung von Transistoren, der Verbindungen untereinander sowie deren Anschlüsse (Kontakte) zur externen Umgebung. Eine schematische Ansicht kann mit einer Vielfalt unterschiedlicher Computer-Aided-Design(CAD)- oder Electronic-Design-Automation(EDA)-Programme erzeugt werden, welche eine grafische Benutzerschnittstelle (GUI) für diese Netzlistenerstellungsprozesse bereitstellen.
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Entwickler können zusätzliche CAD-Programme (z. B. SPICE, Spectre, usw.) verwenden, um das elektronische Verhalten der Netzliste zu simulieren, indem Eingangssignale festgelegt werden (Spannungs- oder Stromwellenformen) und daraufhin das (analoge) Ansprechverhalten der Zeitdomäne des Schaltkreises berechnet wird. Die Simulationen verifizieren, ob die Netzliste die angestrebte Funktion verwirklicht und sagen andere relevante Parameter voraus, etwa den Stromverbrauch oder die Signalübertragungsverzögerung.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Für ein umfassenderes Verständnis der vorliegenden Offenbarung sowie deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung in Verbindung mit den begleitenden Zeichnungen genommen, bei denen:
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1 veranschaulicht eine Transistorzelle, welche als Bezug vier funktionale Transistoren (d. h. eine 4T-Zelle) aufweist;
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2 veranschaulicht parasitäre Transistoren, die zwischen aneinandergrenzenden Transistorzellen ausgebildet sind;
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3 veranschaulicht eine Orts- und Leitungsgrenze, die von einem Polysilizium, das zwischen benachbarten Transistorzellen angeordnet ist, verschoben ist;
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4 veranschaulicht eine verschobene Orts- und Leitungsgrenze, welche angrenzende Zellen festlegt;
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5 veranschaulicht funktionale Transistoren und parasitäre Transistoren, die innerhalb der verschobenen Orts- und Leitungsgrenze angeordnet sind;
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6 veranschaulicht eine Ausführungsform eines Zellenverschiebungsschemas;
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7 veranschaulicht eine weitere Ausführungsform eines Zellenverschiebungsschemas;
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8 veranschaulicht eine weitere Ausführungsform eines Zellenverschiebungsschemas; und
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9 ist ein Blockdiagramm eines Verarbeitungssystems, welches dazu verwendet werden kann, die Ausführungsformen der Zeilenverschiebungsschemata oder die offenbarten Verfahren umzusetzen.
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Obereinstimmende Bezugszeichen und -symbole in den unterschiedlichen Figuren beziehen sich grundsätzlich auf entsprechende Teile, sofern nichts Anderweitiges angegeben ist. Die Figuren sind derart gezeichnet, dass sie deutlich die relevanten Aspekte der Ausführungsformen veranschaulichen, sie sind jedoch nicht notwendigerweise maßstabsgetreu gezeichnet.
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GENAUE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
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Die Herstellung und die Verwendung der vorliegenden Ausführungsformen werden nachstehend im Detail diskutiert. Es soll jedoch gewürdigt werden, dass die Offenbarung viele anwendbare erfindungsgemäße Konzepte bereitstellt, welche in einer breiten Vielfalt spezifischer Zusammenhänge umgesetzt werden können. Die diskutierten spezifischen Ausführungsformen sind lediglich veranschaulichend und sollen nicht den Umfang der Offenbarung beschränken.
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Die vorliegende Offenbarung wird mit Bezug auf die Ausführungsformen in einem spezifischen Zusammenhang, nämlich einer Vier-Transistor-Zelle (4T), beschrieben. Die Konzepte der Offenbarung sind jedoch ebenso auf Standardzellen sowie Zellen anwendbar, welche mehr oder weniger Transistoren aufweisen.
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Mit Bezug auf 1 wird zur Bezugnahme eine Standardzelle 10 beschrieben. Wie gezeigt ist, umfasst die Zelle 10 Anteile von Gateoxid 12, welches sich über einen n-Wall 14 sowie einen p-Wall 16 zwischen Anteilen von Silizium 18 erstreckt, welches auf gegenüberliegenden Seiten eines aktiven Bereiches 20 (etwa einem Oxiddefinitionsbereich (OD)) angeordnet ist. Die Zelle 10 gemäß 1 zeigt vier funktionale Transistoren 22 (d. h. aktive Bauteile), die über dem Gateoxid 12 angeordnet sind, von denen zwei NMOS-Transistoren und zwei andere PMOS-Transistoren sind. Da die Zelle 10 in 1 vier Transistoren umfasst, kann die Zelle 10 als eine 4T-Zelle bezeichnet werden. Ebenso sollte anerkannt werden, dass ähnliche Zellen mehr oder weniger Transistoren (z. B. eine 1T-Zelle, eine 6T-Zelle, usw.) umfassen können.
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Wie in 1 angegeben ist, sind die funktionalen Transistoren 22 innerhalb einer Orts- und Leitungs(PR)-Grenze 24 angeordnet. Lediglich ein Anteil des Polysiliziums 18 ist innerhalb der Orts- und Leitungsgrenze 24 angeordnet. Tatsächlich ist, wie in 1 gezeigt ist, ungefähr die Hälfte des Polysiliziums 18 innerhalb der Orts- und Leitungsgrenze 24 angeordnet, während die andere Hälfte außerhalb oder jenseits der Orts- und Leitungsgrenze 24 liegt. Wie in 1 gezeigt ist, kennzeichnet die Orts- und Leitungsgrenze 24 grundsätzlich die gesamte Grundfläche der Zelle 10 und sie ist damit für die Verwendung in Electronic-Design-Automation(EDA)-Programmen geeignet.
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Nunmehr mit Bezug auf 2 werden verschiedene der in 1 gezeigten Zellen 10 durch Bezugnahme veranschaulicht. Wie gezeigt ist, sind benachbarte Zellen 10 grundsätzlich horizontal ausgerichtet und grenzen dabei aneinander. Darüber hinaus sind angrenzende Zellen 10 auf gegenüberliegenden Seiten des Polysiliziums 18 angeordnet. Wie in 2 gezeigt ist, ist die Orts- und Leitungsgrenze 24 grundsätzlich entlang des Polysiliziums ausgerichtet, welches die aneinandergrenzenden Zellen 10 voneinander isoliert. Zum Zwecke der Identifikation sind die Zellen 10 als Zelle-1, Zelle-2, Zelle-3 sowie Zelle-4 gekennzeichnet. Obwohl in 2 vier Zellen 10 dargestellt sind, sollte anerkannt werden, dass wesentlich mehr Zellen 10 bei praktischen Anwendungen zusammengruppiert sein können.
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Wenn benachbarte Zellen 10 derart angeordnet sind, dass sie aneinandergrenzen, um einen zusammenhängenden aktiven Bereich 10 auszubilden (d. h. ein zusammenhängender Oxide-Definition(COD)-Bereich), welcher sich von der Zelle 10 zu der Zelle 10 erstreckt, wie in 2 gezeigt ist, werden parasitäre Transistoren 26 ausgebildet. Wie gezeigt ist, sind die parasitären Transistoren 26 über dem Polysilizium 26 dargestellt, welches benachbart zu der Orts- und Leitungsgrenze 24 an den lateralen Kanten der Zelle 10 angeordnet ist. Zum Zwecke der Veranschaulichung wurden die funktionalen Transistoren 22 gemäß 1 aus der Zelle 10 in 2 weggelassen.
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Leider können die parasitären Transistoren 26 von Schaltkreisentwicklern nicht berücksichtigt werden. Tatsächlich können Schaltkreisdesigner lediglich die funktionalen Bauteile 22 gemäß 1 bei ihrer Gestaltung berücksichtigen und ignorieren dabei die parasitären Bauteile 26, die in 2 dargestellt sind. Daher bleibt der Einfluss der parasitären Transistoren 26 auf die Zelle 10 unberücksichtigt. Darüber hinaus sind in dem Fall, dass das Polysilizium 18, welches von benachbarten Zellen 10 geteilt wird, teilweise innerhalb und teilweise außerhalb jeder Zelle angeordnet ist, die parasitären Bauteile 26, die an den Kanten der Zelle 10 angeordnet sind, schwierig, akkurat modelliert oder berücksichtigt zu werden. Daher wird die Layout-Versus-Schematic(LVS)-Netzliste nicht mit der Post-Simulation-Netzliste, welche von den EDA-Programmen erzeugt worden ist, zusammenpassen. Dies kann größere Schwierigkeiten im Entwicklungsablauf verursachen, beispielsweise bei der Widerstands- und Kapazitäts-Notierung (RC).
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Bei dem Bestreben, die parasitären Bauteile zu berücksichtigen, wird die Orts- und Leitungsgrenze 24 gemäß 2 verschoben, um eine Orts- und Leitungsgrenze 28 festzulegen, wie sie in 3 veranschaulicht ist. Wie in 3 gezeigt ist, ist die Orts- und Leitungsgrenze 28 von dem Polysilizium 30, das zwischen benachbarten Zellen 32 angeordnet ist, verschoben. Tatsächlich ist die Orts- und Leitungsgrenze 28 von dem Polysilizium 30 verschoben und zwar auf einen aktiven Bereich 34 der nunmehr festgelegten angrenzenden Transistorzellen 32. Insbesondere sind, wie in 3 gezeigt ist, eine linke Seite der Orts- und Leitungsgrenze 28 und eine rechte der Orts- und Leitungsgrenze 28 jeweils innerhalb des aktiven Bereiches 24 anstelle entlang des Polysiliziums 30 angeordnet. Obwohl die Orts- und Leitungsgrenze 28 in 3 nach rechts verschoben ist, sollte anerkannt werden, dass bei einer Ausführungsform die Orts- und Leitungsgrenze 28 ebenso nach links verschoben sein kann.
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Weiterhin ist in dem Fall, dass die Orts- und Leitungsgrenze 28 gemäß 2 verschoben ist, um die in 3 gezeigte Orts- und Leitungsgrenze 28 festzulegen, die Grenze oder die Grundfläche der Transistorzellen 32 grundsätzlich gemäß 4 neu festgelegt. Wie in 4 gezeigt ist, umfassen die neu festgelegten Zellen 32 darin das Polysilizium 30 ebenso wie die Anteile des Gateoxids 36, welches sich über einem n-Wall 38 sowie einem p-Wall 40 erstreckt. Zur Kennzeichnung wurden in 4 die Zellen 32 mit Zelle-1, Zelle-2, Zelle-3 sowie Zelle-4 gekennzeichnet. Obwohl in 4 vier Zellen 32 dargestellt sind, sollte verstanden werden, dass wesentlich mehr Zellen 32 bei praktischen Anwendungen zusammengruppiert sein können.
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Nunmehr mit Bezug auf 5 umfasst nunmehr jede Zelle 32 die über dem Gateoxid 36 gezeigten funktionalen Transistoren 42 sowie die über dem Polysilizium 30 dargestellten parasitären Transistoren 44, weil die Orts- und Leitungsgrenze 28 gemäß 4 gegenüber der Orts- und Leitungsgrenze 24 gemäß 3 verschoben worden ist. Da die parasitären Transistoren nunmehr innerhalb der Orts- und Leitungsgrenze 28 angeordnet sind, können die parasitären Transistoren 44 akkurat modelliert oder berücksichtigt werden, wenn EDA-Programme verwendet werden.
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Tatsächlich sind die parasitären Transistoren 44 für die Schaltkreisentwickler einfacher in der Handhabung, weil es kein teilweises überlappendes Polysilizium 18 benachbarter Zellen 10 gibt (siehe 2). Mit anderen Worten verhindert die Verschiebung der Orts- und Leitungsgrenze 28 auf die in den 4–5 gezeigte Position grundsätzlich einen Versatz zwischen einer Layout-Versus-Schematic-Netlist und einer Post-Simulation-Netlist und stellt stattdessen ein konsistenteres Ergebnis zwischen den beiden Netzlisten bereit. Darüber hinaus können der Widerstand und die Kapazität (RC) der Layout-Versus-Schematic-Netlist als Anmerkung angegeben werden, um die Post-Simulation-Netlist zu erzeugen.
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Nunmehr mit Bezug auf 6 wird eine Ausführungsform des Zellenverschiebungsschemas 60 bereitgestellt. In dem Block 62 wird eine erste Transistorzelle gegen eine zweite Transistorzelle angelegt. In dem Block 64 wird eine Orts- und Leitungsgrenze weg von dem zwischen der ersten und der zweiten Transistorzelle angeordneten Polysilizium verschoben.
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Nunmehr mit Bezug auf 7 wird eine Ausführungsform eines Zellenverschiebungsschemas 70 bereitgestellt. In dem Block 72 werden aneinandergrenzende Transistorzellen an gegenüberliegenden Seiten eines Polysiliziums miteinander verbunden. In dem Block 74 wird eine Orts- und Leitungsgrenze von dem Polysilizium weg und auf einen aktiven Bereich der angrenzenden Transistorzellen verschoben.
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Nunmehr mit Bezug auf 8 wird eine Ausführungsform eines Zellenverschiebungsschemas 80 bereitgestellt. In dem Block 82 wird ein Polysilizium über einem ersten und einem zweiten Wall ausgebildet, um aneinandergrenzende Transistorzellen voneinander zu trennen. In dem Block 84 wird eine Orts- und Leitungsgrenze von dem Polysilizium weg verschoben.
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9 ist ein Blockdiagramm eines Verarbeitungssystems 110, welches für die Umsetzung der hierin beschriebenen Verfahren und Bauteile verwendet werden kann. Spezifische Bauteile können sämtliche der gezeigten Komponenten verwenden oder lediglich eine Teilmenge dieser Komponenten, und die Integrationsgrade können von Bauteil zu Bauteil variieren. Darüber hinaus kann ein Bauteil mehrere Varianten einer Komponente enthalten, etwa mehrere Prozesseinheiten, Prozessoren, Speicherelemente, Sender, Empfänger, usw. Das Verarbeitungssystem 110 kann eine Prozesseinheit aufweisen, die mit einem oder mit mehreren Eingabe-/Ausgabebauteilen 112 ausgestattet ist, etwa mit einem Lautsprecher, einem Mikrophon, einer Maus, einem Touchscreen, einem Tastenfeld, einer Tastatur, einem Drucker, einer Anzeige und dergleichen. Das Verarbeitungssystem 110 kann eine zentrale Verarbeitungseinheit (CPU) 114, einen Speicher 116, einen Massenspeicher 118, einen Videoadapter 120 und eine I/O-Schnittstelle 122 aufweisen, die mit einer Busleitung 124 verbunden ist.
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Die Busleitung 124 kann eine oder mehrere verschiedener Arten Busleitungsarchitekturen aufweisen, einschließlich ein Speicherbus oder ein Speichercontroller, ein Peripheriebus, ein Videobus oder dergleichen. Die CPU 114 kann irgendeine Art eines elektronischen Datenverarbeiters aufweisen. Der Speicher 116 kann irgendeine Art eines Speichersystems aufweisen, etwa einen statischen Schreib-Lesespeicher (SRAM), einen dynamischen Schreib-Lesespeicher (DRAN), einen synchronen DRAN (SDRAM), einen Lesespeicher (ROM), eine Kombination dieser oder dergleichen. Bei einer Ausführungsform kann der Speicher 116 einen ROM für die Verwendung beim Hochladen aufweisen sowie einen DRAM für die Programm- und Datenspeicherung für die Verwendung während der Programmausführung.
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Der Massenspeicher 118 kann irgendeine Art eines Speicherbauteils aufweisen, die darauf ausgelegt ist, Daten, Programme und andere Information zu speichern und diese Daten, Programme und andere Information über die Busleitung 124 zugänglich zu machen. Der Massenspeicher 118 kann beispielsweise eines oder mehrere der folgenden Laufwerke aufweisen: ein Festkörperlaufwerk, ein Festplattenlaufwerk, ein magnetisches Festplattenlaufwerk, ein optisches Festplattenlaufwerk oder dergleichen.
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Der Videoadapter 120 und die I/O-Schnittstelle 122 stellen Schnittstellen bereit, um externe Eingabe- und Ausgabebauteile mit der Verarbeitungseinheit zu verbinden. Wie veranschaulicht ist, umfassen Beispiele für Eingabe- und Ausgabebauteile die mit dem Videoadapter 120 verbundene Anzeige sowie die Maus/die Tastatur/der Drucker, welche mit der I/O-Schnittstelle 122 verbunden sind. Andere Bauteile können mit dem Verarbeitungssystem 110 verbunden werden und es können ebenso weniger Schnittstellenkarten verwendet werden. Beispielsweise kann eine serielle Schnittstelle, etwa ein Universal-Serial-Bus (USB) (nicht dargestellt) verwendet werden, um eine Schnittstelle für einen Drucker bereitzustellen.
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Das Verarbeitungssystem 110 umfasst ebenso eine oder mehrere Netzwerkschnittstellen 126, welche drahtgebundene Verbindungen aufweisen können, etwa ein Ethernetkabel oder dergleichen, und/oder welche drahtlose Verbindungen für den Zugriff auf Knoten oder andere Netzwerke aufweisen können. Die Netzwerkschnittstelle 126 ermöglicht dem Verarbeitungssystem 110, dass es mit entlegenen Systemen oder Einheiten über die Netzwerke kommunizieren kann. Beispielsweise kann die Netzwerkschnittstelle 126 eine drahtlose Kommunikation über eine oder mehrere Sender/Sendeantennen sowie eine oder mehrere Empfänger/Empfangsantennen bereitstellen. Bei einer Ausführungsform ist das Verarbeitungssystem 110 (mithin die Verarbeitungseinheit) mit einem lokalen Netzwerk 128 oder einem Fernnetz 128 für die Datenverarbeitung und Kommunikation mit entlegenen Bauteilen, etwa mit anderen Verarbeitungseinheiten, dem Internet, entlegenen Speichereinheiten oder dergleichen verbunden.
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Anhand der vorangegangenen Offenbarung sollte verstanden werden, dass durch Verschieben der Orts- und Leitungsgrenze kein anteiliges Polysilizium innerhalb der Transistorzelle aufgenommen ist. Darüber hinaus ist die Bauteilanzahl in der Layout-Versus-Schematic(LVS)-Netzliste sowie die Bauteilanzahl in der Post-Simulation-Netzliste, welche von den EDA-Programmen erzeugt worden sind, dieselbe. Darüber hinaus können der Widerstand und die Kapazität ohne den Verlust von Bauteilen oder Knoten auf einfache Weise zurückkommentiert werden.
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Eine Ausführungsform des Zellenverschiebungsschemas umfasst das Anlegen einer ersten Transistorzelle gegen eine zweite Transistorzelle und das Verschieben einer Orts- und Leitungsgrenze weg von einem Polysilizium, welches zwischen der ersten Transistorzelle und der zweiten Transistorzelle angeordnet ist.
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Eine Ausführungsform des Zellenverschiebungsschemas umfasst das Verbinden aneinandergrenzender Transistorzellen an gegenüberliegenden Seiten eines Polysiliziums und das Verschieben einer Orts- und Leitungsgrenze weg von dem Polysilizium und auf einen aktiven Bereich der aneinandergrenzenden Transistorzellen.
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Eine Ausführungsform des Zellenverschiebungsschemas umfasst das Ausbilden eines Polysiliziums über einem ersten und einem zweiten Wall, um aneinandergrenzende Transistorzellen voneinander zu trennen, sowie das Verschieben einer Orts- und Leitungsgrenze weg von dem Polysilizium.
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Während die Offenbarung veranschaulichende Ausführungsformen bereitstellt, ist diese Beschreibung nicht dazu vorgesehen, beschränkend ausgelegt zu werden. Verschiedene Abwandlungen und Kombinationen der veranschaulichenden Ausführungsformen und ebenso andere Ausführungsformen werden dem Fachmann mit Bezug auf die Beschreibung ersichtlich sein. Es ist daher vorgesehen, dass die anhängenden Ansprüche derartige Abwandlungen und Ausführungsformen mit umfassen.
