TWI423057B - 佈局對原理圖錯誤系統及方法 - Google Patents

佈局對原理圖錯誤系統及方法 Download PDF

Info

Publication number
TWI423057B
TWI423057B TW097133977A TW97133977A TWI423057B TW I423057 B TWI423057 B TW I423057B TW 097133977 A TW097133977 A TW 097133977A TW 97133977 A TW97133977 A TW 97133977A TW I423057 B TWI423057 B TW I423057B
Authority
TW
Taiwan
Prior art keywords
layout
schematic
network connection
connection table
graphical representation
Prior art date
Application number
TW097133977A
Other languages
English (en)
Other versions
TW200919247A (en
Inventor
Prasanti Uppaluri
Doug Den Dulk
Original Assignee
Cadence Design Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cadence Design Systems Inc filed Critical Cadence Design Systems Inc
Publication of TW200919247A publication Critical patent/TW200919247A/zh
Application granted granted Critical
Publication of TWI423057B publication Critical patent/TWI423057B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • User Interface Of Digital Computer (AREA)

Description

佈局對原理圖錯誤系統及方法
本發明之系統及方法係關於電路設計領域中使用的工具,且更特定言之,一些具體實施例係關於電路設計中使用的設計工具與積體電路之佈局設計。
在半導體處理中,一電路設計係通常轉換成一佈局設計(亦瞭解為一佈局或實體佈局),因此該電路能製造於一半導體晶圓上。該佈局設計傳統上包括表示複數個幾何圖案的一資料集,該等圖案係用以建立遮罩以形成圖案於用以建立半導體器件於該晶圓上之層上。實體驗證工具係經常用以幫助確保一積體電路之佈局設計的整體性。稱為一設計規則檢查(DRC)程序之一程序為該設計之實體驗證的一部分,其決定該佈局設計是否滿足稱為設計規則的推薦鑄造程序參數。其他實體驗證程序能包含佈局對原理圖(LVS)處理、XOR檢查、電規則檢查(ERC)等等。
佈局對原理圖(LVS)處理能用以決定一特定佈局是否精確地對應於該設計之原始原理圖。該原理圖與該佈局之間的任何失配係列舉為LVS錯誤。傳統LVS工具之範例包括由Cadence設計系統公司提供的AssuraTM 及Dracula工具。
圖1係解說佈局對原理圖處理之一傳統程序的流程圖。在佈局對原理圖處理期間,該佈局中之不同層105上的幾何形狀係在110中處理以擷取組件及其在設計中的連接性115。在擷取期間,該程序採取表示將用以建立該電路的 層之佈局的資料檔案。該程序接著決定由佈局資料集表示的半導體組件並檢查各種層而且決定組件連接性。該程序將擷取組件及其連接性組合成電路組合並產生佈局資料庫之一網路連線表表示。此係通常表示為階層式網路連線表120。一類似程序130能用以從原理圖125擷取階層式網路連線表135。該原理圖可以為(例如)DFII、Verilog及CDL網路連線表之一組合。圖2係解說一範例網路連線表之一部分的一圖式。
產生用於該佈局的階層式網路連線表120係在140中與原理圖之階層式網路連線表135比較以決定是否存在任何差異。理想地,二個網路連線表應該係類似的,而且任何差異可指示一錯誤之出現。錯誤可包括(例如)缺失連接件、缺失器件、短路、斷路、性能錯誤等等。此等係視為LVS錯誤。
傳統上,藉由傳統LVS工具識別的LVS錯誤係根據相對於原理圖網路連線表之佈局網路連線表器件及網路而報告為邏輯範圍內的一或多個ASCII檔案(即錯誤報告145)。通常為所有器件錯誤提供同等資訊以致能佈局設計者返回至佈局編緝器以固定該等錯誤。傳統ASCII錯誤報告之一範例係解說在圖3中。
為了正確地校正此等錯誤,識別並修改與佈局器件及網路錯誤相關聯的幾何形狀。傳統上,為了除錯並固定LVS錯誤,使用者定位佈局幾何資料庫中與一邏輯網路或一器件相關聯的幾何形狀並按需要修改其。本質上,該LVS錯 誤係報告在邏輯範圍內(網路及器件錯誤)而且此等錯誤係定位並固定在實體範圍內(佈局幾何資料庫)。然而,當識別一LVS錯誤時,使用者能參考僅二個表示,即網路連線表表示或實體佈局。網路連線表係難以根據電路設計評估的較長字母數字清單。同樣地,該佈局係由放在不同層上的數千個多邊形構成。任一表示並非導電的以迅速地瞭解並固定該錯誤。
對於以一ASCII格式清單之形式報告LVS錯誤的傳統系統,可能要求一使用者通讀該等清單以決定哪些連接件及哪些器件實例得以錯誤地連線。當該等LVS設計錯誤係少數時,使用者閱讀ASCII格式清單中的LVS錯誤並使該等錯誤與實體佈局相關之負擔可能係可接受的,因為實體驗證工具能夠精確地隔離該等LVS錯誤。然而,當該等LVS錯誤係許多或當在該等錯誤之間存在複雜邏輯互動時,列舉以ASCII格式之LVS錯誤的此系統可能會產生極大表格,從而使識別並固定LVS錯誤更麻煩。此係因為根據ASCII錯誤報告,該等LVS錯誤或LVS錯誤之位置之間的關係並非為使用者所立即明白。另外,當一複雜錯誤具有階層性質時,此一錯誤在一ASCII錯誤報告中解釋係乏味的。
依據本發明之各種具體實施例,提供使用設計之視覺電路表示及加亮呈現一佈局內的佈局對原理圖(LVS)錯誤之系統及方法。一具體實施例包括採用指示該等LVS錯誤之 加亮覆蓋該佈局電路表示於該原理圖電路表示上。此一具體實施例之方法將一佈局網路連線表與一原理圖網路連線表比較以便識別該等佈局對原理圖錯誤,產生該佈局網路連線表之一圖形電路表示以及該原理圖網路連線表之一圖形電路表示,採用該原理圖網路連線表之該圖形表示顯示該佈局網路連線表之該圖形表示的一覆蓋圖,並接著加亮出現的識別佈局對原理圖錯誤。
在另一具體實施例中,提供用以識別佈局對原理圖錯誤之方法及工具。該方法能包括:將一佈局網路連線表與一原理圖網路連線表比較以便識別一或多個佈局對原理圖錯誤;產生該佈局網路連線表之一圖形表示;產生該原理圖網路連線表之一圖形表示;採用該原理圖網路連線表之該圖形表示顯示該佈局網路連線表之該圖形表示的一覆蓋圖;以及加亮該顯示器上的一或多個識別佈局對原理圖錯誤。在一些具體實施例中,能藉由使用一第一顏色以識別該顯示器上的一或多個識別佈局對原理圖錯誤以及一第二顏色以識別未出現佈局對原理圖錯誤的位置來完成加亮。另外,能提供一佈局編緝器以允許選擇或探測並校正該等識別佈局對原理圖錯誤之一或多個。
在一具體實施例中,在該顯示器上顯示覆蓋圖表示並加亮一或多個識別佈局對原理圖錯誤會產生一單元之基礎邏輯的可橫過階層。可橫過階層能允許檢視或編緝該單元之基礎邏輯。另外,能加亮自一分析工具的結果,其中分析工具能包括(例如)一時序分析工具及用以識別臨界路徑之 一引擎。
在其他具體實施例中,顯示步驟包括僅顯示識別佈局對原理圖錯誤之一子集,而且能定義該子集,例如藉由錯誤數量、錯誤類型、錯誤來源、一指定網路、或一指定器件。此外,該方法能經實施用以顯示一佈局對原理圖錯誤以及顯示佈局對原理圖錯誤周圍的預定數目之位準。此外,能按順序顯示識別佈局對原理圖錯誤之複數個子集。
能實施該方法以便加亮係限於識別佈局對原理圖錯誤之一子集,而且能定義該子集,例如藉由錯誤數量、錯誤類型、錯誤來源、一指定網路、或一指定器件。此外,能使用複數個不同加亮方式以加亮複數個不同類別的錯誤來完成加亮。此外,能實行在該顯示器上顯示覆蓋圖並加亮一或多個識別佈局對原理圖錯誤以便此產生能加以搜尋、或平移並完全傾斜,以及縮放的單一圖形表示。例如,該表示能橫跨或上下捲動以及放大及縮小。此外,單一圖形表示能即時產生並實時顯示。能在校正一或多個識別佈局對原理圖錯誤之後重複說明的方法,從而更新該顯示。
在另一具體實施例中,該方法能包含觸發該顯示器以顯示佈局網路連線表之圖形表示、原理圖網路連線表之圖形表示、以及覆蓋圖。
在另外的具體實施例中,提供識別從一原理圖產生之一佈局中的佈局對原理圖錯誤,其中該方法包含顯示一電路之圖形表示,其中在該電路之圖形表示中加亮一或多個佈局錯誤。在一具體實施例中,顯示該原理圖之一圖表表示 會產生一單元之基礎邏輯的一可橫過階層,而且該可橫過階層允許檢視或編緝該單元之基礎邏輯。在一些具體實施例中,藉由產生佈局網路連線表之一圖形表示,產生原理圖網路連線表之一圖形表示以及將佈局網路連線表之該圖形表示與原理圖網路連線表之該圖形表示組合來產生該電路之圖形表示。在其他具體實施例中,藉由將一原理圖網路連線表與一佈局網路連線表比較而且產生表示該原理圖網路連線表與該佈局網路連線表之一組合的一圖形電路表示來產生電路之圖形表示。
在另外的具體實施例中,加亮包含使用一不同顏色以從圖形表示之其餘部分識別並區分佈局對原理圖錯誤。在其他具體實施例中,在該顯示器上顯示覆蓋圖並加亮一或多個識別佈局對原理圖錯誤會產生一單元之基礎邏輯的能夠加以橫過之階層。當橫過該階層時,允許檢視或編緝該單元之基礎邏輯。
在其他具體實施例中,亦連同佈局對原理圖錯誤加亮自一分析工具(例如一時序分析工具或能夠識別臨界路徑之引擎)的結果。在一些具體實施例中,佈局對原理圖錯誤之加亮能限於識別佈局對原理圖錯誤之一子集。此一子集之定義包括但不限於錯誤數量、錯誤類型、錯誤來源、指定網路以及指定器件。
在另外的具體實施例中,一方法識別從一原理圖產生之一佈局中的錯誤。能藉由顯示該原理圖之一圖形電路表示實行該識別,其中在圖形電路表示中加亮一或多個佈局錯 誤。
在其他具體實施例中,提供一方法,其將一佈局網路連線表與一原理圖網路連線表比較以識別一或多個佈局對原理圖錯誤,產生該佈局網路連線表及該原理圖網路連線表之一比較,顯示與該原理圖網路連線表比較的該佈局網路連線表之一圖形電路表示,以及加亮該圖形電路表示中的一或多個識別佈局對原理圖錯誤。
依據本發明之一具體實施例,提供用於LVS的一圖形除錯系統。更特定言之,本發明能在一些具體實施例中實施以使用提供LVS錯誤之一圖形視圖的一工具來識別、隔離並校正佈局設計中的邏輯錯誤。在一具體實施例中,該工具經組態用以從網路連線表表示產生佈局及原理圖之圖形階層式電路表示。在另一具體實施例中,該工具經組態用以比較網路連線表表示並採用未藉由比較所涵蓋的加亮錯誤產生一圖形表示。
例如,在一具體實施例中,該工具經組態用以根據比較結果覆蓋佈局電路表示於原理圖電路表示上。換言之,組合式資料集能用以產生電路之圖形表示及向使用者顯示此表示。因此,在原理圖與佈局之間彼此映射的器件及網路能在單一表示中有效地加以"覆蓋"於彼此之頂部上。
因為二個資料集可能不匹配(例如,由於LVS錯誤),所以組合式資料集將在一些具體實施例中顯示失配之區域。因此能組態該工具以便在組合式或覆蓋式表示中加亮失配 或LVS錯誤,例如缺失器件、缺失網路、性能錯誤及錯誤連接件。因此,在一實施方案中,顯示的表示可以為佈局與原理圖表示之一組合,其使一單一圖形表示具備加亮的二個比較表示之間的差異。
作為一範例,可採用一種顏色來加亮出現在原理圖中但未出現在佈局中的網路或器件,而可採用另一顏色來表示在原理圖中缺失但出現在佈局中的網路或器件。除此範例以外,能採用另一顏色顯示在原理圖與佈局之間匹配的網路及器件。能同樣地加亮錯誤連接件。作為另一範例,若原理圖中的網路係連接至十個器件而且其係與連接至七個器件之佈局中的一網路部分地匹配,則僅加亮連接至三個額外原理圖器件的網路之部分。
在以上範例中,使用不同顏色加亮不一致或錯誤以促進一彩色顯示器上的識別。因為此等範例用以解說,所以能採用若干不同方式在覆蓋式表示上描述在比較中識別的LVS錯誤以加亮該等錯誤。例如,顏色編碼、陰影、加亮、粗體、改變線寬或厚度、閃光表示、亮度或對比度變化、重要外形區域、指標等能用以提供錯誤及失配之視覺指示。另外,能提供一密鑰以向使用者指示哪種顏色、陰影或其他修改係用以顯示哪些類型的錯誤或不一致。此外,不同加亮方式(例如,不同顏色或不同方案)能用以識別不同類型或類別的錯誤。
藉由對比圖4與圖5來顯示加亮一錯誤之一範例。圖4係應用加亮之前的一佈局之一範例。相比之下,圖5係使用 增加厚度510之虛線以加亮具有一LVS錯誤之網路R(405)的同一佈局之一範例。在此特定實例中,加亮LVS錯誤(佈局與原理圖之間的不一致)指示網路R中的缺失連接件。可能由網路R產生的此不一致係連接至佈局中的一個P及一個N電晶體,而網路R係連接至原理圖中的二個P及二個N電晶體。
在另一具體實施例中,能從電路表示提供探測給幾何資料庫(佈局)或網路連線表。例如,能為使用者提供能力來點選錯誤以進行探測或帶入其選擇之佈局編緝器,從而按需要進行、切斷連接或重新連線來固定LVS錯誤。較佳地,能階層地表示該等錯誤以便設計之圖形邏輯表示係階層的而且加亮具有錯誤的單元以便使用者能撐握該單元以調查並定址該等錯誤。
在一些具體實施例中,使用者能具備一適當使用者介面以選擇一錯誤進行校正,而且作為回應,要求一適當佈局編緝器以為使用者提供用於校正該錯誤之一適當工具。例如,一滑鼠或其他指向器件可用以識別一錯誤以由使用者校正。該工具能經組態用以要求一預定佈局編緝器或詢問使用者一所需佈局編緝器來校正差異。
在另一具體實施例中,能提供從圖形電路表示至佈局編緝器的探測以促進採用其他分析工具的錯誤校正。在另一具體實施例中,電路表示能用以加亮其他分析工具結果或錯誤。例如,一時序分析工具或引擎可用以識別臨界路徑而且此等路徑能在電路表示中進行加亮。
在一些應用中,比較的電路之大小係通常相當大的。在此類應用中,一圖形電路表示能輕易地變為極密集而且難以讓使用者使用。因此,在一具體實施例中,能組態該工具以便僅顯示一錯誤周圍的電路設計之一部分。在其他具體實施例中,顯示所有錯誤或一或多個錯誤之一子集。例如,該工具能經組態用以允許使用者每次一個地或每次以群組方式"分頁"所有錯誤以便能基於可用性適當地調整該表示之大小。
在設計之一相關部分在錯誤的器件或網路周圍可以為幾個位準深的實例中,一使用者可能希望調查該錯誤周圍的一區域或其可能希望在做出決策並評估該錯誤時橫過圖形表示。因此,在一些具體實施例中,在具有一錯誤的電路設計之一部分中顯示的位準(或距離)之數目能設定為一數值。此數值能為一預定數值,能為使用者可調整或能加以動態組態。
另外,在另外的具體實施例中,能由使用者細讀設計之縮放或顯示部分而且能根據使用者的需要即時建立附於設計之顯示部分的連接曲線圖(未顯示部分)。此對其中圖形表示可能為消耗時間的較大系統係尤其有用。在此類情形下,可實施具體實施例以便可根據使用者之請求探勘該錯誤周圍的設計之輸入即時由除錯系統擴大並顯示該電路。例如,該工具可經組態用以當使用者採用其滑鼠平移顯示器時即時產生圖形表示。
在使用者期望在一給定時間檢視所有錯誤或錯誤之一子 集的情況下,在一些具體實施例中,該工具能經組態用以依據使用者要求顯示一或多個錯誤。因此,能提供一平移及縮放特徵以允許使用者觀看識別區域。在一些具體實施例中,該工具允許使用者手動地平移並縮放以尋找錯誤。在其他具體實施例中,該工具能經組態用以識別錯誤而且自動地平移並放大錯誤。
在一些具體實施例中,該工具能經組態用以縮放一給定錯誤並且汲取該錯誤周圍的位準之一決定區域或數目。此舉致能使用者審查該錯誤並決定可能需要哪些步驟(若有)以矯正該錯誤。在一具體實施例中,每次僅顯示錯誤之一子集。例如,能向使用者顯示決定數目的一或多個錯誤,而且使用者接著能每次透過錯誤之子集步進或捲動一個子集。此序列檢視能完成目的,例如提供一簡化、整齊顯示給使用者。在一具體實施例中,該等子集係即時產生,因此整個覆蓋圖表示不需要同時產生。在另一具體實施例中,當使用者細讀並操作一給定子集時,隨後子集係產生為一背景程序。
因為在一具體實施例中使用者可能想要看見討論中的器件所連接之其他網路,或另外檢視超出顯示區域的區域,所以該工具為使用者提供能力以放大並縮小該曲線圖以看見較多區域或平移其他區域。例如,能為使用者提供能力以橫過該曲線圖以看見超出在原始顯示中顯示之位準的位準。
另外,能提供一使用者介面以允許使用者在透過各種錯 誤步進時控制該工具。例如,在一具體實施例中使用者能經由周邊介面(例如滑鼠、鍵盤及小鍵盤)以及圖形介面(例如捲動條及圖形D墊)與其他導航工具來輸入探勘請求。在一具體實施例中,此類周邊介面能用以允許使用者放大並縮小表示而且橫過以X及Y維度的表示。
在其他具體實施例中,可實施該工具以便優先化錯誤之顯示,例如在最臨界錯誤周圍。例如,在一具體實施例中,能首先顯示可能串聯至或影響該電路之其他部分的類型之錯誤,因為在一些情形下,此等錯誤之一或多個的校正可能產生該佈局中其他錯誤之因果校正。作為另一範例,在一具體實施例中,能組態該系統以便能首先顯示與斷路或短路有關的錯誤而且能要求使用者在顯示其他區域之前首先矯正此等錯誤。
如上所述,在其中該電路為較大而且存在大量錯誤的實例中,圖形表示對藉由使用者進行的實務檢視係太密集或太大。因此,另一具體實施例為使用者提供能力以設定在一給定時間檢視的錯誤來源之數目。此可完成(例如)以便亦能在視覺上識別錯誤之邏輯位置。如先前所述,另一具體實施例可提供對決定數量的錯誤之檢視,其中(例如)根據實務檢視來決定顯示的錯誤之數目。
在其中在一給定時間顯示少於錯誤之全部的另外具體實施例中,該工具能經組態用以顯示僅連接至一使用者指定網路之元件,或僅連接至使用者指定器件之網路。該工具可進一步經組態用以允許使用者指定額外元件或網路,而 且能累積地顯示額外此類請求之結果。作為一簡單範例,一使用者可首先檢視Vss網路並接著要求看見Vdd網路。在此具體實施例中,該系統能一起顯示Vss網路及Vdd網路,或者該系統能允許使用者從Vss切換至Vdd網路,並且僅顯示Vdd網路。
在一些具體實施例中,該工具能經組態用以允許使用者檢視並非錯誤的一網路或器件周圍的電路之部分。因此,該工具可經組態用以允許使用者在表示之區域周圍縮放並平移,即使在該區域中不存在使用者希望檢視的錯誤。
視需要地,在本文中說明的具體實施例之一些中,在校正一或多個錯誤之後,該工具可經組態用以再運行該比較以便從表示移除由先前校正錯誤所"自動地"校正的任何額外錯誤而且程序能隨其餘錯誤繼續。另外,能提供一報告給使用者,該報告手動及自動地識別校正錯誤。該報告可以為文字的或以圖形形式或其組合。
圖6係解說依據本發明之一具體實施例進行LVS除錯之一範例程序的流程圖。類似於傳統佈局對原理圖比較除錯操作(如圖1中所解說),圖6解說佈局對原理圖處理,其中一佈局之不同層105上的幾何形狀得以處理並最終轉換成階層式網路連線表120。同樣地,原理圖125得以處理並將資料最終轉換成一階層式網路連線表135。接著在140中比較佈局之階層式網路連線表120及原理圖之階層式網路連線表135。
然而,不像傳統佈局對原理圖程序,分別從佈局之階層 式網路連線表120及原理圖之階層式網路連線表135產生佈局之圖形電路表示605以及原理圖之圖形電路表示610。其係用以覆蓋或組合二個圖形表示以產生覆蓋式或組合式表示615。如以上提出,此組合式表示615向使用者加亮由佈局之階層式網路連線表120產生的圖形電路表示605與由原理圖之階層式網路連線表135產生的圖形電路表示610之間的任何差異。另外,存在於設計者之原理圖與所得佈局之間的任何不一致或錯誤(LVS錯誤)係在電路比較140期間發現並最終用以加亮覆蓋式表示615上的LVS錯誤。因此,提供具有加亮錯誤620之一組合式表示。
在一具體實施例中,該覆蓋圖簡單地為設計之單一圖形表示,其中加亮的佈局與原理圖之間有差異。因此,能揭露並加亮所需原理圖設計與將由佈局建立的所得設計之間的不一致。如以上說明,參考圖5,能使用各種加亮技術來加亮該等電路中的錯誤或不一致,以便使用者可識別錯誤。
圖7及8係解說依據本發明之一具體實施例進行LVS錯誤校正之一程序的範例操作流程圖。參考圖7,在第一操作705中,為原理圖及預計佈局產生網路連線表。在解說的具體實施例中,在操作710中該工具能經組態用以從網路連線表表示產生佈局及原理圖之圖形階層式電路表示。在操作715中,該工具能進一步經組態用以將由建議佈局建立的電路與由所需原理圖輸入建立的電路比較。此能(例如)藉由比較產生的網路連線表以尋找差異及類似來完 成。在一具體實施例中,比較基礎資料以偵測差異。此可以為類似的(例如)以比較橫跨多個檔案的ASCII字串。在一些具體實施例中,一曲線圖匹配演算法能用以實行網路連線表之逐一網路以及逐一器件映射。在操作720中提供一覆蓋圖圖形表示。作為此等操作之結果,有效地組合電路說明以解說一圖形表示(例如一覆蓋圖表示)中的電路描述。在操作725中,採用如以上說明的LVS錯誤加亮該表示。在一些具體實施例中,該工具能進一步經組態用以在操作730中放大加亮錯誤。
參考圖8,其解說一具體實施例,一使用者藉由該具體實施例審查一或多個加亮錯誤並在一編緝器中校正該等錯誤。該具體實施例在操作805中開始,其中使用者首先審查加亮錯誤並接著在操作810中透過覆蓋式表示620之其他部分而捲動(或平移)。如以上所述,能藉由使用者手動地控制或藉由工具自動化透過錯誤移動之程序。當使用者透過該表示移動至其他加亮部分時,在操作815中建立覆蓋式表示620之此等待顯示部分。當一使用者在操作820中選擇一錯誤校正時,在操作825中要求或調用一佈局編緝器以允許使用者在操作830中校正該錯誤。在一具體實施例中,在選擇錯誤時能即時產生表示。在其他具體實施例中,能預先產生並儲存整個晶片或電路之表示的全部或部分。
圖9係解說可依據本發明之一具體實施例加以識別的錯誤之一些的一範例之流程圖。繼分別在操作905及910中接 受佈局之網路連線表及原理圖之網路連線表之後,在操作915中比較二個網路連線表而且識別任何不一致或錯誤(缺失器件920、缺失網路925、錯誤連接930等等)並且在操作930中為使用者加亮該等不一致或錯誤。對於確實出現的任何錯誤,能在操作935中提供一校正機構,如以上解釋。
原理圖表示之半導體設計並非通常具有不同於該佈局組態的階層式結構。因此,在一具體實施例中,本發明能經組態用以提供一使用者介面,其允許識別錯誤而無需以手動方式透過階層式組態來追蹤,此通常為傳統LVS工具所需要。圖10解說一範例方案,其中一原理圖階層1005係不同於佈局階層1010。在此範例中,節點A、H、I、J、M及E對於原理圖階層及佈局階層係共同的。然而,其餘節點對於原理圖及佈局階層係不同的。然而,能實施本發明以便基於識別及校正錯誤之目的,此等階層式差異對使用者係透明或非實質性的。例如,較低位準的階層能向上滾動至較高位準共同階層式節點。更重要的係,儘管其中加亮圖形表示中的錯誤,但是能獨立於階層式結構識別並校正錯誤。
在一具體實施例中,該工具能經組態用以提供能力以通知使用者在何處一錯誤會出現於原始階層中。繼續參考圖10,假定一簡單範例,其中在節點X(1015)中找到一錯誤,但是此節點係基於顯示之目的而展平為節點A(1020)。在此範例中,若使用者想要看見該等元件來自 何處,則該系統能經組態用以提供該等元件係在佈局階層之階層式元件X中的資訊給使用者。同樣地,此等相同元件可能已最初係在原理圖階層之不同階層式節點中,而且因此在一具體實施例中,該工具能經組態用以通知該使用者關於其中該等元件最初顯現的階層式節點。
作為可如何實施該工具以促進識別LVS錯誤之程序的另一範例,考量一範例方案,其中複數個單元係識別為錯誤的,因為該等單元之每一者並非適當地連接至(例如)Vss。進一步考量此方案中的範例,其中係網路本身並非連接至Vss,而每一單元之適當接針係在一共同Vss節點處連結在一起。換言之,僅至Vss的一共同連接係缺失的。此一問題對使用者採用傳統LVS系統識別可能較困難,因為對於連接至該網路的每一單元,將在錯誤清單中標記錯誤。然而,在一具體實施例中,能實施圖形LVS工具以便網路本身之缺失連接係在圖形顯示中加亮並因此可藉由使用者輕易地識別。
術語工具可用以指經組態用以實行所述功能的任何裝置或儀器。工具能包括一或多個模組之一集合並且亦能由硬體、軟體或其組合組成。因此,例如一工具可以為一或多個軟體模組、硬體模組、軟體/硬體模組或其任何組合或排列之一集合。作為另一範例,一工具可以為一計算器件或其他器具,其上運行軟體或其中實施硬體。
本文中所用的術語模組可說明能依據本發明之一或多個具體實施例加以實行的一給定功能單元。本文中所用的模 組可利用任何形式的硬體、軟體或其組合加以實施。例如,軟體碼、一或多個處理器、控制器、ASIC、PLA、邏輯組件或其他機構可經實施用以構成一模組。在實施方案中,本文中說明的各種模組可實施為離散模組或功能而且所說明的特徵能在一或多個模組當中部分或全部地加以共享。換言之,熟習技術人士在閱讀此說明之後將明白,本文中說明的各種特徵及功能可在任何給定應用中加以實施而且能在一或多個分離或共享模組中以各種組合及排列加以實施。即使功能之各種特徵或元件可個別地加以說明或主張為分離模組,熟習技術人士將瞭解此等特徵及功能可在一或多個共同軟體及硬體元件當中加以共享,而且此說明將不需要或暗示將分離硬體或軟體組件用以實施此類特徵或功能。
在一具體實施例中使用軟體全部或部分地實施本發明之組件或模組的情況下,能實施此等軟體元件以採用能夠實行相對於其所說明的功能之一計算或處理模組來操作。圖11中顯示一此範例計算模組。根據此範例計算模組說明各種具體實施例。在閱讀此說明之後,熟習相關技術之人士應明白如何使用其他計算模組或架構來實施本發明。
現在參考圖11,計算模組1100可表示(例如)用於桌上型、膝上型及筆記型電腦;主機、超級電腦、工作站或伺服器;或任何其他類型的專用或通用計算器件的計算或處理能力,此對一給定應用或環境可能係期望或適當的。計算模組1100亦可表示嵌入在一給定器件內或另外可用於該 給定器件的計算能力。例如,一計算模組可用於其他電子器件。計算模組1100可包括(例如)一或多個處理器或處理器件,例如處理器1104中。可使用通用或專用處理引擎(例如一微處理器、控制器或其他控制邏輯)來實施處理器1104。
計算模組1100亦可包括一或多個記憶體模組,其係稱為主要記憶體1108。例如,隨機存取記憶體(RAM)或其他動態記憶體可用於儲存待由處理器1104加以執行的資訊及指令。主要記憶體1108亦可用於在藉由處理器1104執行指令期間儲存臨時變數或其他中間資訊。計算模組1100可同樣地包括一唯讀記憶體("ROM")或其他耦合至匯流排1102的靜態儲存器件以儲存用於處理器1104的靜態資訊及指令。
計算模組1100亦可包括一或多個各種形式的資訊儲存機構1110,其可包括(例如)一媒體驅動器1112以及一儲存單元介面1120。媒體驅動器1112可包括用以支援固定或可移除儲存媒體1114的一驅動器或其他機構。例如,一硬碟機、一軟碟機、一磁帶驅動器、一光碟驅動器、一CD或DVD驅動器(R或RW)或其他可移除或固定媒體驅動器。因此,儲存媒體1114可包括(例如)一硬碟、一軟碟、磁帶、匣、光碟、CD或DVD、或者其他固定或可移除媒體,其係由媒體驅動器1112讀取、寫入至其中或存取。如此等範例解說,儲存媒體1114能包括一電腦可用儲存媒體,其已在其中儲存特定電腦軟體或資料。
在替代性具體實施例中,資訊儲存機構1110可包括其他 類似儀器以允許電腦程式或其他指令或資料載入至計算模組1100。此儀器可包括(例如)一固定或可移除儲存單元1122及一介面1120。此類儲存單元1122及介面1120之範例能包括一程式匣及匣介面、一可移除記憶體(例如,一快閃記憶體或其他可移除記憶體模組)以及記憶體槽、PCMCIA槽及卡、與其他固定或可移除儲存單元1122及介面1120,其允許軟體及資料從儲存單元1122傳輸至計算模組1100。
計算模組1100亦可包括一通信介面1124。通信介面1124可用以允許軟體及資料在計算模組1100與外部器件之間加以傳輸。通信介面1124之範例可包括一數據機或軟數據機、一網路介面(例如乙太網路、網路介面卡、WiMedia、802.XX或其他介面)、一通信埠(例如一USB埠、IR埠、RS232埠、藍芽介面或其他埠)、或其他通信介面。經由通信介面1124傳輸的軟體及資料可通常在信號上承載,該等信號可以為藉由一給定通信介面1124交換的電子、電磁、光學或其他信號。此等信號可經由一頻道1128提供給通信介面1124。此頻道1128可承載信號並可使用一有線或無線媒體加以實施。一頻道之一些範例可包括一電話線、一蜂巢式鏈路、一RF鏈路、一光學鏈路、一網路介面、一區域或廣域網路、以及其他有線或無線通信頻道。
在此文件中,術語"電腦程式媒體"及"電腦可用媒體"係用以一般指諸如記憶體1108、儲存單元1120、媒體1114及頻道1128上的信號之媒體。此等及其他各種形式的電腦程 式媒體或電腦可用媒體可涉及承載一或多個指令之一或多個序列至一處理器件以加以執行。當加以執行時,此類指令可致能計算模組1100實行如本文中說明的本發明之特徵或功能。
雖然以上已說明本發明之各種具體實施例,但是應該瞭解已僅藉由範例而非限制來呈現該等具體實施例。本發明之寬度及範疇不應該受以上說明的範例性具體實施例之任何者限制。在此文件指熟習技術人士明白或瞭解的科技情況下,此類科技包含熟習技術人士現在或將來任何時候所明白或瞭解的科技。另外,本發明並不限於解說的範例架構或組態,但是能使用各種替代性架構及組態實施所需特徵。熟習技術人士應瞭解在閱讀此文件之後,能實施解說的具體實施例及其各種替代方案而不限於解說的範例。熟習技術人士亦應瞭解能如何利用替代性功能、邏輯或實體分割及組態以實施本發明之所需特徵。
此外,儘管可採用單數說明或主張本發明之項目、元件或組件,但是預期複數係在其範疇內,除非明確地陳述對單數的限制。廣義詞及短語(例如一些實例中的"一或多個"、"至少"、"但不限於"或其他類似短語)之出現不應閱讀為意指在其中此類廣義短語可能為缺少的實例中預計或需要較窄情況。
術語"模組"之使用並不暗示說明或主張為該模組之部分的組件或功能係全部組態在一共同封包中。實際上,為控制邏輯或其他組件的一模組之各種組件之任一者或全部能 組合在單一封包中或分離地維持並能進一步在多個群組或封包中或橫跨多個位置加以分配。
105‧‧‧層
110‧‧‧程序
115‧‧‧連接性
120‧‧‧階層式網路連線表
125‧‧‧原理圖
130‧‧‧程序
135‧‧‧階層式網路連線表
140‧‧‧電路比較
145‧‧‧錯誤報告
405‧‧‧網路R
510‧‧‧增加厚度
605‧‧‧圖形電路表示
610‧‧‧圖形電路表示
615‧‧‧覆蓋式或組合式表示
620‧‧‧覆蓋式表示加亮錯誤
1005‧‧‧原理圖階層
1010‧‧‧佈局階層
1015‧‧‧節點X
1020‧‧‧節點A
1100‧‧‧計算模組
1102‧‧‧匯流排
1104‧‧‧處理器
1108‧‧‧主要記憶體
1110‧‧‧資訊儲存機構
1112‧‧‧媒體驅動器
1114‧‧‧儲存媒體
1120‧‧‧儲存單元介面
1122‧‧‧儲存單元
1124‧‧‧通信介面
1128‧‧‧頻道
依據一或多個各種具體實施例,參考附圖詳細地說明本發明。該等圖式係僅基於解說之目的而提供,並且僅描述本發明之範例具體實施例。此等圖式係提供用以促進讀者對本發明之瞭解而且不應視為限制本發明之寬度、範疇或適用性。
圖1係解說佈局對原理圖處理之一傳統程序的流程圖。
圖2係解說一網路連線表之一部分的一範例之圖式。
圖3係一傳統ASCII錯誤報告之一範例。
圖4係一電路表示之一範例。
圖5係具有一加亮LVS錯誤的一電路表示之一範例。
圖6係解說依據本發明之一具體實施例進行LVS除錯之一範例程序的流程圖。
圖7係解說依據本發明之一具體實施例進行LVS錯誤校正之一程序的範例操作流程圖。
圖8係解說依據本發明之一具體實施例進行LVS錯誤校正之一程序的另一範例操作流程圖。
圖9係解說可依據本發明之一具體實施例加以識別的錯誤之一些的一範例之流程圖。
圖10係解說一範例方案的圖式,其中一原理圖階層係不同於佈局階層。
圖11係解說可結合本文中說明的系統及方法使用的一電 腦系統之圖式。
105‧‧‧層
120‧‧‧階層式網路連線表
125‧‧‧原理圖
135‧‧‧階層式網路連線表
140‧‧‧電路比較
605‧‧‧圖形電路表示
610‧‧‧圖形電路表示
615‧‧‧覆蓋式或組合式表示
620‧‧‧覆蓋式表示加亮錯誤

Claims (24)

  1. 一種識別佈局對原理圖錯誤之方法,其包含:將一佈局網路連線表與一原理圖網路連線表比較以識別一或多個佈局對原理圖錯誤;產生該佈局網路連線表之一圖形表示;產生該原理圖網路連線表之一圖形表示;在一顯示器上採用該原理圖網路連線表之該圖形表示顯示該佈局網路連線表之該圖形表示之一覆蓋圖;以及在該顯示器上加亮該一或多個識別佈局對原理圖錯誤。
  2. 如請求1之方法,其中加亮步驟包含使用識別該顯示器上的一或多個識別佈局對原理圖錯誤之一第一顏色以及其中未出現佈局對原理圖錯誤之一第二顏色加亮顯示覆蓋圖之一部分。
  3. 如請求項1之方法,其進一步包含調用一佈局編緝器以回應一使用者選擇一佈局對原理圖錯誤,其中該佈局編緝器允許該使用者校正該識別佈局對原理圖錯誤。
  4. 如請求項1之方法,其中在該顯示器上顯示該覆蓋圖並加亮該一或多個識別佈局對原理圖錯誤之該等步驟為該使用者呈現一單元之基礎邏輯之一可橫過階層。
  5. 如請求項1之方法,其中該加亮步驟包含使用複數個不同加亮方式以加亮複數個不同類別的錯誤。
  6. 如請求項1之方法,其中顯示步驟包含顯示一佈局對原理圖錯誤以及在佈局對原理圖錯誤周圍顯示一位準之預 定數目。
  7. 如請求項1之方法,其進一步包含觸發該顯示器以顯示該佈局網路連線表之該圖形表示、該原理圖網路連線表之該圖形表示、以及該覆蓋圖。
  8. 如請求項1之方法,其中該顯示步驟包含僅顯示該等識別佈局對原理圖錯誤之一子集。
  9. 如請求項8之方法,其中藉由一錯誤數量、錯誤類型、錯誤來源、一指定網路、或一指定器件來定義該子集。
  10. 如請求項8之方法,其進一步包含按順序顯示識別佈局對原理圖錯誤之複數個子集。
  11. 如請求項1之方法,其中顯示該覆蓋圖包含根據使用者輸入即時顯示該圖形表示之該覆蓋圖之一子集。
  12. 如請求項1之方法,其進一步包含在校正一識別佈局對原理圖錯誤之後重複該方法,從而更新該顯示。
  13. 一種電腦程式產品,其具有嵌入在一電腦可用媒體中的指令,該等指令經組態用以使一處理器實行下列操作:將一佈局網路連線表與一原理圖網路連線表比較以識別一或多個佈局對原理圖錯誤;產生該佈局網路連線表之一圖形表示;產生該原理圖網路連線表之一圖形表示;在一顯示器上採用該原理圖網路連線表之該圖形表示顯示該佈局網路連線表之該圖形表示之一覆蓋圖;以及在該顯示器上加亮該一或多個識別佈局對原理圖錯誤。
  14. 一種方法,該方法包含:在一原理圖網路連線表之一圖形表示上顯示一佈局網路連線表之一圖形表示之一覆蓋圖;識別從初始原理圖產生之佈局中之錯誤。
  15. 一種識別從一原理圖產生之一佈局中的佈局對原理圖錯誤之方法,該方法包含顯示一電路之一圖形表示,其中在該電路之該圖形表示中加亮一或多個佈局錯誤,其中顯示該圖形表示包括以下操作:將一佈局網路連線表與一原理圖網路連線表比較以識別一或多個佈局對原理圖錯誤;從該佈局網路連線表產生該佈局之一圖形電路表示;從該原理圖網路連線表產生該原理圖之一圖形電路表示;在一顯示器上顯示與該原理圖網路連線表之該圖形表示比較的該佈局網路連線表之該圖形表示;以及在該顯示器中加亮該一或多個識別佈局對原理圖錯誤。
  16. 如請求項15之方法,其中在該圖形表示中加亮的該等佈局錯誤使用一第一顏色以識別一或多個佈局錯誤以及一第二顏色以識別其中未出現佈局錯誤的情況。
  17. 如請求項15之方法,其進一步包含選擇一或多個佈局錯誤並調用允許校正該等選定佈局錯誤的一佈局編緝器。
  18. 如請求項15之方法,其中顯示該原理圖之一圖形表示會產生一單元之基礎邏輯之一可橫過階層。
  19. 如請求項18之方法,其中該可橫過階層允許檢視或編緝該單元之該基礎邏輯。
  20. 如請求項15之方法,其中在該圖形表示中加亮的該等佈局錯誤係該等識別佈局對原理圖錯誤之一子集。
  21. 如請求項20之方法,其中藉由一錯誤數量、錯誤類型、錯誤來源、一指定網路、或一指定器件來定義該子集。
  22. 如請求項15之方法,其中藉由產生該佈局網路連線表之一圖形表示,產生該原理圖網路連線表之一圖形表示以及將該佈局網路連線表之該圖形表示與該原理圖網路連線表之該圖形表示組合來獲得該電路之該圖形表示。
  23. 如請求項15之方法,其中藉由將一原理圖網路連線表與一佈局網路連線表比較而且產生表示該原理圖網路連線表與該佈局網路連線表之一組合的一圖形電路表示來產生該電路之該圖形表示。
  24. 一種電腦輔助設計裝置,其經組態用以識別從一原理圖產生之一佈局中的佈局對原理圖錯誤,該工具包含:一處理器;一記憶體,其係連接至該處理器;以及一電腦可讀取媒體,其具有嵌入其中的指令,該等指令經組態用以使該處理器實行下列操作:將一佈局網路連線表與一原理圖網路連線表比較以識別一或多個佈局對原理圖錯誤;產生該佈局網路連線表之一圖形表示;產生該原理圖網路連線表之一圖形表示; 在耦合至該處理器之一顯示器上採用該原理圖網路連線表之該圖形表示顯示該佈局網路連線表之該圖形表示之一覆蓋圖;以及在該顯示器上加亮該一或多個識別佈局對原理圖錯誤。
TW097133977A 2007-09-04 2008-09-04 佈局對原理圖錯誤系統及方法 TWI423057B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US96993307P 2007-09-04 2007-09-04

Publications (2)

Publication Number Publication Date
TW200919247A TW200919247A (en) 2009-05-01
TWI423057B true TWI423057B (zh) 2014-01-11

Family

ID=40409507

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097133977A TWI423057B (zh) 2007-09-04 2008-09-04 佈局對原理圖錯誤系統及方法

Country Status (2)

Country Link
US (2) US8181137B2 (zh)
TW (1) TWI423057B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110119544A1 (en) * 2009-06-09 2011-05-19 William Matthew Hogan User Guided Short Correction And Schematic Fix Visualization
US8495556B2 (en) * 2010-11-09 2013-07-23 Chipworks Inc. Circuit visualization using flightlines
US9304981B1 (en) * 2011-09-09 2016-04-05 Cadence Design Systems, Inc. System and method for providing an inter-application overlay to communicate information between users and tools in the EDA design flow
US8694943B1 (en) 2011-12-30 2014-04-08 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing electronic designs with connectivity and constraint awareness
US8645902B1 (en) * 2011-12-30 2014-02-04 Cadence Design Systems, Inc. Methods, systems, and computer program products for implementing interactive coloring of physical design components in a physical electronic design with multiple-patterning techniques awareness
US9064063B1 (en) 2011-12-30 2015-06-23 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing interactive, real-time checking or verification of complex constraints
US8595662B1 (en) 2011-12-30 2013-11-26 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing a physical design of an electronic circuit with automatic snapping
US9053289B1 (en) 2012-04-12 2015-06-09 Cadence Design Systems, Inc. Method and system for implementing an improved interface for designing electronic layouts
US8775993B2 (en) * 2012-08-31 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design flow with layout-dependent effects
CN103678742A (zh) * 2012-09-17 2014-03-26 北京华大九天软件有限公司 一种集成电路版图连接错误的高效调试方法
TWI505116B (zh) * 2013-02-04 2015-10-21 Himax Tech Ltd 導電材料圖案層之製造系統及製造方法
US9262573B2 (en) 2013-03-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having shifted boundary and boundary-shift scheme
US9411925B2 (en) 2014-04-14 2016-08-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Simultaneously viewing multi paired schematic and layout windows on printed circuit board (PCB) design software and tools
US8898608B1 (en) * 2013-07-15 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for displaying timing information of an integrated circuit floorplan
KR20150047964A (ko) * 2013-10-25 2015-05-06 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
US10185799B2 (en) * 2014-04-22 2019-01-22 Mentor Graphics Corporation Verification of photonic integrated circuits
JP2015230696A (ja) * 2014-06-06 2015-12-21 富士通株式会社 回路画像出力プログラム、情報処理装置、回路画像出力方法
US10444734B2 (en) 2014-08-22 2019-10-15 Mentor Graphics Corporation Manufacture of non-rectilinear features
US9779193B1 (en) * 2015-03-31 2017-10-03 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing electronic design layouts with symbolic representations
US9830702B2 (en) * 2015-10-22 2017-11-28 International Business Machines Corporation Dynamic real-time layout overlay
CN105550081A (zh) * 2015-12-07 2016-05-04 广州视源电子科技股份有限公司 板卡错误的显示方法和系统
JP6672934B2 (ja) * 2016-03-24 2020-03-25 ティアック株式会社 オーディオ信号処理装置及びプログラム
US10339246B2 (en) * 2016-05-26 2019-07-02 Synopsys, Inc. Schematic overlay for design and verification
US10691867B2 (en) * 2017-08-24 2020-06-23 Synopsys, Inc. Identifying root cause of layout versus schematic errors
US10915573B2 (en) 2018-09-13 2021-02-09 International Business Machines Corporation Characterizing electronic designs via visual processing and data transformation
CN109543307B (zh) * 2018-11-23 2020-04-24 上海望友信息科技有限公司 Pcb设计版图的开短路检查方法、检测系统及电子设备
JP7280123B2 (ja) 2019-06-26 2023-05-23 株式会社日立製作所 3dモデル作成支援システムおよび3dモデル作成支援方法
US11341310B1 (en) * 2019-11-14 2022-05-24 Synopsys, Inc. Layout-versus-schematic (LVS) debugging and error diagnosis via type of graph matching
US11378742B2 (en) * 2019-12-17 2022-07-05 Synopsys, Inc. Visual representation of different structure ports in schematics of photonic integrated circuits
CN111428430B (zh) * 2020-03-24 2023-11-03 广州视源电子科技股份有限公司 电路设计中的电路器件信息获取方法、装置、设备及介质
CN115774972B (zh) * 2022-12-02 2023-07-25 芯耀辉科技有限公司 一种用于系统级封装设计的一致性检查的系统及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW578070B (en) * 2002-09-11 2004-03-01 Inventec Corp Module and method for computer graphics to display the related traces between two components on printed circuit board
US6988253B1 (en) * 2000-02-17 2006-01-17 Synopsys, Inc. Methods, apparatus and computer program products that perform layout versus schematic comparison of integrated circuits using advanced pin coloring operations

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4635208A (en) * 1985-01-18 1987-01-06 Hewlett-Packard Company Computer-aided design of systems
US5220512A (en) * 1990-04-19 1993-06-15 Lsi Logic Corporation System for simultaneous, interactive presentation of electronic circuit diagrams and simulation data
US5463561A (en) * 1993-06-30 1995-10-31 Digital Equipment Corporation High capacity netlist comparison
US5903469A (en) * 1994-11-08 1999-05-11 Synopsys, Inc. Method of extracting layout parasitics for nets of an integrated circuit using a connectivity-based approach
US5787006A (en) * 1996-04-30 1998-07-28 Micron Technology, Inc. Apparatus and method for management of integrated circuit layout verification processes
US6212666B1 (en) * 1996-11-04 2001-04-03 Synopsys, Inc. Graphic representation of circuit analysis for circuit design and timing performance evaluation
US6011911A (en) * 1997-09-30 2000-01-04 Synopsys, Inc. Layout overlap detection with selective flattening in computer implemented integrated circuit design
US6045584A (en) * 1997-10-31 2000-04-04 Hewlett-Packard Company Multilevel and beveled-corner design-rule halos for computer aided design software
US6009252A (en) * 1998-03-05 1999-12-28 Avant! Corporation Methods, apparatus and computer program products for determining equivalencies between integrated circuit schematics and layouts using color symmetrizing matrices
US6507932B1 (en) * 1999-07-02 2003-01-14 Cypress Semiconductor Corp. Methods of converting and/or translating a layout or circuit schematic or netlist thereof to a simulation schematic or netlist, and/or of simulating function(s) and/or performance characteristic(s) of a circuit
US6907587B2 (en) * 1999-10-08 2005-06-14 Dupont Photomasks, Inc. System and method for correcting connectivity errors in a mask layout file
US6606735B1 (en) * 1999-10-14 2003-08-12 Synopsys, Inc. Method and system for using error and filter layers in each DRC rule
US6499130B1 (en) * 2000-02-17 2002-12-24 Avant! Corporation Methods, apparatus and computer program products that perform layout versus schematic comparison of integrated circuits using advanced symmetry resolution techniques
US6505323B1 (en) * 2000-02-17 2003-01-07 Avant! Corporation Methods, apparatus and computer program products that perform layout versus schematic comparison of integrated circuit memory devices using bit cell detection and depth first searching techniques
US6584606B1 (en) * 2000-06-01 2003-06-24 International Business Machines Corporation Fast method of I/O circuit placement and electrical rule checking
US6418551B1 (en) * 2000-08-03 2002-07-09 Avant! Corporation Design rule checking tools and methods that use waiver layout patterns to waive unwanted dimensional check violations
JP2002108960A (ja) * 2000-10-03 2002-04-12 Fujitsu Ltd 配置・配線処理システム
US6684379B2 (en) * 2000-10-18 2004-01-27 Chipworks Design analysis workstation for analyzing integrated circuits
CA2370766C (en) * 2000-10-18 2003-09-09 Chipworks Design analysis workstation for analyzing integrated circuits
US6546536B1 (en) * 2001-07-26 2003-04-08 Xilinx, Inc. System and method for disabling schematics
DE10159840A1 (de) * 2001-11-29 2003-06-12 Infineon Technologies Ag Verfahren und Vorrichtung zur automatischen Zuordnung mindestens eines Identifikationsdatensatzes für mindestens ein Bauelement eines technischen Systems
CA2415810C (en) * 2002-01-07 2013-04-02 Analog Design Automation Inc. Method of schematic-level ams topology optimization using direct representations
US20030145300A1 (en) * 2002-01-28 2003-07-31 Tran Trung M. Layout tracking solutions
US6769103B2 (en) * 2002-07-19 2004-07-27 Micron Technology, Inc. Line width check in layout database
US7503021B2 (en) * 2002-12-17 2009-03-10 International Business Machines Corporation Integrated circuit diagnosing method, system, and program product
JP4151964B2 (ja) * 2003-09-30 2008-09-17 株式会社東芝 情報表示システムおよび情報表示方法
US7603641B2 (en) * 2003-11-02 2009-10-13 Mentor Graphics Corporation Power/ground wire routing correction and optimization
WO2005119442A2 (en) * 2004-06-01 2005-12-15 Tera Systems, Inc. Methods and systems for cross-probing in integrated circuit design
US20060101368A1 (en) * 2004-09-08 2006-05-11 Mentor Graphics Corporation Distributed electronic design automation environment
US7716611B2 (en) * 2004-11-13 2010-05-11 Mentor Graphics Corporation Logic injection
US7530034B2 (en) * 2005-02-25 2009-05-05 Dcg Systems, Inc. Apparatus and method for circuit operation definition
US7418683B1 (en) * 2005-09-21 2008-08-26 Cadence Design Systems, Inc Constraint assistant for circuit design
US7480878B2 (en) * 2005-12-29 2009-01-20 Lsi Logic Corportion Method and system for layout versus schematic validation of integrated circuit designs
US7627838B2 (en) * 2006-04-25 2009-12-01 Cypress Semiconductor Corporation Automated integrated circuit development
JP2008009964A (ja) * 2006-05-31 2008-01-17 Toshiba Corp 半導体集積回路のレイアウト作成装置及び作成方法
US7464350B1 (en) * 2006-08-11 2008-12-09 Xilinx, Inc. Method of and circuit for verifying a layout of an integrated circuit device
US20080127020A1 (en) * 2006-10-25 2008-05-29 Dan Rittman System and method for automatic elimination of voltage drop, also known as IR drop, violations of a mask layout block, maintaining the process design rules correctness
US20080115102A1 (en) * 2006-11-14 2008-05-15 Dan Rittman System and method for automatic elimination of connectivity mismatches during construction of a mask layout block, maintaining process design rule correctness
US7865857B1 (en) * 2007-01-23 2011-01-04 Cadence Design Systems, Inc. System and method for improved visualization and debugging of constraint circuit objects
US20090007033A1 (en) * 2007-06-28 2009-01-01 Hitesh Suri Method to transfer failure analysis-specific data between data between design houses and fab's/FA labs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6988253B1 (en) * 2000-02-17 2006-01-17 Synopsys, Inc. Methods, apparatus and computer program products that perform layout versus schematic comparison of integrated circuits using advanced pin coloring operations
TW578070B (en) * 2002-09-11 2004-03-01 Inventec Corp Module and method for computer graphics to display the related traces between two components on printed circuit board

Also Published As

Publication number Publication date
US20090064077A1 (en) 2009-03-05
US8397194B2 (en) 2013-03-12
US20120227024A1 (en) 2012-09-06
US8181137B2 (en) 2012-05-15
TW200919247A (en) 2009-05-01

Similar Documents

Publication Publication Date Title
TWI423057B (zh) 佈局對原理圖錯誤系統及方法
US6292766B1 (en) Simulation tool input file generator for interface circuitry
US9129081B2 (en) Synchronized three-dimensional display of connected documents
US6910200B1 (en) Method and apparatus for associating selected circuit instances and for performing a group operation thereon
US20130290834A1 (en) Synchronized three-dimensional display of connected documents
US9286430B1 (en) Hierarchical visualization-based analysis of integrated circuits
US6829754B1 (en) Method and system for checking for power errors in ASIC designs
CN102768696B (zh) 增量式布局分析
JP2011081786A (ja) 集積回路の設計のためのデバイスミスマッチのモデリングおよびシミュレーティング
JP6352744B2 (ja) Ic設計データの比較およびマージング
US10339246B2 (en) Schematic overlay for design and verification
US8775979B2 (en) Failure analysis using design rules
US9304981B1 (en) System and method for providing an inter-application overlay to communicate information between users and tools in the EDA design flow
US10628550B2 (en) Method for designing an integrated circuit, and method of manufacturing the integrated circuit
US20050138591A1 (en) Layout device
US8718382B2 (en) Scalable pattern matching between a pattern clip and a pattern library
CN108140059B (zh) 用于基于布局的检查的分析过程参数的可视化
US7076410B1 (en) Method and apparatus for efficiently viewing a number of selected components using a database editor tool
US8813004B1 (en) Analog fault visualization system and method for circuit designs
CN108228953A (zh) 一种保护集成电路版图的方法
JP2018077762A (ja) 画面認識装置、画面認識方法、および、画面認識プログラム
US7073152B2 (en) System and method for determining a highest level signal name in a hierarchical VLSI design
JP4888179B2 (ja) 回路ブロック検出装置、その方法及びプログラム
JP2003233636A (ja) 回路検証装置
US20050050506A1 (en) System and method for determining connectivity of nets in a hierarchical circuit design

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees