CN108140059B - 用于基于布局的检查的分析过程参数的可视化 - Google Patents
用于基于布局的检查的分析过程参数的可视化 Download PDFInfo
- Publication number
- CN108140059B CN108140059B CN201680039796.9A CN201680039796A CN108140059B CN 108140059 B CN108140059 B CN 108140059B CN 201680039796 A CN201680039796 A CN 201680039796A CN 108140059 B CN108140059 B CN 108140059B
- Authority
- CN
- China
- Prior art keywords
- layout design
- analysis process
- parameters
- design data
- process parameters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/10—Noise analysis or noise optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
公开了用于标记电路分析过程的参数以用于进行视觉标识的技术和机制。然后,可以利用视觉标识的参数与电路分析的结果来调试布局设计。
Description
相关申请的交叉引用
本申请要求于2015年5月19日提交的名称为“VISUALIZATION OF ANALYSISPROCESS PARAMETERS FOR LAYOUT-BASED CHECKS”的美国申请No.14/716,775的权益和优先权,其整体通过引用并入本文。
技术领域
本发明涉及用于标记布局设计数据的特征的技术。本发明的各种实现可以特别用于在布局设计数据中标记电路分析参数。然后,可以利用标记的参数与电路分析的结果来调试布局设计。
背景技术
诸如集成微电路的电子电路被用于各种产品,从汽车到微波到个人计算机。设计并制造微电路器件通常涉及被称为“设计流程”的许多步骤。设计流程的特定步骤通常取决于正在设计的微电路类型、其复杂度、设计团队、以及制造微电路的微电路制造商或代工厂。通常,软件和硬件“工具”将通过运行软件模拟器和/或硬件模拟器来验证设计流程各个阶段的设计,并纠正设计中的错误。
几个步骤对于大多数设计流程是通用的。最初,针对新的微电路的规范被转换成逻辑设计,有时被称为电路的寄存器传输级(RTL)描述。通过该逻辑设计,在硬件寄存器之间的信号交换和对这些信号执行的逻辑操作方面来描述电路。逻辑设计通常采用硬件设计语言(HDL),例如,超高速集成电路硬件设计语言(VHDL)。然后对电路的逻辑进行分析,以确认并入设计中的逻辑将准确执行电路所需的功能。该分析有时被称为“功能验证”。
在逻辑设计的准确性被确认之后,逻辑设计被合成软件转换成器件设计。器件设计(通常采用原理图或网表的形式)描述将在电路中使用的特定电子器件(例如,晶体管、电阻器和电容器)及其互连。该逻辑设计通常对应于在常规电路图中显示的表示的层级。使用针对每个器件的假定的特征速度,对于电路部分的初步定时估计可以在该阶段进行。另外,分析电子器件之间的关系,以确认由器件设计描述的电路将正确地执行电路所需的功能。该分析有时被称为“形式验证”。
一旦电路器件之间的关系已建立,则设计再次被转换,这次被转换为描述特定几何元件的物理设计。该类型的设计通常被称为“布局”设计。几何元件定义将以各种材料创建的形状,以实际制造构成电路的电路器件组件(例如,接触、栅极等)。虽然几何元件通常是多边形,但是也可以采用其他形状(例如,圆形和椭圆形)。这些几何元件可以被定制设计、从先前创建的设计库中选择、或者两者的一些组合。几何元件也被添加来形成将这些电路器件互连的连接线。布局工具(通常称为“布局和布线”工具)(例如,Mentor Graphics的IC Station或Cadence的Virtuoso)通常用于这两项任务。
利用布局设计,微电路的每个物理层将具有对应的层表示,并且以层表示描述的几何元件将定义构成电路器件的电路器件组件的相对位置。因此,金属层的表示中的几何元件将定义金属层中将形成导线以连接其他电路器件的位置。通常,设计师将对布局设计执行若干分析或“检查”。例如,可以分析布局设计,以确认其准确表示器件设计中描述的电路器件及其关系。也可以分析布局设计,以确认其符合各种设计要求,例如,几何元件之间的最小间距。另外,布局设计可以被修改为包括使用冗余或其他补偿性几何元件,以抵消制造过程中的限制等。物理布局设计数据上的这些处理通常被称为“物理验证”。
在布局设计完成之后,将其转换成可由掩模或掩模版书写工具使用的格式,以创建用于光刻制造工艺的掩模或掩模版。通常使用将空白掩模版暴露于电子或激光束的工具来制成掩模和掩模版。但是,大部分掩模书写工具只能够“书写”某些种类的多边形(例如,直角三角形、矩形或其他梯形)。而且,多边形的尺寸在物理上受工具可用的最大射束孔径尺寸的限制。相应地,布局设计中较大的几何元件或不是基础的直角三角形、矩形或梯形的几何元件(通常是布局设计中的大多数几何元件)必须被“断裂”成可以通过掩模或掩模版书写工具来书写的较小的、更基础的多边形。
一旦布局设计已被断裂,则布局设计数据可以被转换为与掩模或掩模版书写工具兼容的格式。这样的格式的示例是MEBES(用于由ETEC(应用材料公司)制造的光栅扫描机器)、来自瑞典Micronics AB的“.MIC”格式、以及用于Nuflare、JEOL和Hitachi机器的各种矢量扫描格式(例如,VSB12或VSB12)。然后,可以在光刻工艺中使用经书写的掩模或掩模版,以暴露晶片的选定区域,从而在晶片上产生期望的集成电路器件。
返回到物理验证过程,设计者可以将多种分析过程应用于布局设计数据,以确认从设计数据制造的电路将正确地操作,例如,点对点电阻检查、电流密度检查和电子迁移检查。一种这样的分析是静电放电保护检查,以确定静电放电保护电路是否按预期操作。为了执行该分析,设计者可以采用分析工具(例如,可编程电子规则检查器(PERC)工具,该工具是从俄勒冈州威尔逊维尔市Mentor公司可获得的电子设计自动化工具系列的一部分)。在用户的指示下,PERC工具可以将一个或多个代表性电流源施加到布局设计的所选择的部分,以解决节点电压问题(即,施加表示将向由布局设计数据制造的器件供电的实际电流源的虚拟电流源)。该操作因此在布局设计的所选择的部分中的每个节点处提供代表性电压,工具可以从代表性电压确定针对那些所选择的部分中的电路元件(例如,互连)的代表性电流密度。通常,用户将使得PERC工具创建示出代表性电流密度的变化的彩图。如果针对静电放电保护电路的代表性电流密度超过该结构所允许的最大电流密度,则设计者必须修改设计来修正该缺陷。
然而,实际上,设计者难以使用这种代表性电流密度变化彩图来调试电路布局设计数据。布局设计数据通常将表示若干结构层,导致彩图上的项重叠。此外,该类型的彩图不为设计者提供用于随后修正设计缺陷的有用信息(例如,代表性电流被注入的位置、代表性电压宿的位置等)。
发明内容
本发明的各方面涉及用于标记电路分析过程的参数以用于视觉标识的机制。然后,可以利用经标记的参数与电路分析的结果来调试布局设计。
在静电放电保护分析的情况下,本发明的一些实施例可以被用于确保静电放电保护电路将根据预期操作。利用这些实施例,在布局设计数据中标记静电放电保护分析过程的一个或多个参数。例如,当在静电放电保护分析过程期间创建代表性电流源(或者备选地,代表性电压值)并且计算代表性节点电压时,在过程中使用的代表性电流源(或电压值)、代表性电压宿、网间连接和短接群中的每一个均在布局设计数据中被具体标记。当静电放电保护分析过程标识错误时,设计者可以使用标记在视觉上显示分析参数,以协助修正布局设计数据。本发明的其他实施例可以标记并显示针对其他电路分析的参数(例如,点对点电阻检查、电流密度检查和电子迁移检查)。
本文所公开的一个示例实施例是一种方法(例如,计算机实现的电子设计自动化方法),包括:确定电路分析过程中用于描述电路的布局设计的布局设计数据的分析过程参数;通过存储与分析过程参数中的一个或多个分析过程参数相关联的电路分析信息,记录所述一个或多个分析过程参数;以及修改布局设计数据,以提供在视觉上标识分析过程参数中的一个或多个分析过程参数的一个或多个标记。在一些实现中,方法还包括执行电路分析过程。在某些实现中,电路分析过程是静电放电保护分析过程。在一些实现中,方法进一步包括:接收标识所确定的分析过程参数的子集的用户选择,并且其中修改布局设计数据包括修改布局设计数据以提供用于分析过程参数的所选择的子集的标记。在某些实现中,分析过程参数包括代表性电流源的位置、代表性电压源的位置、代表性电压宿的位置、网间连接的位置或短接群的位置中的一个或多个。在一些实现中,所记录的电路分析信息包括短接群中器件的位置、短接群中器件中的一个器件的唯一标识名称、或短接群的名称中的一个或多个。在某些实现中,所记录的电路分析信息包括表示用于执行电路分析的电流源的几何元件的副本、表示用于执行电路分析的电压宿的几何元件的副本、表示用于执行电路分析的网间连接的几何元件的副本、或表示用于执行电路分析的短接群的几何元件的副本中的一个或多个。在一些实现中,所记录的电路分析信息足以参考一个或多个电路分析参数。在进一步的实现中,记录包括:对布局设计数据进行注释,以将几何元件内的一个或多个几何元件或一个或多个位置标识为用于执行电路分析的分析过程参数。在某些实现中,记录还包括对布局设计进行注释,以包括针对一个或多个分析处理参数的上下文信息。在一些实现中,上下文信息包括类型标识符和过程标识符。由类型标识符标识的类型可以是例如电流源、电压源、电压宿、网间连接或短接群中的一个。在某些实现中,修改布局设计数据以提供在视觉上标识分析过程参数中的一个或多个分析过程参数的一个或多个标记包括修改布局设计数据,以包括新的设计对象或新的标记来标识一个或多个分析过程参数。在一些实现中,修改布局设计数据以提供在视觉上标识分析过程参数中的一个或多个的一个或多个标记包括修改布局设计数据,以包括现有几何元件的修改版本来标识一个或多个分析过程参数。在某些实现中,针对不同类型的分析过程参数使用不同的设计对象、标记或颜色,并且不同类型的电路分析过程参数包括电流源、电压源、电压宿、网间连接、或短接群中的两个或更多个。在一些实现中,方法还包括经由用户界面显示经记录和标记的分析过程参数。在某些实现中,方法还包括:显示由布局设计数据描述的布局设计以及一个或多个标记,以视觉上标识分析过程参数中的一个或多个。在一些实现中,方法进一步包括:与所记录和标记的分析过程参数同时显示由布局设计数据描述的布局设计。在某些实现中,方法进一步包括:接收指示选择分析过程参数中待视觉标识的一个或多个分析过程参数的数据,并且显示布局设计包括与布局设计一起显示针对所选择的分析过程参数的标记。在一些实现中,方法还包括:接收指示取消对一个或多个先前选择的分析过程参数的选择的数据,并且其中显示布局设计包括在布局设计的显示器上隐藏针对被取消选择的分析过程参数的标记。在某些实现中,方法进一步包括:至少部分地基于所记录和标记的分析过程参数来调试电路设计的布局。
本文所公开的另一示例实施例是一种调试布局设计数据的方法,包括:记录在布局设计分析过程中使用的参数;修改布局设计数据,以用于在视觉上指示布局设计数据中的参数;以及显示经修改的布局设计数据,以用于调试布局设计数据。在一些实现中,布局设计分析过程是静电放电保护分析过程。在某些实现中,参数从包括以下项的组中选择:代表性电流源的位置、代表性电压源的位置、代表性电压宿的位置、网间连接的位置以及短接群的位置。在一些实现中,参数从包括以下项的组中选择:特定代表性电流源的位置、特定代表性电压源的位置、特定代表性电压宿的位置、特定网间连接的位置、以及特定的短接群的位置。在某些实现中,通过存储参数来记录参数。在一些实现中,通过在与参数相关联的布局设计数据中存储至少一个几何元件的副本来记录参数。在某些实现中,通过对布局设计数据进行注释来记录参数。此外,对布局设计数据的注释可以包括针对参数的上下文信息。在一些实现中,方法还包括:记录布局设计分析过程中使用的多个不同参数;以及修改布局设计数据,以用于在视觉上区分布局设计数据中的不同参数。在某些实现中,方法还包括:使用所显示的经修改的布局设计数据来调试布局设计数据。在一些实现中,方法进一步包括:使用布局设计分析过程的结果来显示经修改的布局设计数据。在某些实现中,修改布局设计数据以用于在视觉上指示布局设计中的参数包括将一个或多个标记添加到布局设计数据。一个或多个标记可以包括针对参数的上下文信息。在一些实现中,修改布局设计数据以用于在视觉上指示布局设计数据中的参数包括修改与参数相关联的几何元件的至少一部分。
本文所公开的另一示例实施例是一种调试布局设计数据的方法,包括:接收在布局设计分析过程中使用的参数的子集的选择;修改布局设计数据,以用于在视觉上指示布局设计数据中的参数的子集;以及显示经修改的布局设计数据,以用于调试布局设计数据。在一些实现中,方法还包括基于所接收的参数的子集的选择来选择性地记录在布局设计分析过程中使用的参数。在某些实现中,方法进一步包括记录在布局设计分析过程中使用的参数,以及选择性地修改布局设计数据,以用于在视觉上指示布局设计数据中的参数的子集。在一些实现中,方法还包括修改布局设计数据,以包括用于在视觉上指示布局设计数据中的参数的标记,并且仅显示用于视觉上指示所选择的参数子集的标记。
可以在存储计算机可执行指令的一个或多个计算机可读介质上实现这些示例实施例和实现中的任一个,计算机可执行指令在由计算机执行时使得计算机执行所公开的方法中的任一个。方法还可以由电子设计自动化系统(例如,计算机实现的静电放电保护分析工具)来执行,其被配置为执行所公开的方法中的任一个。此外,本文所公开的任何一个或多个特征可以与本文所公开的任何其他一个或多个特征组合使用。
下面将参考附图更详细地描述本发明的这些方面和其他方面。
附图说明
图1和图2示出了可以用来实现本发明的各种实施例的示例性计算环境。
图3图示了根据本发明的各种示例可以提供的分析过程参数标记工具的一个示例。
图4A和图4B图示了根据本发明的各种实施例的参数标记工具的操作。
图5图示了根据本发明的各种实施例可以采用的电流源的标记。
图6图示了根据本发明的各种实施例可以采用的电压宿的标记。
图7图示了根据本发明的各种实施例可以采用的网间连接的标记。
图8图示了根据本发明的各种实施例可以采用的短接群的标记。
图9图示了根据本发明的各种实施例可以被提供来选择待查看的分析过程参数的用户界面的一个示例。
具体实施方式
示例性操作环境
根据本发明实施例的各种电子设计自动化过程的执行可以使用由一个或多个可编程计算设备执行的计算机可执行软件指令来实现。因为可以使用软件指令来实现本发明的这些实施例,所以将首先描述可以采用本发明的各种实施例的通用可编程计算机系统的组件和操作。此外,由于一些电子设计自动化过程的复杂性和许多电路设计的大尺寸,各种电子设计自动化工具被配置为在能够同时运行多个处理线程的计算系统上操作。因此将参考图1来描述具有主机或主计算机以及一个或多个远程或从计算机的计算机网络的组件和操作。然而,该操作环境仅仅是合适的操作环境的一个示例,然而该操作环境不旨在对本发明的使用范围或功能提出任何限制。
在图1中,计算机网络101包括主计算机103。在所图示的示例中,主计算机103是包括多个输入和输出设备105以及存储器107的多处理器计算机。输入和输出设备105可以包括用于从用户接收输入数据或向用户提供输出数据的任何设备。输入设备可以包括例如用于接收来自用户的输入的键盘、麦克风、扫描仪或定点设备。输出设备然后可以包括显示监视器、扬声器、打印机或触觉反馈设备。这些设备及其连接在本领域中是众所周知的,因此在此处不详细讨论。
可以类似地使用可由主计算机103访问的非暂时性计算机可读介质的任何组合来实现存储器107。如本文所使用的,术语非暂时性指的是在所需的时间存储信息以用于随后取回的能力(与传播电磁信号相对)。计算机可读介质可以包括例如诸如读写存储器(RAM)、只读存储器(ROM)、电可擦除和可编程只读存储器(EEPROM)、或闪存微电路设备的微电路存储器设备、CD-ROM盘、数字视频盘(DVD)或其他光学存储设备。计算机可读介质还可以包括磁带盒、磁带、磁盘或其他磁存储设备、穿孔介质、全息存储设备或可以用于存储所需信息的任何其他介质。
如将在下面详细讨论的,主计算机103运行用于执行根据本发明的各种示例的一个或多个操作的软件应用程序。相应地,存储器107存储软件指令109A,软件指令在被执行时将实现用于执行一个或多个操作的软件应用程序。存储器107还存储要与软件应用程序一起使用的数据109B。在所示实施例中,数据109B包含软件应用程序执行操作(其中至少一些操作可以是并行的)所使用的过程数据。
主计算机103还包括多个处理器单元111和接口设备113。处理器单元111可以是可被编程以执行软件指令109A的任何类型的处理器设备,但常规是微处理器设备。例如,处理器单元111中的一个或多个可以是商用通用可编程微处理器(例如,或XeonTM微处理器、AMD AthlonTM微处理器或Motorola 68K/微处理器)。备选地或附加地,处理器单元111中的一个或多个可以是定制的处理器(例如,被设计为最佳地执行特定类型的数学运算的微处理器)。接口设备113、处理器单元111、存储器107和输入/输出设备105通过总线115连接在一起。
利用本发明的一些实现,主计算设备103可以采用具有不止一个处理器核心的一个或多个处理单元111。相应地,图2图示了本发明的各种实施例可以使用的多核心处理器单元111的一个示例。如该图所示,处理器单元111包括多个处理器核心201。每个处理器核心201包括计算引擎203和存储器高速缓存205。如本领域普通技术人员所知,计算引擎包含用于执行各种计算功能的逻辑器件,所述计算功能例如是获取软件指令,然后执行在所获取的指令中指定的动作。这些动作可以包括例如对数字进行加、减、乘和比较,执行诸如AND、OR、NOR和XOR的逻辑运算以及取回数据。每个计算引擎203然后可以使用其对应的存储器高速缓存205来快速存储并取回数据和/或指令以用于执行。
每个处理器核心201被连接到互连207。互连207的具体构造可以根据处理器单元201的架构而变化。利用一些处理器核心201(例如,由索尼公司、东芝公司和IBM公司创建的Cell微处理器),互连207可以被实现为互连总线。然而,利用其他处理器单元201(例如,可从加利福尼亚州桑尼维尔市的AMD公司获得的OpteronTM和AthlonTM双核处理器),互连207可以被实现为系统请求接口设备。在任何情况下,处理器核心201通过互连207与输入/输出接口209和存储器控制器211进行通信。输入/输出接口209提供处理器单元201与总线115之间的通信接口。类似地,存储器控制器211控制处理器单元201与系统存储器107之间的信息交换。利用本发明的一些实现,处理器单元201可以包括附加组件,例如,由处理器核心201共享可访问的高级高速缓存存储器。
尽管图2示出了可以由本发明的一些实施例采用的处理器单元201的一个图示,但是应当理解,该图示仅是示例性的,并且不旨在限制。例如,应当理解,利用一些实现,可以使用多核心处理器单元111来代替多个分离的处理器单元111。例如,与采用六个分离的处理器单元111不同,本发明的备选实现可以采用具有六个核心的单个处理器单元111、各自具有三个核心的两个多核心处理器单元、具有四个核心以及两个分离的单核心处理器单元111的多核心处理器单元111等。
现在返回到图1,接口设备113允许主计算机103通过通信接口与从计算机117A、117B、117C...117x进行通信。通信接口可以是任何合适类型的接口,包括例如常规有线网络连接或光学透射有线网络连接。通信接口也可以是无线连接,例如,无线光学连接、射频连接、红外连接或甚至声学连接。接口设备113根据一个或多个通信协议(例如,传输控制协议(TCP)、用户数据报协议(UDP)、以及互联网协议(IP))将来自主计算机103和每个从计算机117的数据和控制信号转换成网络消息。这些协议和其他常规通信协议在本领域中是众所周知的,因此在此处不再详细讨论。
每个从计算机117可以包括由系统总线127连接在一起的存储器119、处理器单元121、接口设备123以及可选的多个输入/输出设备125。与主计算机103一样,用于从计算机117的可选的输入/输出设备125可以包括任何常规的输入或输出设备,例如,键盘、定点设备、麦克风、显示器、扬声器和打印机。类似地,处理器单元121可以是任何类型的常规的或定制的可编程处理器设备。例如,处理器单元121中的一个或多个可以是商用通用可编程微处理器,例如, 或XeonTM微处理器、AMD AthlonTM微处理器或Motorola68K/微处理器。备选地,处理器单元121中的一个或多个可以是定制的处理器,例如,被设计为最佳地执行特定类型的数学运算的微处理器。另外,如上面参考图2所描述的,处理器单元121中的一个或多个可以具有不止一个核心。例如,利用本发明的一些实现,处理器单元121中的一个或多个可以是Cell处理器。然后可以使用上面讨论的计算机可读介质的任意组合来实现存储器119。与接口设备113类似,接口设备123允许从计算机117通过通信接口与主计算机103通信。
在所图示的示例中,主计算机103是具有多个处理器单元111的多处理器单元计算机,而每个从计算机117具有单个处理器单元121。然而,应注意,本发明的备选实现可以采用具有单个处理器单元111的主计算机。另外,如前所述,从计算机117中的一个或多个根据其预期用途可以具有多个处理器单元121。而且,尽管针对主计算机103和从计算机均只示出了单个接口设备113或123,但应注意,利用本发明的备选实施例,计算机103、从计算机117中的一个或多个或者两者的一些组合可以使用两个或更多个不同的接口设备113或123,以用于通过多个通信接口进行通信。
利用本发明的各种示例,主计算机103可以被连接到一个或多个外部数据存储设备。这些外部数据存储设备可以使用可以由主计算机103访问的计算机可读介质的任何组合来实现。计算机可读介质可以包括例如诸如读写存储器(RAM)、只读存储器(ROM)、电子可擦除和可编程只读存储器(EEPROM)或闪存微电路设备的微电路存储器设备、CD-ROM盘、数字视频盘(DVD)、或其他光学存储设备。计算机可读介质还可以包括磁带盒、磁带、磁盘或其他磁存储设备、穿孔介质、全息存储设备或可用于存储所需信息的任何其他介质。根据本发明的一些实现,从计算机117中的一个或多个可以备选地或附加地连接到一个或多个外部数据存储设备。通常,这些外部数据存储设备将包括也连接到主计算机103的数据存储设备,但是它们也可以不同于由主计算机103可访问的任何数据存储设备。
还应当认识到,图1和图2中所示的计算机网络的描述仅作为示例提供,并不旨在对本发明的备选实施例的使用范围或功能提出任何限制。
参数标记工具
图3图示了根据本发明的各种示例可以提供的分析过程参数标记工具301的一个示例。如该图所示,分析过程参数标记工具301包括记录单元303、可选的参数选择单元305以及可视化单元307。通常,分析过程参数标记工具301将结合分析工具309(分析布局数据311)来工作。如下面将更详细讨论的,记录单元303记录由分析工具309使用的分析过程参数,以在布局数据311上执行分析过程。然后,可视化单元307将布局数据修改为包括可以视觉上显示的标记来标识分析过程参数。利用包括可选的参数选择单元305的分析过程参数标记工具301的各种实现,参数选择单元305将允许分析过程参数标记工具301的用户(例如,被分析的集成电路布局设计数据的设计者)来选择显示分析过程参数中的哪一些。
利用本发明的各种实施例,记录单元303、可选的参数选择单元305和可视化单元307中的每一个均可以使用多处理器计算系统的主计算机(例如,主计算机103)、多处理器计算系统中的一个或多个从计算机(例如,从计算机117)、或两者的一些组合中的一个或多个处理器来实现。当然,本发明的其他实施例可以通过例如具有软件指令的一个或多个计算机可读设备来实现,软件指令用于以非暂时性方式(即,在一定时间段内存储,使得在该时间段期间,软件指令可以在任意点上被取回以供使用)执行存储在其上的这些单元的操作。
还应当理解,虽然在图3中,记录单元303、参数选择单元305和可视化单元307被示出为分离的单元,但是单个从计算机(或者主计算机内的单个处理器)可以被用于在不同的时间实现这两个单元、或者在不同的时间实现这两个单元的组件。另外,分析过程参数标记工具301在所示示例中被示出为与分析工具309分离。然而,利用本发明的各种实现,分析过程参数标记工具301的一些或全部功能可以被并入分析工具309中。
分析过程参数的标记
现在将参考图4所示的流程图来解释根据本发明的各种实施例的参数标记工具301的操作。更具体地,将参考示例性静电放电保护分析过程来解释根据各种实现的参数标记工具301的操作。
利用该类型的过程,设计者可以使用电子设计自动化分析工具,例如,俄勒冈州威尔逊维尔Mentor公司的系列电子设计自动化工具中的可编程电子规则检查器(PERC)工具。为了分析电路布局设计的选定部分中静电放电保护设备的可行性,PERC工具将一个或多个代表性电流源应用于该部分以求解节点电压。如本文所使用的,术语“代表性电流源”指代表示将被施加到从布局设计数据制造的设备的实际电流源的虚拟电流源。当然,可以理解,本发明的各种实现可以备选地或附加地应用代表性电压源或代表性电压值来执行这样的分析。如本文所使用的,术语“代表性电压源”或“代表性电压值”指代表示实际电压源或实际电压值的虚拟电压源或虚拟电压值,实际电压源或实际电压值将被施加到由布局设计数据制造的设备或以其他方式出现在从布局设计数据制造的设备中。
为了执行分析,PERC工具也将具有电路中每个结构的电阻。该电阻信息可以从例如先前在电路部分上执行的寄生参数提取过程获得。该寄生参数提取过程可以使用例如也可从美国俄勒冈州威尔逊维尔市的Mentor公司获得的xACTTM工具来执行。
PERC工具也将具有用于网间连接的电阻值。这些网间连接通常将是连接两个网的有源器件,例如,晶体管或二极管。在一些情况下,这些网间连接的电阻值可以由设计者预先分配,或者基于其物理特性(例如,表示连接多个网的晶体管的沟道的多边形的宽度)来确定。此外,为了执行静电放电保护分析,PERC工具将具有标识“短接群”的信息。如本领域普通技术人员将认识到的,短接群是并联使用以分配电流的器件群,其中所有的公共点视为被保持在相同的电位处。例如,通过寄生参数分析过程,将每个器件输入引脚视为保持在相同电位处的群通常被认为是短接群。短接群的标识可由PERC工具的用户手动进行,或基于针对短接群的指定特性被自动标识。
使用代表性电流或电压信息、电阻信息和短接群的标识,PERC工具可以确定在布局设计的选定部分中电路节点(即,电压降之间的节点)的每一个处的代表性电压。由此,PERC工具然后可以确定在那些选定部分中针对电路元件(例如,互连)的代表性电流密度。通常,用户将使得PERC工具创建示出代表性电流密度中的变化的彩图。
现在转到图4,在操作401中,分析工具309(在本文所描述的特定示例中为PERC工具)确定布局设计中针对布局数据的电路分析过程的参数。针对上面讨论的静电放电保护分析,参数将是代表性型电流源、电压源和电压值的位置、代表性电压宿的位置、网间连接的位置、以及短接群的位置。例如,可以通过使用这些参数执行静电放电保护分析过程的PERC工具来收集该信息。通常,在存在或不存在来自分析工具309的用户的输入的情况下,这些参数将由分析工具309自动选择,并且因此确定分析过程参数的过程将不在此处更详细地讨论。在记录单元303与分析工具309分离的各种实现中,分析工具309将分析过程参数提供给记录单元303。
应理解,利用布局设计数据,针对分析过程的参数通常将是与几何元件相关联的设计中的位置。这样的参数可以包括例如布局设计中几何元件(例如,多边形)的边缘、沿边缘或几何元件的坐标值、或者几何元件本身。因此,可以以任何合适的方式来定义分析过程参数。例如,分析过程参数可以被描述为由布局设计数据所定义的特定区域内的坐标值、标识几何元件的边缘的两个坐标值或(一个或多个)其他参考值、或者标识几何元件的一些部分或整体的多个坐标值或其他参考值。
在操作403中,记录单元303记录分析过程参数。利用本发明的各种示例,记录单元可以通过将与这些参数相关联的电路分析信息存储在指定位置来记录分析过程参数。在一些实施例中,电路分析参数信息可以是足以参考电路分析过程参数的信息。例如,如果电路分析过程参数是短接群的位置,则对应的电路分析参数信息可以是群中器件的位置、群中器件之一的唯一标识的名称、群本身的名称、或者在布局数据311中指向该分析过程参数的一些其他指针。备选地,电路分析参数信息可以是电路分析过程参数本身或包括电路分析过程参数本身。例如,在静电放电保护分析过程的情况下,电路分析参数信息可以是表示用于分析的电流源的几何元件的副本、表示用于分析的电压宿的几何元件的副本、以及表示用于分析的网间连接和短接群的几何元件的副本。
备选地,记录单元303可以通过对布局设计数据311本身进行注释来记录分析过程参数。例如,在如上所述的静电放电保护分析过程的情况下,分析过程参数将是表示用于分析的电流源的位置、表示用于分析的电压宿的位置、以及表示用于分析的网间连接和短接群的位置。这些位置中的每一个通常将与布局设计数据中的至少一个几何元件相关联。因此,利用本发明的这些实现,记录单元303将对布局设计数据311进行注释,以将这些几何元件中的每一个(或这些几何元件内的位置)标识为用于执行分析的分析过程参数。
此外,记录单元303可以对布局设计数据311进行注释,以包括针对分析过程参数中的每一个的上下文信息,例如,标识其类型以及其作为参数的特定过程的上下文信息。例如,记录单元303可以将表示用于第一分析过程的多个电流源的多个几何元件中的每一个注释为针对过程P1的电流源,并且将表示用于第二分析过程的短接群的几何元件注释为针对过程P2的短接群。利用本发明的各种实施例,记录单元303可以使用于2008年7月10日公开的、发明人为Fedor Pikus等人、名称为“Properties In Electronic DesignAutomation”的美国专利公开号US2008-0168410、于2008年5月15日公开的、发明人为FedorG.Pikus等人、美国专利公开号US2008-0115097、于2008年5月15日公开的、发明人为FedorPikus、名称为“Properties In Electronic Design Automation”的美国专利公开号US2008-0115096以及于2008年6月12日公开的、发明人为Fedor Pikus、题为“PropertiesIn Electronic Design Automation”的美国专利公开号US2008-0141193中描述的“性质”注释技术,上述公开中的每一个均通过引用整体并入本文。
如上所述,利用本发明的一些实现,记录单元303可以是(或者被并入)执行电路分析过程的工具。例如,利用上述的静电放电保护分析过程,PERC工具也可以是或包括参数记录单元303。利用这些实施例,在操作405中,组合分析工具309/记录单元303对布局设计数据执行电路分析过程,以获得针对电路分析过程的结果。利用本发明的备选实现,在参数记录单元303与执行电路分析过程的工具分离的情况下,电路分析过程工具对布局设计数据执行电路分析过程以获得过程结果。
一旦过程完成(或者至少已开始提供结果),用户将希望标识并修正布局设计中由电路分析过程揭示的任何错误。为了便于这些修正,用户可能想要查看用于产生结果的电路分析过程参数中的一个或多个。通常,用户将希望显示期望的电路分析过程参数以及电路分析过程的结果,但可能不希望查看所有的分析过程参数。因此,在选择操作407中,用户可以使用可选的参数选择单元305来选择用于显示的分析过程参数的子集。
例如,在上述静电放电保护分析过程的情况下,过程结果将包括布局设计中针对各个区域的电流密度。分析工具311然后可以显示示出跨越布局设计的电流密度变化的彩图。如果一个区域的电流密度超过允许的最大值,则用户可能希望修改布局设计来将该区域的电流密度降低到最大允许的量以下。为此,用户可以了解布局设计部分中电流源和电压宿的位置。因此,利用该示例,在操作407中,用户可以仅选择电流源位置和电压宿位置作为与分析过程结果一起显示的参数。
利用本发明的一些实现,用户可以在记录单元303记录用于分析过程的分析过程参数之前选择观看分析过程参数的子集。(即,在操作403之前执行操作407)。利用这些实现,记录单元303仅记录已由用户选择的那些分析过程参数。然而,利用其他实现,记录单元303将记录针对分析过程的所有分析过程参数。如下面将更详细地解释的,可视化单元307然后使用由可选的参数选择单元305提供的选择指令来选择性地确定将所记录的分析过程参数中的哪一些显示给用户。
接下来,在操作409中,可视化单元307修改布局设计数据来标记分析过程参数中的一个或多个。例如,利用本发明中采用PERC分析工具的一些实现,PERC分析工具将产生包括分析结果的数据库文件。然后,将使用布局设计显示工具(例如,DesignRev或Workbench工具)来显示被分析的布局设计数据。类似地,结果显示工具(例如,结果查看环境(RVE)工具)将用于同时显示由分析工具提供的分析过程的结果。利用这些实现,由分析工具309提供的结果可以包括由记录单元303做出的对布局设计数据的注释。一起操作以实现可视化单元307的布局设计显示工具和结果显示工具然后将修改布局设计数据,使得为用户在视觉上标识分析过程参数(或所选择的分析过程参数)。此外,利用本发明的一些实现,可视化单元307修改布局设计数据,使得与分析过程参数(或所选择的分析过程参数)相关联的上下文信息也针对用户在视觉上进行标识。
例如,利用本发明的一些实现,可视化单元307将修改布局电路设计,以包括标记电路分析过程参数的新的设计对象或标记。因此,如果所选择的分析过程参数是电流源,则可视化单元307将修改布局电路设计,以包括在电流源的每个位置处的标记。更具体地,可视化单元307可以使用由参数选择单元305提供的电路分析参数选择信息,以从所注释的布局设计数据中标识所选择的电路分析过程参数的实例。可视化工具307然后可以在该电路分析过程参数的每个经标识的实例的位置处将标记添加到布局设计数据。
利用本发明的各种实现,可以利用不同类型的标记来指定不同类型的电路分析过程参数。例如,在上述静电放电保护分析过程的示例中,可以利用如图5所示的蓝色八边形标记501来标识电流源,而可以利用如图6所示的黄色方形标记601来指定电压宿。类似地,可以利用如图7所示的红色菱形标记701来指定网间连接,而可以利用图8所示的白色或橙色三角形801来指定短接群中的器件。利用本发明的一些实现,如前所述,标记还可以反映针对所标识的分析过程参数的上下文信息。例如,利用图8所示的针对短接群的三角形标记801,三角形可以具有指定电流流动方向的特定颜色(例如,示出第一方向上的电流流动的橙色三角形,以及示出第二方向上的电流流动的橙色三角形)。
应注意,利用一些实现,可视化单元307可以采用备选技术在视觉上标识分析过程参数。例如,与简单地修改布局设计数据以包括标记数据对象不同,可视化单元307可以备选地或附加地修改或标记对应于分析过程参数的几何元件。因此,如果在分析过程中几何元件的边缘被用作代表性电流源,则可视化单元307可以修改几何元件的该边缘,使得以独特的颜色或图案来显示边缘,以在视觉上将其标识为代表性电流源。
如上所述,利用各种实现,记录单元303可以仅记录由用户通过参数选择单元305选择的那些分析过程参数。利用那些实现,记录单元303记录针对分析过程的所有分析过程参数,可视化单元307可以选择性地修改布局设计数据,以仅标记通过参数选择单元305选择的分析过程参数以用于视觉标识。然而,利用其他实现,针对分析过程的所有分析过程参数均可以由记录单元303记录并由可视化单元307标记。利用这些实现,参数选择单元305然后可以提供用户界面(例如,图9所示的用户界面901),以允许用户选择性地显示所记录和标记的分析过程参数。
如该图所示,用户界面包括分析过程参数类别(“源、宿、连接”)的标题903和列表905。利用各种实现,用户可以通过选择(例如,“点击”)该类别的名称来选择类别中的所有分析过程参数。例如,用户可以选择类别名称“宿”,以使所有电压宿分析过程参数在视觉上被标识(例如,通过显示与那些分析过程参数相关联的标记)。取消选择该类别的名称然后可以隐藏这些分析过程参数。
界面901还包括特定电压源907的名称、特定宿909的名称、以及特定短接群911的名称。利用各种实现,用户可以通过选择(例如,“点击”)该参数的名称来选择特定分析过程参数。例如,用户可以在短接群列表中选择名称“#1”,以使该特定短接群在视觉上被标识(例如,通过显示与该分析过程参数相关联的一个或多个标记)。取消选择该分析过程参数的名称然后可以将其隐藏。当然,还可以采用其他类型的用户界面来选择向用户视觉上标识哪些分析过程参数。
在任何情况下,一旦可视化工具307已将布局设计数据修改为包括相关标记,则在操作411中,向设计者显示在视觉上标识所选择的分析过程参数的经修改的设计的部分。在操作413中,设计者可以使用经视觉标识的电路分析过程参数来调试布局设计。
结论
尽管已经关于包括执行本发明的当前优选模式的具体示例描述了本发明,但是本领域技术人员将会理解,存在落入所附权利要求中阐述的本发明的精神和范围内的上述系统和技术的许多变化和置换。例如,虽然以上已采用了特定的术语来指代电子设计自动化过程,但是应当理解,可以使用电子设计自动化过程的任何期望的组合来实现本发明的各种示例。而且,虽然为了便于呈现,所公开的方法的操作以特定顺序被描述,但是应当理解,除非上述特定语言需要特定顺序,否则这种描述方式涵盖重新排列。例如,顺序描述的操作在一些情况下可以被重新排列或同时执行。本领域的普通技术人员将会理解这些变化和其他变化。
Claims (43)
1.一种计算机实现的方法,包括:
确定电路分析过程中针对描述电路的布局设计的布局设计数据的分析过程参数,其中所述分析过程参数与在电路分析过程中使用的代表性电流源相关联;
通过存储与所述分析过程参数中的一个或多个分析过程参数相关联的电路分析信息来记录所述一个或多个分析过程参数;以及
修改所述布局设计数据,以提供一个或多个标记来在视觉上标识所述分析过程参数中的一个或多个分析过程参数。
2.根据权利要求1所述的方法,还包括执行所述电路分析过程。
3.根据权利要求1或2所述的方法,其中所述电路分析过程是静电放电保护分析过程。
4.根据权利要求1或2所述的方法,还包括:接收标识所确定的所述分析过程参数的子集的用户选择,并且其中修改所述布局设计数据包括修改所述布局设计数据以提供用于所述分析过程参数的所选择的子集的标记。
5.根据权利要求1或2所述的方法,其中所述分析过程参数包括以下项中的一个或多个:代表性电流源的位置、代表性电压源的位置、代表性电压宿的位置、网间连接的位置或短接群的位置。
6.根据权利要求1或2所述的方法,其中所记录的所述电路分析信息包括短接群中的器件的位置、所述短接群中的所述器件中的一个器件的唯一标识的名称、或所述短接群的名称。
7.根据权利要求1或2所述的方法,其中所记录的所述电路分析信息包括以下项中的一个或多个:表示用于执行所述电路分析的电流源的几何元件的副本、表示用于执行所述电路分析的电压宿的几何元件的副本、表示用于执行所述电路分析的网间连接的几何元件的副本、或表示用于执行所述电路分析的短接群的几何元件的副本。
8.根据权利要求1或2所述的方法,其中所记录的所述电路分析信息足以参考所述一个或多个电路分析参数。
9.根据权利要求7所述的方法,其中所述记录包括对所述布局设计数据进行注释,以将所述几何元件内的一个或多个几何元件或一个或多个位置标识为用于执行所述电路分析的分析过程参数。
10.根据权利要求1或2所述的方法,其中所述记录还包括对所述布局设计进行注释,以包括针对所述分析过程参数中的一个或多个分析过程参数的上下文信息。
11.根据权利要求10所述的方法,其中所述上下文信息包括类型标识符和过程标识符。
12.根据权利要求11所述的方法,其中由所述类型标识符标识的类型是电流源、电压源、电压宿、网间连接或短接群中的一个。
13.根据权利要求1或2所述的方法,其中修改所述布局设计数据以提供一个或多个标记来在视觉上标识所述分析过程参数中的一个或多个分析过程参数包括修改所述布局设计数据,以包括新的设计对象或新的标记来标识所述一个或多个分析过程参数。
14.根据权利要求1或2所述的方法,其中修改所述布局设计数据以提供一个或多个标记来在视觉上标识所述分析过程参数中的一个或多个包括修改所述布局设计数据,以包括现有几何元件的经修改的版本来标识所述一个或多个分析过程参数。
15.根据权利要求1或2所述的方法,其中针对不同类型的分析过程参数使用不同的设计对象、标记或颜色,所述不同类型的电路分析过程参数包括电流源、电压源、电压宿、网间连接或短接群中的两个或更多个。
16.根据权利要求1或2所述的方法,还包括经由用户界面显示所记录和标记的分析过程参数。
17.根据权利要求1或2所述的方法,还包括显示由所述布局设计数据描述的所述布局设计以及所述标记中的一个或多个标记,以在视觉上标识所述分析过程参数中的所述一个或多个分析过程参数。
18.根据权利要求17所述的方法,还包括:接收指示选择所述分析过程参数中待视觉标识的一个或多个分析过程参数的数据,并且其中显示所述布局设计包括与所述布局设计一起显示针对所选择的分析过程参数的所述标记。
19.根据权利要求17所述的方法,还包括:接收指示取消选择一个或多个先前选择的分析过程参数的数据,并且其中显示所述布局设计包括在布局设计的显示器上隐藏针对取消选择的分析过程参数的标记。
20.根据权利要求1或2所述的方法,还包括:与所记录和标记的分析过程参数同时显示由所述布局设计数据描述的所述布局设计。
21.根据权利要求20所述的方法,还包括:接收指示选择所述分析过程参数中待视觉标识的一个或多个分析过程参数的数据,并且其中显示所述布局设计包括与所述布局设计一起显示针对所选择的分析过程参数的所述标记。
22.根据权利要求20所述的方法,还包括:接收指示取消选择一个或多个先前选择的分析过程参数的数据,并且其中显示所述布局设计包括在布局设计的显示器上隐藏针对取消选择的分析过程参数的标记。
23.根据权利要求1或2所述的方法,还包括至少部分地基于所记录和标记的分析过程参数来调试所述电路的所述布局设计。
24.一种调试布局设计数据的方法,包括:
记录布局设计分析过程中使用的参数,其中所述参数表示将被施加到由布局设计数据制造的设备的对应的实际电流源的虚拟电流源;
修改所述布局设计数据,以用于在视觉上指示所述布局设计数据中的所述参数;以及
显示经修改的布局设计数据,以用于调试所述布局设计数据。
25.根据权利要求24所述的方法,其中所述布局设计分析过程是静电放电保护分析过程。
26.根据权利要求24或25所述的方法,其中所述参数选自由以下项组成的组:代表性电流源的位置、代表性电压源的位置、代表性电压宿的位置、网间连接的位置以及短接群的位置。
27.根据权利要求24或25所述的方法,其中所述参数选自由以下项组成的组:特定代表性电流源的位置、特定代表性电压源的位置、特定代表性电压宿的位置、特定网间连接的位置以及特定短接群的位置。
28.根据权利要求24或25所述的方法,其中通过存储所述参数来记录所述参数。
29.根据权利要求24或25所述的方法,其中通过在与所述参数相关联的所述布局设计数据中存储至少一个几何元件的副本来记录所述参数。
30.根据权利要求24或25所述的方法,其中通过对所述布局设计数据进行注释来记录所述参数。
31.根据权利要求30所述的方法,其中对所述布局设计数据的注释还包括针对所述参数的上下文信息。
32.根据权利要求24或25所述的方法,还包括:
记录所述布局设计分析过程中使用的多个不同参数;以及
修改所述布局设计数据,以用于在视觉上区分所述布局设计数据中的所述不同参数。
33.根据权利要求24或25所述的方法,还包括使用所显示的经修改的布局设计数据来调试所述布局设计数据。
34.根据权利要求24或25所述的方法,还包括:与所述布局设计分析过程的结果一起显示所修改的布局设计数据。
35.根据权利要求24或25所述的方法,其中修改所述布局设计数据以用于在视觉上指示所述布局设计中的参数包括向所述布局设计数据添加一个或多个标记。
36.根据权利要求35所述的方法,其中所述一个或多个标记包括针对所述参数的上下文信息。
37.根据权利要求24或25所述的方法,其中修改所述布局设计数据以用于在视觉上指示所述布局设计数据中的所述参数包括修改与所述参数相关联的几何元件的至少一部分。
38.一种调试布局设计数据的方法,包括:
接收在布局设计分析过程中使用的参数的子集的选择,其中所述参数与布局设计上的几何元件的位置信息相关联;
修改所述布局设计数据,以用于在视觉上指示所述布局设计数据中的所述参数的子集;以及
显示经修改的布局设计数据以用于调试所述布局设计数据。
39.根据权利要求38所述的方法,还包括:
基于所接收的所述参数的子集的选择来选择性地记录布局设计分析过程中使用的参数。
40.根据权利要求38所述的方法,还包括:
记录在布局设计分析过程中使用的所述参数;以及
选择性地修改所述布局设计数据,以用于在视觉上指示所述布局设计数据中的所述参数的子集。
41.根据权利要求38所述的方法,还包括:
修改所述布局设计数据,以包括用于在视觉上指示所述布局设计数据中的所述参数的标记;以及
仅显示用于视觉上指示所选择的参数的子集的所述标记。
42.一种或多种存储计算机可执行指令的计算机可读介质,所述计算机可执行指令在由计算机执行时使得所述计算机执行根据权利要求1至41中任一项所述的方法。
43.一种电子设计自动化系统,其被配置为执行根据权利要求1至41中任一项所述的方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/716,775 | 2015-05-19 | ||
US14/716,775 US10055533B2 (en) | 2015-05-19 | 2015-05-19 | Visualization of analysis process parameters for layout-based checks |
PCT/US2016/033239 WO2016187410A1 (en) | 2015-05-19 | 2016-05-19 | Visualization of analysis process parameters for layout-based checks |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108140059A CN108140059A (zh) | 2018-06-08 |
CN108140059B true CN108140059B (zh) | 2022-04-15 |
Family
ID=56097313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201680039796.9A Active CN108140059B (zh) | 2015-05-19 | 2016-05-19 | 用于基于布局的检查的分析过程参数的可视化 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10055533B2 (zh) |
EP (1) | EP3298517A1 (zh) |
JP (1) | JP6803857B2 (zh) |
CN (1) | CN108140059B (zh) |
WO (1) | WO2016187410A1 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10331547B1 (en) * | 2017-05-23 | 2019-06-25 | Cadence Design Systems, Inc. | System, method, and computer program product for capture and reuse in a debug workspace |
US10885258B1 (en) | 2018-09-25 | 2021-01-05 | Synopsys, Inc. | Fixing ESD path resistance errors in circuit design layout |
US11144690B2 (en) * | 2018-12-19 | 2021-10-12 | Synopsys, Inc. | Extensible layer mapping for in-design verification |
CN113011125B (zh) * | 2019-12-18 | 2023-01-10 | 海信视像科技股份有限公司 | 印制电路板核查方法、装置、设备及计算机存储介质 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101178684A (zh) * | 2006-11-06 | 2008-05-14 | 中兴通讯股份有限公司 | 一种嵌入式系统的符号定位方法 |
CN101542488A (zh) * | 2006-10-09 | 2009-09-23 | 明导公司 | 电子设计自动化中的属性 |
US8694926B2 (en) * | 2012-05-30 | 2014-04-08 | Freescale Semiconductor, Inc. | Techniques for checking computer-aided design layers of a device to reduce the occurrence of missing deck rules |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002189767A (ja) * | 2000-12-22 | 2002-07-05 | Mitsubishi Electric Corp | インダクタ認識方法、レイアウト検査方法、レイアウト検査プログラムを記録したコンピュータ読取可能な記録媒体および半導体装置の製造方法 |
US6553542B2 (en) * | 2000-12-29 | 2003-04-22 | Texas Instruments Incorporated | Semiconductor device extractor for electrostatic discharge and latch-up applications |
US7243317B2 (en) | 2003-05-30 | 2007-07-10 | Illinios Institute Of Technology | Parameter checking method for on-chip ESD protection circuit physical design layout verification |
JP3819377B2 (ja) * | 2003-06-18 | 2006-09-06 | 株式会社東芝 | 半導体集積回路の静電放電の解析方法 |
DE10339924B4 (de) * | 2003-08-29 | 2011-05-05 | Infineon Technologies Ag | ESD-Testanordnung und Verfahren |
US7617467B2 (en) * | 2006-12-14 | 2009-11-10 | Agere Systems Inc. | Electrostatic discharge device verification in an integrated circuit |
EP2068259A1 (de) * | 2007-12-04 | 2009-06-10 | X-FAB Semiconductor Foundries AG | Verfahren und System zur Ueberpruefung des ESD-Verhaltens von integrierten Schaltungen auf Schaltungsebene |
US8079005B2 (en) | 2008-09-30 | 2011-12-13 | Cadence Design Systems, Inc. | Method and system for performing pattern classification of patterns in integrated circuit designs |
US20100161304A1 (en) * | 2008-12-23 | 2010-06-24 | Voldman Steven H | Method of interconnect checking and verification for multiple electrostatic discharge specifications |
JP2011065377A (ja) * | 2009-09-16 | 2011-03-31 | Renesas Electronics Corp | 寄生素子の抽出システムと抽出方法 |
US8230382B2 (en) * | 2010-01-28 | 2012-07-24 | International Business Machines Corporation | Model based simulation of electronic discharge and optimization methodology for design checking |
US9378324B2 (en) * | 2010-02-11 | 2016-06-28 | Jesse Conrad Newcomb | System and method of detecting design rule noncompliant subgraphs in circuit netlists |
CN105224708B (zh) * | 2014-07-03 | 2019-01-18 | 台湾积体电路制造股份有限公司 | 集成电路中网路的确定方法和装置 |
-
2015
- 2015-05-19 US US14/716,775 patent/US10055533B2/en active Active
-
2016
- 2016-05-19 CN CN201680039796.9A patent/CN108140059B/zh active Active
- 2016-05-19 EP EP16726732.7A patent/EP3298517A1/en not_active Ceased
- 2016-05-19 JP JP2017560224A patent/JP6803857B2/ja active Active
- 2016-05-19 WO PCT/US2016/033239 patent/WO2016187410A1/en active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101542488A (zh) * | 2006-10-09 | 2009-09-23 | 明导公司 | 电子设计自动化中的属性 |
CN101178684A (zh) * | 2006-11-06 | 2008-05-14 | 中兴通讯股份有限公司 | 一种嵌入式系统的符号定位方法 |
US8694926B2 (en) * | 2012-05-30 | 2014-04-08 | Freescale Semiconductor, Inc. | Techniques for checking computer-aided design layers of a device to reduce the occurrence of missing deck rules |
Also Published As
Publication number | Publication date |
---|---|
US20160342728A1 (en) | 2016-11-24 |
CN108140059A (zh) | 2018-06-08 |
EP3298517A1 (en) | 2018-03-28 |
JP6803857B2 (ja) | 2020-12-23 |
US10055533B2 (en) | 2018-08-21 |
JP2018518757A (ja) | 2018-07-12 |
WO2016187410A1 (en) | 2016-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8516399B2 (en) | Collaborative environment for physical verification of microdevice designs | |
JP5619210B2 (ja) | レイアウト設計データの増分分析 | |
TWI423057B (zh) | 佈局對原理圖錯誤系統及方法 | |
US9881119B1 (en) | Methods, systems, and computer program product for constructing a simulation schematic of an electronic design across multiple design fabrics | |
CN108140059B (zh) | 用于基于布局的检查的分析过程参数的可视化 | |
US8640080B1 (en) | Method and system for visualizing pin access locations | |
US20140337810A1 (en) | Modular platform for integrated circuit design analysis and verification | |
US10078723B1 (en) | Method and apparatus for design rules driven interactive violation display | |
US20130198703A1 (en) | Virtual Flat Traversal Of A Hierarchical Circuit Design | |
US8645902B1 (en) | Methods, systems, and computer program products for implementing interactive coloring of physical design components in a physical electronic design with multiple-patterning techniques awareness | |
US20110145770A1 (en) | Device Annotation | |
US10089432B2 (en) | Rule-check waiver | |
US9262574B2 (en) | Voltage-related analysis of layout design data | |
US20180218101A1 (en) | Scoped Simulation For Electrostatic Discharge Protection Verification | |
US20130263074A1 (en) | Analog Rule Check Waiver | |
JP2008033555A (ja) | 集積回路設計支援プログラム、集積回路設計支援装置及び集積回路設計支援方法 | |
US8549457B1 (en) | Method and system for implementing core placement | |
US20110119544A1 (en) | User Guided Short Correction And Schematic Fix Visualization | |
US10094875B1 (en) | Methods, systems, and articles of manufacture for graph-driven verification and debugging of an electronic design | |
US20060090144A1 (en) | Method of automating place and route corrections for an integrated circuit design from physical design validation | |
US11042684B1 (en) | Dynamic width-space patterns for handling complex DRC rules | |
US20240005081A1 (en) | Method and system to facilitate review of schematics for an electronic design | |
US20110072404A1 (en) | Parallel Timing Analysis For Place-And-Route Operations | |
US20120192134A1 (en) | User Guided Short Correction And Schematic Fix Visualization | |
US10255402B1 (en) | System and method for instance snapping |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20210707 Address after: American Texas Applicant after: SIEMENS INDUSTRY SOFTWARE Ltd. Address before: oregon Applicant before: Mentor Co. |
|
GR01 | Patent grant | ||
GR01 | Patent grant |