TWI519984B - 單元平移方法 - Google Patents

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TWI519984B TW102148957A TW102148957A TWI519984B TW I519984 B TWI519984 B TW I519984B TW 102148957 A TW102148957 A TW 102148957A TW 102148957 A TW102148957 A TW 102148957A TW I519984 B TWI519984 B TW I519984B
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Description

單元平移方法
本發明係有關於一種單元平移方法，且特別有關於一種防止佈局對電路(LVS)網表與後模擬網表不匹配的單元平移方法。
在半導體設計中，標準單元設計方法是設計具有數位邏輯特徵的特殊應用積體電路(ASICs)的方法。標準單元是一群電晶體互連的構造，提供布林邏輯功能(例如，AND、OR、XOR、XNOR、反相器)或儲存功能(正反器、拴鎖器)。
最簡單的單元會直接呈現NAND、NOR與XOR的布林功能，即便更高複雜度的單元已經很普遍地使用(例如，2位元全加器或多工D輸入端正反器)。
標準單元的最初設計通常以網表(netlist)或概要圖的形式發展於電晶體階段。網表是節點描述電晶體之間的連接與對外界環境的端子(埠)的資訊。概要圖可以使用就網表產生程序提供圖形使用者界面(GUI)的不同的電腦輔助設計(CAD)或電子設計自動化(EDA)程式來產生。
設計人員可使用附加的CAD程式(例如，SPICE、Spectre等)，藉由聲明輸入內容(電壓或電流波形)來模擬網表的電子行為，並且易算電路的時間域(類比)反應。此模擬 可驗證網表是否可以實現需要的功能以及預測相關參數(例如耗電或信號傳遞延遲)。
本發明提供一種單元平移方法，包括：鄰接一第一電晶體單元與一第二電晶體單元；以及將一佈局繞線邊界從配置在該第一電晶體單元與該第二電晶體單元之間的一多晶矽部上移開。
上述的單元平移方法中，該第一電晶體單元與該第二電晶體單元的每一者皆包括形成於一閘氧化部上的複數功能電晶體，以及形成於該多晶矽部上的複數寄生電晶體。
上述的單元平移方法中，該第一電晶體單元與該第二電晶體單元皆包括功能電晶體與寄生電晶體，其中該寄生電晶體配置於該佈局繞線邊界內。
本發明另一個觀點也提供一種單元平移方法，包括：將相鄰的電晶體單元連接至一多晶矽部的相對側；以及將一佈局繞線邊界從該多晶矽部平移至該相鄰電晶體單元的一主動區。
上述的單元平移方法中，該相鄰的電晶體單元包括形成在該多晶矽部上的寄生電晶體，該寄生電晶體位於平移後的該佈局繞線邊界內。
上述的單元平移方法中，該佈局繞線邊界的左側與右側分別位於該主動區內。
本發明另一個觀點也提供一種單元平移方法，包括：形成一多晶矽部在第一與第二井上來分開相鄰的電晶體單 元，以及將一佈局繞線邊界從該多晶矽部上移開。
上述的單元平移方法中，該相鄰的電晶體單元包 括形成在該多晶矽部上的寄生電晶體，該寄生電晶體位於平移後的該佈局繞線邊界內。
上述的單元平移方法，更包括：將該佈局繞線邊 界從該多晶矽部平移至該相鄰電晶體單元的一主動區上。
上述各觀點的單元平移方法，更包括平移該佈局 繞線邊界，用以防止佈局對電路(LVS)網表與後模擬網表不匹配。
根據上述各觀點的單元平移方法，藉由平移佈局 繞線邊界可使電晶體單元內沒有部份的多晶矽部。更甚者，佈局對電路(LVS)網表與EDA程式產生的後模擬網表中的裝置數是相同的。此外，電阻與電容可以在不失去裝置或節點的情況下輕易地反向註解。
10‧‧‧標準單元
12‧‧‧閘氧化部
14‧‧‧n井
16‧‧‧p井
18‧‧‧多晶矽部
22‧‧‧功能電晶體
24‧‧‧佈局繞線邊界
26‧‧‧寄生電晶體
28‧‧‧佈局繞線邊界
30‧‧‧多晶矽部
32‧‧‧電晶體單元
34‧‧‧主動區域
36‧‧‧閘氧化部
38‧‧‧n井
40‧‧‧p井
42‧‧‧功能電晶體
44‧‧‧寄生電晶體
110‧‧‧處理系統
112‧‧‧輸入/輸出裝置
114‧‧‧中央處理單元(CPU)
116‧‧‧記憶體
118‧‧‧大量儲存裝置
120‧‧‧顯示卡
122‧‧‧I/O介面
124‧‧‧匯流排
126‧‧‧網路介面
128‧‧‧網路
第1圖係顯示具有4個功能電晶體的電晶體單元(例如4T單元)。
第2圖係顯示寄生電晶體形成於鄰接的電晶體單元之間。
第3圖係顯示佈局繞線邊界從配置在相鄰電晶體單元之間的多晶矽部移開。
第4圖係顯示重新定義相鄰單元的平移的佈局繞線邊界。
第5圖係顯示位於佈局繞線邊界內的功能電晶體與寄生電晶體。
第6圖係顯示單元平移方法的一個實施例。
第7圖係顯示單元平移方法的一個實施例。
第8圖係顯示單元平移方法的一個實施例。
第9圖係一個用於實現本發明揭露的單元平移方法的處理系統的方塊圖。
本實施例的製造與使用將詳細敘述如下。這些揭露提供許多可應用的創造性概念並且可具體地實現於多樣化的具體內容。所討論的具體實施例僅用於舉例而非限定本發明的範疇。
本發明將以特定的具體實施例來說明，也就是4電晶體(4T)單元。然而，本發明中的概念也可應用於標準單元與具有更多或更少電晶體的單元。
接著參考第1圖，第1圖畫有一用於參考的標準單元10。如圖中所示，單元10包括閘氧化部12，延伸跨過n井14與p井16，並位於主動區20(也叫定義氧化(OD)區)兩相對側的多晶矽部18之間。第1圖的單元10畫出4個功能電晶體22(也叫主動元件)，配置在閘氧化部12上，其中有兩個是NMOS電晶體，兩個是PMOS電晶體。因為第1圖中的單元10包括4個電晶體，單元10可稱為4T單元。即便如此，須知相似的單元可以包括更多或更少的電晶體(例如1T單元、6T單元等)。
如第1圖所示，功能電晶體22配置在佈局繞線(PR)邊界24內。多晶矽部18只有一部分在佈局繞線邊界24。事實上，如第1圖所示，只有大約一半的多晶矽部18在佈局繞線邊 界24內，另一半則在佈局繞線邊界24外。如第1圖所示，佈局繞線邊界24大致地分辨出單元10的整個覆蓋區，並且適合電子設計自動化(EDA)程式使用。
參考第2圖，第2圖畫了數個第1圖中的單元10。如 第2圖所示，相鄰的單元水平地對齊並且彼此鄰接。更進一步，相鄰的單元10配置在多晶矽部18的相反側。如第2圖所示，佈局繞線邊界24與多晶矽部18對齊，使得相鄰的單元10彼此絕緣。為了易於分辨，單元10分別標示Cell-1、Cell-2、Cell-3、Cell-4。儘管第2圖畫了4個單元10，但須知在實際應用上可有更多的單元10組在一起。
當相鄰的單元10彼此鄰接形成一個如第2圖所是 的從一個單元10跨到另一個單元10的連續的主動區域20(例如，連續的定義氧化(COD)區)時，會產生寄生電晶體26。 如圖所示，寄生電晶體26畫在多晶矽26上，多晶矽26的位置近似於單元10的側向邊界的佈局繞線邊界24。為了作圖方便，第1圖所示的功能電晶體22在第2圖的每個單元10中省略。
不幸的是寄生電晶體26並不在電路設計者的考量 當中。事實上，電路設計者在他們的設計中可能只會考量到第1圖的功能電晶體22而忽略第2圖的寄生電晶體26。因此，寄生電晶體26在單元10上的效應並沒有被考慮到。除此之外，擔被相鄰單元10所分享的多晶矽部18部份地在每個單元10的內外，位於單元10邊緣的寄生電晶體26變得很難模組化或計算考量。如此一來，佈局對電路(LVS)網表與EDA程式產生的後模擬網表無法匹配。這會造成設計流程的困難增加，例如電阻 與電容(RC)的註解。
為了將寄生電晶體22考慮在內，第2圖的佈局繞線 邊界24平移而定義出第3圖所示的佈局繞線邊界28。如第3圖所示，佈局繞線邊界28由配置在相鄰單元10之間的多晶矽部30移開。事實上，佈局繞線邊界28從多晶矽部28移動到未定義的相鄰電晶體單元32的主動區域34上。特別是，如第3圖所示，佈局繞線邊界28的左側與佈局繞線邊界28的右側分別在主動區域24內，而非沿著多晶矽部30。雖然佈局繞線邊界28在第3圖中向右平移，但須知佈局繞線邊界28也可向左平移。
接著，當第2圖的佈局繞線邊界24平移成為第3圖 的佈局繞線邊界28，電晶體單元32的領域或覆蓋區重新定義如第4圖。如第4圖所示，重新定義的單元32的內部包括多晶矽部30與跨過n井38與p井40延伸的閘氧化部36。為了易於分辨，第4圖的單元32分別標示Cell-1、Cell-2、Cell-3、Cell-4。儘管第4圖畫了4個單元32，但須知在實際應用上可有更多的單元10組在一起。
參考第5圖，因為第4圖的佈局繞線邊界28相對於 第3圖的佈局繞線邊界24平移，每個單元32包括畫在閘氧化部36上的功能電晶體42與畫在多晶矽部30上的寄生電晶體44。因為寄生電晶體44位於佈局繞線邊界28的內部，當使用EDA程式時，寄生電晶體44可以被正確地模組化或計算考量。
事實上，因為沒有部份的多晶矽部18重疊在相鄰 的單元10上(如第2圖)，寄生電晶體44能夠更簡單地被電路設計者所處理。換句話說，將佈局繞線邊界28移動到第4-5圖所 示的位置避免了佈局對電路(LVS)網表與後模擬網表無法匹配的狀況，並且提供了兩網表間更一致的結果。更甚者，電阻與電容(RC)可被註解在佈局對電路網表上來產生後模擬網表。
第6圖提供了一個單元平移流程60的實施例。在步 驟62中，第一電晶體單元與第二電晶體單元鄰接。在步驟64中，佈局繞線邊界從配置在第一電晶體單元與第二電晶體單元之間的多晶矽部上移開。
第7圖提供了一個單元平移流程70的實施例。在步 驟72中，相鄰的電晶體單元連接在多晶矽部的相對側。在步驟74中，佈局繞線邊界從多晶矽部移動到相鄰電晶體單元的主動區。
第8圖提供了一個單元平移流程80的實施例。在步 驟82中，多晶矽部形成在第一與第二井上用以分開相鄰的電晶體單元。在步驟84中，佈局繞線邊界從多晶矽部上移開。
第9圖是一個用於實現本發明揭露的方法與裝置 的處理系統110的方塊圖。特定的裝置可以使用圖中所示的全部元件或一部分元件的組合，而積體化的層級會因裝置不同而改變。更進一步，裝置可包括元件的多種例子，例如多種處理單元、處理器、記憶體、傳訊器、收訊器等。處理系統110可包括具有一個或多個輸入/輸出裝置112(例如喇叭、麥克風、滑鼠、觸控螢幕、數字鍵盤、鍵盤、印表機、顯示器等)的處理單元。處理系統110可包括的中央處理單元(CPU)114、記憶體116、大量儲存裝置118、顯示卡120、與I/O介面122，上述元件皆連接至匯流排124。
匯流排124可以是數個匯流排架構的一個或多個 形式，包括記憶體匯流排或記憶體控制器、週邊匯流排、影像匯流排等。CPU 114可包括任意形式的電子資料處理器。記憶體116可包括任意形式的系統記憶體，例如靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)、唯讀記憶體(ROM)、以及這些記憶體的組合等。 在一個實施例中，記憶體116可包括用於啟動的ROM與用於執行程式時儲存使用程式與資料的DRAM。
大量儲存裝置118可包括用於儲存資料、程式與其 他資訊並使資料、程式與其他資訊可透過匯流排124被存取的各種儲存裝置。大量儲存裝置118可包括例如一個或多個固態硬碟、硬碟、磁碟機、光碟機等。
顯示卡120與I/O介面122提供將外部輸入與輸出裝 置連接到處理單元的介面。如第9圖所示，輸入與輸出裝置的例子包括連接至顯示卡120的顯示器、連接至I/O介面的滑鼠、鍵盤或印表機。其他裝置也可連接至處理系統110，並且可利用更多或更少的介面卡。舉例來說，序列介面，例如通用序列匯流排(USB，未畫於圖中)也可用來作為印表機的介面。
處理系統110也包括一個或多個網路介面126，網 路介面126包括有線連接(例如乙太網路線等)與/或無線連接，用來存取節點或不同網路。網路介面126允許處理系統110透過網路與遠端系統或單元通訊。例如，網路介面126可透過一個或多個傳訊器/傳輸天線與一個或多個收訊器/接收天線來提供無限通訊。在一個實施例中，處理系統110(也稱為處理 單元)連接至區域或廣域網路128，用以進行資料處理以及與遠端裝置(例如其他處理裝置、網際網路、遠端儲存設備)的通訊。
由前述說明中可知藉由平移佈局繞線邊界可使電 晶體單元內沒有部份的多晶矽部。更甚者，佈局對電路(LVS)網表與EDA程式產生的後模擬網表中的裝置數是相同的。此外，電阻與電容可以在不失去裝置或節點的情況下輕易地反向註解。
一個實施例的單元平移方法包括：鄰接一第一電 晶體單元與一第二電晶體單元，以及將一佈局繞線邊界從配置在該第一電晶體單元與該第二電晶體單元之間的一多晶矽部上移開。
一個實施例的單元平移方法包括：將相鄰的電晶 體單元連接至一多晶矽部的相對側，以及將一佈局繞線邊界從該多晶矽部平移至該相鄰電晶體單元的一主動區。
一個實施例的單元平移方法包括：形成一多晶矽部在第一與第二井上來分開相鄰的電晶體單元，以及將一佈局繞線邊界從該多晶矽部上移開。
雖本發明提供數個實施例，但本發明並不限定於此，實施例的多種變化形式與組合也可由該領域知識者參照本發明而得。申請專利範圍將包括任何的變化形式與實施例。
24‧‧‧佈局繞線邊界
28‧‧‧佈局繞線邊界
30‧‧‧多晶矽部
32‧‧‧電晶體單元
34‧‧‧主動區域
36‧‧‧閘氧化部
38‧‧‧n井
40‧‧‧p井

Claims (10)

  1. 一種單元平移方法，包括：鄰接一第一電晶體單元與一第二電晶體單元，其中一多晶矽部係由該第一電晶體單元延伸至該第二電晶體單元；以及將該第一電晶體單元與該第二電晶體單元之間的一佈局繞線邊界從該多晶矽部上移開，藉以定義出一已修正第一電晶體單元以及一已修正第二電晶體單元，並且該多晶矽部係屬於該已修正第一電晶體單元與該已修正第二電晶體單元中之一者。
  2. 如申請專利範圍第1項所述之單元平移方法，其中該已修正第一電晶體單元與該已修正第二電晶體單元的每一者皆包括複數NMOS電晶體、複數PMOS電晶體以及複數寄生電晶體。
  3. 如申請專利範圍第1項所述之單元平移方法，其中該已修正第一電晶體單元與該已修正第二電晶體單元皆包括功能電晶體與寄生電晶體，其中該寄生電晶體配置於該佈局繞線邊界的任一側之內。
  4. 一種單元平移方法，包括：將相鄰的電晶體單元，其中一多晶矽部係由該相鄰的電晶體單元中之一第一電晶體單元延伸至該相鄰的電晶體單元中之一第二電晶體單元；以及將該相鄰的電晶體單元之間的一佈局繞線邊界從該多晶矽部平移至一主動區，藉以定義出相鄰的已修正電晶體 單元，並且該相鄰的已修正電晶體單元中之一者不包含該多晶矽部。
  5. 如申請專利範圍第4項所述之單元平移方法，其中該相鄰的已修正電晶體單元包括寄生電晶體，該等寄生電晶體位於平移後的該佈局繞線邊界的任一側之內。
  6. 如申請專利範圍第4項所述之單元平移方法，其中該佈局繞線邊界的左側與右側分別位於該主動區內。
  7. 一種單元平移方法，包括：形成一多晶矽部在第一與第二井上來分開相鄰的電晶體單元，其中該多晶矽部係由該相鄰的電晶體單元中之一第一電晶體單元延伸至該相鄰的電晶體單元中之一第二電晶體單元；以及將該相鄰的電晶體單元之間的一佈局繞線邊界從該多晶矽部上移開，藉以定義出相鄰的已修正電晶體單元，並且該多晶矽部係屬於該相鄰的已修正電晶體單元中之一者。
  8. 如申請專利範圍第7項所述之單元平移方法，其中該相鄰的電晶體單元包括形成在該多晶矽部上的寄生電晶體，該寄生電晶體位於平移後的該佈局繞線邊界內。
  9. 如申請專利範圍第7項所述之單元平移方法，更包括：將該佈局繞線邊界從該多晶矽部平移至該相鄰電晶體單元的一主動區上。
  10. 如申請專利範圍第1、4、7項中任一項所述之單元平移方法，更包括： 平移該佈局繞線邊界，用以防止佈局對電路(LVS)網表與後模擬網表不匹配。
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