KR20140110687A - 이동된 경계를 갖는 셀 및 경계 이동 방법 - Google Patents

이동된 경계를 갖는 셀 및 경계 이동 방법 Download PDF

Info

Publication number
KR20140110687A
KR20140110687A KR1020130083489A KR20130083489A KR20140110687A KR 20140110687 A KR20140110687 A KR 20140110687A KR 1020130083489 A KR1020130083489 A KR 1020130083489A KR 20130083489 A KR20130083489 A KR 20130083489A KR 20140110687 A KR20140110687 A KR 20140110687A
Authority
KR
South Korea
Prior art keywords
cell
transistor
wiring
polysilicon
transistor cell
Prior art date
Application number
KR1020130083489A
Other languages
English (en)
Other versions
KR101563051B1 (ko
Inventor
궈 난 양
초우 쿤 린
제리 창 주이 카오
유 추인 차이
치엔 주 차오
충 싱 완
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140110687A publication Critical patent/KR20140110687A/ko
Application granted granted Critical
Publication of KR101563051B1 publication Critical patent/KR101563051B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

실시예 셀 이동 방법은 제 1 트랜지스터 셀을 제 2 트랜지스터 셀에 인접시키는 단계 및 배치 및 배선 경계를 제 1 트랜지스터 셀과 제 2 트랜지스터 셀 간에 배치된 폴리실리콘으로부터 떨어지게 이동시키는 단계를 포함한다. 실시예에서, 셀 이동 방법은 레이아웃 대 회로도식(layout versus schematic; LVS) 넷리스트와 포스트 시뮬레이션 넷리스트 간의 불일치를 방지하기 위해서 상기 배치 및 배선 경계를 이동시키는 단계를 포함한다.

Description

이동된 경계를 갖는 셀 및 경계 이동 방법{CELL HAVING SHIFTED BOUNDARY AND BOUNDARY-SHIFT SCHEME}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 설계에서, 표준 셀 방법은 디지털 로직 피처(feature)를 갖는 주문형 반도체(application-specific integrated circuit; ASIC)를 설계하는 방법이다. 표준 셀은 불 로직 기능(예컨대, AND, OR, XOR, XNOR, 인버터) 또는 저장 기능(플립플롭 또는 래치)을 제공하는 상호접속 구조물 및 트랜지스터의 그룹이다.
가장 단순한 셀은 기본적인 NAND, NOR, 및 XOR 불 기능의 직접적인 표현이지만, 훨씬 더 복잡한 셀들(예컨대, 2 비트 전가산기, 또는 다중화된 D-입력 플립플롭)이 보통 이용된다.
표준 셀의 초기 설계는 트랜지스터 넷리스트 또는 개략도의 형태로, 일반적으로 트랜지스터 레벨에서 개발되었다. 넷리스트는 트랜지스터의 노드 표현, 서로에 대한 이들 연결의 노드 표현, 및 외부 환경에 대한 이들 단자(포트)의 노드 표현이다. 개략도는 이러한 넷리스트 생성 공정에 그래픽 사용자 인터페이스(Graphical User Interface; GUI)를 제공하는 다수의 상이한 전자 설계 자동화(Electronic Design Automation; EDA) 또는 컴퓨터 이용 설계(Computer Aided Design; CAD)를 이용하여 생성될 수 있다.
설계자는 추가적인 CAD 프로그램들(예컨대, SPICE, 스펙터 등)을 이용하여 입력 자극(전압 또는 전류 파형)을 선언하고 그리고 나서 회로의 시간 도메인 (아날로그) 응답을 계산함으로써 넷리스트의 전자 행동을 시뮬레이션할 수 있다. 시뮬레이션은 넷리스트가 원하는 기능을 구현한지를 확인하고 다른 적절한 파라미터들(예컨대, 전력 소비 또는 신호 전달 지연)을 예측한다.
본 발명의 목적은 이동된 경계를 갖는 셀 및 경계 이동 방법을 제공하는 것이다.
실시예 셀 이동 방법은 제 1 트랜지스터 셀을 제 2 트랜지스터 셀에 인접시키는 단계 및 배치 및 배선 경계를 제 1 트랜지스터 셀과 제 2 트랜지스터 셀 간에 배치된 폴리실리콘으로부터 떨어지게 이동시키는 단계를 포함한다.
실시예 셀 이동 방법은 인접한 트랜지스터 셀들을 폴리실리콘의 대향하는 측면에서 연결시키는 단계 및 배치 및 배선 경계를 폴리실리콘으로부터 인접한 트랜지스터 셀들의 활성 영역 상으로 떨어지게 이동시키는 단계를 포함한다.
실시예 셀 이동 방법은 인접한 트랜지스터 셀들을 서로 분리시키도록 제 1 웰 및 제 2 웰 위에 폴리실리콘을 형성하는 단계 및 배치 및 배선 경계를 폴리실리콘으로부터 떨어지게 이동시키는 단계를 포함한다.
본 발명에 따르면, 이동된 경계를 갖는 셀 및 경계 이동 방법을 제공하는 것이 가능하다.
본 발명개시 및 본 발명개시의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들과 함께 다음의 설명을 참조한다.
도 1은 참조용으로 4개의 기능적 트랜지스터들을 갖는 트랜지스터 셀(즉, 4T 셀)을 나타낸다.
도 2는 인접한 트랜지스터 셀들 간에 형성된 기생 트랜지스터들을 나타낸다.
도 3은 이웃하는 트랜지스터 셀들 간에 배치된 폴리실리콘으로부터 떨어지게 이동되는 배치 및 배선 경계를 나타낸다.
도 4는 인접한 셀들을 정의하는 이동된 배치 및 배선 경계를 나타낸다.
도 5는 이동된 배치 및 배선 경계 내에 배치된 기능적 트랜지스터 및 기생 트랜지스터를 나타낸다.
도 6은 실시예 셀 이동 방법을 나타낸다.
도 7은 실시예 셀 이동 방법을 나타낸다.
도 8은 실시예 셀 이동 방법을 나타낸다.
도 9는 개시된 실시예 셀 이동 방법들을 구현하기 위해 이용될 수 있는 처리 시스템의 블록도이다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 나타낸다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되는 것은 아니다.
이하에서는 본 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 발명개시는 폭넓은 다양한 특정한 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 단지 예시적인 것으로, 본 발명개시의 범위를 한정시키려는 것은 아니다.
본 발명개시는 특정한 상황 즉, 4개의 트랜지스터(4T) 셀의 실시예들에 대하여 기술될 것이다. 그러나, 본 발명개시의 개념은 또한 표준 셀, 및 더 많거나 적은 트랜지스터를 갖는 셀에 적용될 수 있다.
이제 도 1을 참조하면, 표준 셀(10)이 참조용으로 나타난다. 도시된 바와 같이, 셀(10)은 활성 영역(20)[산화물 정의(oxide definition; OD) 영역으로도 알려짐]의 대향하는 측면 상에 배치된 폴리실리콘(18)의 부분들 사이의 n웰(14)과 p웰(16) 위로 확장된 게이트 산화물(12)의 부분을 포함한다. 도 1의 셀(10)은 게이트 산화물(12) 위에 배치된 4개의 기능적 트랜지스터들(22)(활성 디바이스로도 알려짐)을 도시하고, 이들 중 2개는 NMOS 트랜지스터이고 이들 중 2개는 PMOS 트랜지스터이다. 도 1의 셀(10)이 4개의 트랜지스터들을 포함하기 때문에, 셀(10)은 4T 셀로서 언급될 수 있다. 그렇기는 하지만, 유사한 셀들이 더 많거나 적은 트랜지스터들(예컨대, 1T 셀, 6T 셀 등)을 포함할 수 있다는 것을 인식해야 한다.
도 1에 도시된 바와 같이, 기능적 트랜지스터들(22)은 배치 및 배선(place and route; PR) 경계(24) 내에 배치된다. 폴리실리콘(18)의 일부만이 배치 및 배선 경계(24) 내에 있다. 정말로, 도 1에 도시된 바와 같이, 대략 절반의 폴리실리콘(18)이 배치 및 배선 경계(24) 내에 있고, 다른 절반은 배치 및 배선 경계(24)의 바깥에 또는 너머에 놓여 있다. 도 1에 도시된 바와 같이, 배치 및 배선 경계(24)는 일반적으로 셀(10)의 전체 풋프린트를 식별하고 전자 설계 자동화(EDA) 프로그램이 이용하는데 적합하다.
이제 도 2를 참조하면, 도 1에 도시된 몇 개의 셀들(10)이 참조용으로 나타난다. 도시된 바와 같이, 이웃하는 셀들(10)은 일반적으로 수평으로 정렬되고 서로에 대해 인접해 있다. 더욱이, 인접한 셀들(10)이 폴리실리콘(18)의 대향하는 측면 상에 배치된다. 도 2에 도시된 바와 같이, 배치 및 배선 경계(24)는 일반적으로 폴리실리콘(18)에 맞춰 정렬되고, 폴리실리콘(18)은 인접한 셀들(10)을 서로로 절연시킨다. 식별을 목적으로, 셀들(10)은 셀-1, 셀-2, 셀-3 및 셀-4로 표시되었다. 도 2에 4개의 셀들(10)이 도시되었지만, 더더욱 많은 셀들(10)이 특정한 애플리케이션에서 함께 그룹화될 수 있다는 것을 인식해야 한다.
이웃하는 셀들(10)이 도 2에 도시된 바와 같이 서로 인접하도록 정렬되어 셀(10)에서부터 셀(10)로 확장되는 연속적인 활성 영역(20)[즉, 연속적인 산화물 정의(continuous oxide definition; COD) 영역]을 형성할 때, 기생 트랜지스터(26)가 형성된다. 도시된 바와 같이, 기생 트랜지스터(26)는 셀(10)의 측방향 에지에서 배치 및 배선 경계(24)에 근접한 폴리실리콘(18) 위에 도시되어 있다. 설명의 용이함을 위해, 도 1의 기능적 트랜지스터들(22)은 도 2의 각각의 셀(10)에서 생략되었다.
유감스럽게도, 기생 트랜지스터들(26)은 회로 설계자에 의해 고려되지 않을 수 있다. 정말로, 회로 설계자는 자신의 설계에 도 1의 기능적 디바이스들(22)만을 고려하고 도 2에 도시된 기생 디바이스들(26)을 무시할 수 있다. 그러므로, 셀(10) 상의 기생 트랜지스터들(26)의 영향은 고려되지 않는다. 게다가, 이웃하는 셀들(10)에 의해 공유되는 폴리실리콘(18)이 각각의 셀(10) 내에 부분적으로 있고 각각의 셀(10) 밖에 부분적으로 있는 경우, 셀(10)의 에지에 위치하는 기생 디바이스들(26)은 정확하게 모델링하거나 설명하기 어려워진다. 이와 같이, 레이아웃 대 회로도식(layout versus schematic; LVS) 넷리스트 및 EDA 프로그램에 의해 생성된 포스트 시뮬레이션 넷리스트는 일치하지 않을 것이다. 이것은 예를 들어 저항 및 커패시턴스(resistance and capacitance; RC) 주석과 같은 설계 흐름에서 어려움을 증가시킬 수 있다.
기생 디바이스들을 설명하기 위한 노력으로, 도 2의 배치 및 배선 경계(24)는 도 3에 도시된 바와 같은 배치 및 배선 경계(28)를 정의하기 위해 이동된다. 도 3에 도시된 바와 같이, 배치 및 배선 경계(28)는 이웃하는 셀들(32) 간에 배치된 폴리실리콘(30)으로부터 떨어지게 이동된다. 정말로, 배치 및 배선 경계(28)는 폴리실리콘(30)으로부터, 이제 정의되는 인접한 트랜지스터 셀(32)의 활성 영역(34) 상으로 떨어지게 이동된다. 특히, 도 3에서 지향된 바와 같이, 배치 및 배선 경계(28)의 좌측 및 배치 및 배선 경계(28)의 우측은 각각 폴리실리콘(30)을 따르는 대신에 활성 영역(24) 내에 배치된다. 배선 및 배치 경계(28)가 도 3에서 오른쪽으로 이동되었지만, 실시예에서 배치 및 배선 경계(28)는 또한 왼쪽으로도 이동될 수 있다는 것을 인식해야 한다.
계속해서, 도 2의 배치 및 배선 경계(28)가 도 3에 나타난 바와 같은 배치 및 배선 경계(28)를 정의하기 위해서 이동될 경우, 트랜지스터 셀(32)의 보더(border) 또는 풋프린트는 일반적으로 도 4에 도시된 바와 같이 재정의된다. 도 4에 도시된 바와 같이, 재정의된 셀(32)은 n웰(38) 및 p웰(40) 위로 확장된 게이트 산화물(36)의 부분과 함께 폴리실리콘(30)을 그 안에 포함한다. 식별을 목적으로, 도 4의 셀들(32)은 셀-1, 셀-2, 셀-3 및 셀-4로 표시되었다. 도 4에 4개의 셀들(32)이 도시되었지만, 더더욱 많은 셀들(32)이 특정한 애플리케이션에서 함께 그룹화될 수 있다는 것을 인식해야 한다.
이제 도 5를 참조하면, 도 4의 배치 및 배선 경계(28)가 도 3의 배치 및 배선의 경계(28)에 비하여 이동되었기 때문에, 각각의 셀(32)은 이제 게이트 산화물(36) 위에 나타난 기능적 트랜지스터(42) 및 폴리실리콘(30) 위에 나타난 기생 트랜지스터(44)를 포함한다. 배치 및 배선 경계(28)와 함께 기생 트랜지스터들(44)이 이제 배치되기 때문에, 기생 트랜지스터들(44)은 EDA 프로그램이 이용될 경우를 정확하게 모델링하거나 설명될 수 있다.
정말로, 이웃하는 셀(10)(도 2를 참조)과 중첩하는 어떠한 부분적 폴리실리콘(18)도 없기 때문에, 기생 트랜지스터(44)는 회로 설계자가 다루기에 더욱 용이하다. 다시 말해서, 도 4 및 도 5에 도시된 위치로 배치 및 배선 경계(28)를 이동하는 것은 일반적으로 레이아웃 대 회로도식 넷리스트와 포스트 시뮬레이션 넷리스트 간의 불일치를 방지하고, 대신에 이 두 개의 넷리스트들 간의 더욱 일관된 결과를 제공한다. 더욱이, 저항 및 커패시턴스(RC)가 포스트 시뮬레이션 넷리스트를 생성하기 위해서 레이아웃 대 회로도식 넷리스트 상에 주석이 달릴 수 있다.
이제 도 6을 참조하면, 실시예 셀 이동 방법(60)이 제공된다. 블록(62)에서, 제 1 트랜지스터 셀은 제 2 트랜지스터 셀에 인접하게 된다. 블록(64)에서, 배치 및 배선 경계가 제 1 트랜지스터 셀과 제 2 트랜지스터 셀 간에 배치된 폴리실리콘으로부터 떨어지게 이동된다.
이제 도 7을 참조하면, 실시예 셀 이동 방법(70)이 제공된다. 블록(72)에서, 인접한 트랜지스터 셀들은 폴리실리콘의 대향하는 측면에서 합쳐진다. 블록(74)에서, 배치 및 배선 경계는 폴리실리콘으로부터, 인접한 트랜지스터 셀들의 활성 영역 상으로 떨어지게 이동된다.
이제 도 8을 참조하면, 실시예 셀 이동 방법(80)이 제공된다. 블록(82)에서, 폴리실리콘은 인접한 트랜지스터 셀들을 서로 분리시키도록 제 1 웰 및 제 2 웰 위에 형성된다. 블록(84)에서, 배치 및 배선 경계는 폴리실리콘으로부터 떨어지게 이동된다.
도 9는 본 명세서에 개시된 방법 및 디바이스를 구현하기 위해 이용될 수 있는 처리 시스템(110)의 블록도이다. 특정한 디바이스들이 도시된 컴포넌트들 모두를 이용하거나 또는 컴포넌트의 서브셋트만 이용할 수 있고, 통합 레벨은 디바이스 간에 변할 수 있다. 더욱이, 디바이스는 다수의 프로세싱 유닛, 프로세서, 메모리, 송신기, 수신기 등과 같은 컴포넌트들의 다수의 인스턴스들을 포함할 수 있다. 프로세싱 시스템(110)은 스피커, 마이크로폰, 마우스, 터치스크린, 키패드, 키보드, 프린터, 디스플레이 등과 같은 하나 이상의 입출력 디바이스들(112)을 갖춘 프로세싱 유닛을 포함할 수 있다. 프로세싱 시스템(110)은 중앙 처리 유닛(central processing unit; CPU)(114), 메모리(116), 대량 저장 디바이스(118), 비디오 어댑터(120), 및 버스(124)에 연결된 I/O 인터페이스(122)를 포함할 수 있다.
버스(124)는 메모리 버스 또는 메모리 제어기, 주변 버스, 비디오 버스 등을 포함하는 임의의 유형의 몇몇 버스 아키텍처들 중 하나 이상의 버스 아키텍처일 수 있다. CPU(114)는 임의의 유형의 전자 데이터 프로세서를 포함할 수 있다. 메모리(116)는 스태틱 랜덤 액세스 메모리(static random access memory; SRAM), 다이내믹 랜덤 액세스 메모리(dynamic random access memory; DRAM), 동기 DRAM(synchronous DRAM; SDRAM), 읽기 전용 메모리(read-only memory; ROM), 이들의 조합 등과 같은 임의의 유형의 시스템 메모리를 포함할 수 있다. 실시예에서, 메모리(116)는 부팅에 이용하기 위한 ROM, 및 프로그램을 실행하는 동안 이용하기 위한 데이터 및 프로그램 저장을 위한 DRAM을 포함할 수 있다.
대량 저장 디바이스(118)는 데이터, 프로그램 및 다른 정보를 저장하고, 버스(124)를 통해 데이터, 프로그램 및 다른 정보에 액세스할 수 있도록 구성된 임의의 유형의 저장 디바이스를 포함할 수 있다. 대량 저장 디바이스(118)는 예를 들어 솔리드 스테이트 드라이브, 하드 디스크 드라이브, 자기 디스크 드라이브, 광학 디스크 드라이브 중 하나 이상을 포함할 수 있다.
비디오 어댑터(120) 및 I/O 인터페이스(122)는 외부 입출력 디바이스를 프로세싱 유닛에 결합시키도록 인터페이스를 제공한다. 나타난 바와 같이, 입출력 디바이스의 예는 비디오 어댑터(120)에 결합된 디스플레이 및 I/O 인터페이스(122)에 결합된 마우스/키보드/프린터를 포함한다. 다른 디바이스들이 프로세싱 시스템(110)에 결합될 수 있고, 추가적이거나 더 적은 인터페이스 카드들이 이용될 수 있다. 예를 들어, 범용 직렬 버스(Universal Serial Bus; USB)(도시되지 않음)와 같은 직렬 인터페이스가 이용되어 프린터에 인터페이스를 제공할 수 있다.
프로세싱 시스템(110)은 또한 하나 이상의 네트워크 인터페이스들(126)을 포함하고, 이들은 상이한 네트워크 또는 노드들에 액세스하기 위해 이더넷 케이블과 같은 유선 링크 및/또는 무선 링크를 포함할 수 있다. 네트워크 인터페이스(126)는 프로세싱 시스템(110)이 네트워크를 통해 원격 시스템 또는 유닛과 통신하는 것을 허용한다. 예를 들어, 네트워크 인터페이스(126)는 하나 이상의 송신기/송신 안테나 및 하나 이상의 수신기/수신 안테나를 통한 무선 통신을 제공할 수 있다. 실시예에서, 프로세싱 시스템(110)(프로세싱 유닛으로도 알려짐)은 다른 프로세싱 유닛, 인터넷, 원격 저장 장치 등과 같은 원격 디바이스들과의 통신 및 데이터 처리를 위해 근거리 네트워크(128) 또는 광역 네트워크(128)에 결합된다.
전술한 것으로부터, 배치 및 배선 경계를 이동함으로써, 어떠한 부분적 폴리실리콘도 트랜지스터 셀 내에 포함되지 않는다는 것을 인식해야 한다. 더욱이, 레이아웃 대 회로도식(LVS) 넷리스트의 디바이스 수와 EDA 플로그램에 의해 생성된 포스트 시뮬레이션 넷리스트의 디바이스 수는 동일하다. 게다가, 저항 및 커패시턴스가 디바이스 또는 노드들의 손실 없이 용이하게 주석이 달릴 수 있다.
실시예 셀 이동 방법은 제 1 트랜지스터 셀을 제 2 트랜지스터 셀에 인접시키는 단계 및 배치 및 배선 경계를 제 1 트랜지스터 셀과 제 2 트랜지스터 셀 간에 배치된 폴리실리콘으로부터 떨어지게 이동시키는 단계를 포함한다.
실시예 셀 이동 방법은 인접한 트랜지스터 셀들을 폴리실리콘의 대향하는 측면에서 연결시키는 단계 및 배치 및 배선 경계를 폴리실리콘으로부터 인접한 트랜지스터 셀들의 활성 영역 상으로 떨어지게 이동시키는 단계를 포함한다.
실시예 셀 이동 방법은 인접한 트랜지스터 셀들을 서로 분리시키도록 제 1 웰 및 제 2 웰 위에 폴리실리콘을 형성하는 단계 및 배치 및 배선 경계를 폴리실리콘으로부터 떨어지게 이동시키는 단계를 포함한다.
본 발명개시는 예시적인 실시예들을 제공하였지만, 이 설명은 제한적 의미로 해석되도록 의도되지 않는다. 다른 실시예들은 물론 예시적인 실시예들의 다양한 변형 및 조합은 본 설명을 참조하여 당업자에게 이해될 것이다. 그러므로, 첨부된 특허청구 범위가 임의의 변형 및 실시예들을 포함하는 것으로 의도된다.

Claims (10)

  1. 셀 이동 방법에 있어서,
    제 1 트랜지스터 셀을 제 2 트랜지스터 셀에 인접시키는 단계; 및
    배치 및 배선 경계를 상기 제 1 트랜지스터 셀과 상기 제 2 트랜지스터 셀 간에 배치된 폴리실리콘으로부터 떨어지게 이동시키는 단계
    를 포함하는 것인 셀 이동 방법.
  2. 제 1 항에 있어서, 상기 배치 및 배선 경계의 좌측 및 상기 배치 및 배선 경계의 우측은 각각 활성 영역 내에 배치되는 것인 셀 이동 방법.
  3. 제 1 항에 있어서, 상기 제 1 트랜지스터 셀 및 상기 제 2 트랜지스터 셀 각각은 4개의 트랜지스터(4T) 셀인 것인 셀 이동 방법.
  4. 제 1 항에 있어서, 상기 제 1 트랜지스터 셀 및 상기 제 2 트랜지스터 셀 각각은 게이트 산화물 위에 형성된 복수의 기능적 트랜지스터들을 포함하는 것인 셀 이동 방법.
  5. 제 1 항에 있어서, 상기 제 1 트랜지스터 셀 및 상기 제 2 트랜지스터 셀 각각은 상기 폴리실리콘 위에 형성된 복수의 기생 트랜지스터들을 포함하는 것인 셀 이동 방법.
  6. 제 1 항에 있어서, 상기 제 1 트랜지스터 셀 및 상기 제 2 트랜지스터 셀 모두는 기능적 트랜지스터들 및 기생 트랜지스터들을 포함하고, 상기 기생 트랜지스터들은 상기 배치 및 배선 경계 내에 배치된 것인 셀 이동 방법.
  7. 제 1 항에 있어서, 상기 제 1 트랜지스터 셀 및 상기 제 2 트랜지스터 셀 모두는 기능적 트랜지스터들 및 기생 트랜지스터들을 포함하고, 상기 기능적 트랜지스터 및 상기 기생 트랜지스터들은 상기 배치 및 배선 경계 내에 배치된 것인 셀 이동 방법.
  8. 제 1 항에 있어서, 레이아웃 대 회로도식(layout versus schematic; LVS) 넷리스트와 포스트 시뮬레이션 넷리스트 간의 불일치를 방지하기 위해서 상기 배치 및 배선 경계를 이동시키는 단계를 더 포함하는 것인 셀 이동 방법.
  9. 셀 이동 방법에 있어서,
    인접한 트랜지스터 셀들을 폴리실리콘의 대향하는 측면에서 연결시키는 단계; 및
    배치 및 배선 경계를 상기 폴리실리콘으로부터, 상기 인접한 트랜지스터 셀들의 활성 영역 상으로 떨어지게 이동시키는 단계
    를 포함하는 것인 셀 이동 방법.
  10. 셀 이동 방법에 있어서,
    인접한 트랜지스터 셀들을 서로 분리시키도록 제 1 웰 및 제 2 웰 위에 폴리실리콘을 형성하는 단계; 및
    배치 및 배선 경계를 상기 폴리실리콘으로부터 떨어지게 이동시키는 단계
    를 포함하는 것인 셀 이동 방법.
KR1020130083489A 2013-03-08 2013-07-16 이동된 경계를 갖는 셀 및 경계 이동 방법 KR101563051B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/791,406 2013-03-08
US13/791,406 US9262573B2 (en) 2013-03-08 2013-03-08 Cell having shifted boundary and boundary-shift scheme

Publications (2)

Publication Number Publication Date
KR20140110687A true KR20140110687A (ko) 2014-09-17
KR101563051B1 KR101563051B1 (ko) 2015-10-23

Family

ID=51385435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130083489A KR101563051B1 (ko) 2013-03-08 2013-07-16 이동된 경계를 갖는 셀 및 경계 이동 방법

Country Status (4)

Country Link
US (2) US9262573B2 (ko)
KR (1) KR101563051B1 (ko)
DE (1) DE102013103806B4 (ko)
TW (1) TWI519984B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9747409B2 (en) 2015-09-24 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of parameter extraction and system thereof
US20220237358A1 (en) * 2021-01-28 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of and system for manufacturing semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9262573B2 (en) * 2013-03-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having shifted boundary and boundary-shift scheme
US9971838B2 (en) 2015-02-20 2018-05-15 International Business Machines Corporation Mitigating subjectively disturbing content through the use of context-based data gravity wells
US9690893B1 (en) * 2015-09-24 2017-06-27 Cadence Design Systems, Inc. Methods and systems for customizable editing of completed chain of abutted instances
KR102560698B1 (ko) 2016-03-04 2023-07-27 삼성전자주식회사 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템
US9641161B1 (en) 2016-05-02 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Flip-flop with delineated layout for reduced footprint
KR102517568B1 (ko) 2016-09-28 2023-04-03 삼성전자주식회사 반도체 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0495990A4 (en) 1990-08-10 1993-05-05 Seiko Epson Corporation Semiconductor device
JPH0951083A (ja) 1995-08-10 1997-02-18 Mitsubishi Electric Corp ゲートアレイ型半導体集積回路装置及びその製造方法
US6131182A (en) 1997-05-02 2000-10-10 International Business Machines Corporation Method and apparatus for synthesizing and optimizing control logic based on SRCMOS logic array macros
JPH1140562A (ja) 1997-07-22 1999-02-12 Toshiba Corp 半導体集積回路及びその製造方法
JP4279782B2 (ja) * 2002-10-10 2009-06-17 富士通株式会社 レイアウト方法及び装置並びにそのプログラム及び記録媒体
JP2004158802A (ja) * 2002-11-08 2004-06-03 Renesas Technology Corp 半導体記憶装置
JP2006245390A (ja) 2005-03-04 2006-09-14 Toshiba Corp 半導体集積回路装置およびその製造方法
EP1986237A3 (de) * 2007-04-26 2010-09-15 Atmel Automotive GmbH Verfahren zur Erzeugung eines Layouts, Verwendung eines Transistorlayouts und Halbleiterschaltung
TWI423057B (zh) 2007-09-04 2014-01-11 Cadence Design Systems Inc 佈局對原理圖錯誤系統及方法
US7895548B2 (en) * 2007-10-26 2011-02-22 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
JP5460172B2 (ja) 2009-08-11 2014-04-02 富士フイルム株式会社 線描画装置及び線描画方法
TWI463648B (zh) 2010-06-30 2014-12-01 Life Technologies Corp 陣列行積分器
US9262573B2 (en) * 2013-03-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having shifted boundary and boundary-shift scheme

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9747409B2 (en) 2015-09-24 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of parameter extraction and system thereof
US20220237358A1 (en) * 2021-01-28 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of and system for manufacturing semiconductor device
US11803683B2 (en) * 2021-01-28 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of and system for manufacturing semiconductor device

Also Published As

Publication number Publication date
KR101563051B1 (ko) 2015-10-23
TW201435636A (zh) 2014-09-16
US20140258952A1 (en) 2014-09-11
TWI519984B (zh) 2016-02-01
US9262573B2 (en) 2016-02-16
DE102013103806B4 (de) 2019-03-21
DE102013103806A1 (de) 2014-09-11
US9984192B2 (en) 2018-05-29
US20160162619A1 (en) 2016-06-09

Similar Documents

Publication Publication Date Title
KR101563051B1 (ko) 이동된 경계를 갖는 셀 및 경계 이동 방법
CN110546635B (zh) 使用与单元级布局相关的应力效应的单元放置和布线
TW201921602A (zh) 積體電路設計及(或)製造
KR101662401B1 (ko) 핀 전계 효과 트랜지스터(FinFET) 기반 회로를 설계하는 방법 및 이 방법을 실행하기 위한 시스템
CN103544333A (zh) 半导体器件设计方法、系统和计算机程序产品
US10540475B2 (en) System for manufacturing a semiconductor device
US20170308638A1 (en) Integrated circuit and design method for same
US6425115B1 (en) Area efficient delay circuits
US9483593B2 (en) Method for decomposing a hardware model and for accelerating formal verification of the hardware model
US20230325574A1 (en) Method for Automated Standard Cell Design
US11550985B2 (en) Method for automated standard cell design
Moreira et al. Beware the dynamic C-element
US10644030B2 (en) Integrated circuit and cell structure in the integrated circuit
TW202240455A (zh) 多位元胞元
US20170083638A1 (en) Method and apparatus for providing rule patterns on grids
Najafi et al. Misalignment-aware delay modeling of narrow on-chip interconnects considering variability
US7689953B1 (en) Method and apparatus for determining cell-based timing elements from a transistor-level design
TW202305946A (zh) 自動化標準胞元設計之方法
KR20240028102A (ko) 회로 분석 방법, 회로 분석 장치 및 회로 분석 시스템
Guazzelli et al. SDDS-NCL design: Analysis of supply voltage scaling
Mak et al. Special session on bringing cores closer together: The wireless revolution in on-chip communication
Sabado II Asynchronous 3D (Async3D): Design Methodology and Analysis of 3D Asynchronous Circuits
CN113779923A (zh) 具有最佳化胞元布置的装置布局
Samanta Design methodologies for variation-aware integrated circuits
Anne Design and characterization of a standard cell library for the FREEPDK45 process

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181011

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191008

Year of fee payment: 5