DE102012220909A1 - Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht - Google Patents

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Abstract

Die Erfindung betrifft ein Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht und zum Einbringen einer Auskoppelstruktur in eine Oberseite der Halbleiterschicht, wobei die Auskoppelstruktur vorgesehen ist, um Licht aus der Halbleiterschicht auszukoppeln, wobei die Oberseite der Halbleiterschicht mit einer Maske bedeckt wird, wobei die Maske erste Öffnungen zum Einbringen der Auskoppelstruktur aufweist, wobei die Maske wenigstens eine zweite Öffnung aufweist, wobei die zweite Öffnung vorgesehen ist, um einen Trenngraben in die Halbleiterschicht einzubringen, wobei mithilfe eines Ätzverfahren gleichzeitig die Auskoppelstruktur in den Bereich der ersten Öffnungen in die Oberseite der Halbleiterschicht eingebracht wird und über die zweite Öffnung ein durch die Halbleiterschicht gehender Trenngraben in die Halbleiterschicht eingebracht wird und ein Bereich der Halbleiterschicht vereinzelt wird.

Description

  • Die Erfindung betrifft ein Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht gemäß Patentanspruch 1 und einen optoelektronischen Halbleiterchip gemäß Anspruch 8.
  • Aus DE 10 2011 010 503 A1 ist es bekannt, eine Halbleiterschicht eines optoelektronischen Halbleiterchips mit einer Maske zu versehen und eine Auskoppelstruktur in eine Auskoppelseite der Halbleiterschicht einzubringen. Anschließend wird die Maske entfernt und es wird mit Hilfe einer zweiten Maske ebenfalls mit einem Ätzverfahren die Halbleiterschicht in einzelne Bereiche vereinzelt, aus denen später einzelne Halbleiterchips hergestellt werden.
  • Die Aufgabe der Erfindung besteht darin, ein einfacheres und schnelleres Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht und zum Einbringen einer Auskoppelstruktur in die Halbleiterschicht bereitzustellen.
  • Die Aufgabe wird mit dem Verfahren gemäß Anspruch 1 und dem Halbleiterchip gemäß Anspruch 10 gelöst. Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
  • Das beschriebene Verfahren weist den Vorteil auf, dass nur mit einer Maske und in einem Verfahrensschritt die Auskoppelstruktur in die Halbleiterschicht eingebracht wird und gleichzeitig wenigstens ein Bereich der Halbleiterschicht vereinzelt wird. Somit ist das beschriebene Verfahren einfach, kostengünstig und schnell durchzuführen. Im Gegensatz zum Stand der Technik ist es nicht erforderlich, mehrere Masken zu verwenden und/oder mehrere Ätzverfahren durchzuführen. Mit Hilfe des beschriebenen Verfahrens wird beispielsweise ein optoelektronischer Halbleiterchip mit einer Halbleiterschicht zum Erzeugen von Licht hergestellt. Durch die gleichzeitige Aufrauung und die Einbringung eines Grabens um den Halbleiterchip, d. h. die Mesa-Ätzung erhält man einen nicht aufgerauten Rand um den Halbleiterchip. Aufgrund dieser scharfen Chipkante lässt sich die Chipkante in einer abschließenden optischen Kontrolle leichter auf Defekte oder Verschmutzungen kontrollieren. Dadurch wird die Zuverlässigkeit der optischen Kontrolle erhöht.
  • Im Stand der Technik ist der Chiprand auch aufgeraut und dadurch sieht die Chipkante in der Kontrolle sehr wellig aus, so dass eine klare definierbare Grenze für die automatische Kontrolle nur schwer zu erkennen ist.
  • Die Maske wird in einer Ausführungsform in einem Verfahrensschritt aufgebracht und weist somit eine einheitliche Dicke auf.
  • In einer Weiterbildung wird als Maske eine Hartmaske verwendet. Die Hartmaske ist einfach herzustellen, kostengünstig und ermöglicht eine genaue Strukturierung der Auskoppelstruktur und der Vereinzelung eines Bereiches der Halbleiterschicht.
  • In einer weiteren Ausführungsform wird als Ätzmittel ein gasförmiges oder flüssiges Ätzmedium verwendet. Die Verwendung von gasförmigen oder flüssigen Ätzmedien stellt eine bekannte Technik dar und ermöglicht eine kostengünstige Durchführung des Verfahrens.
  • Das beschriebene Verfahren eignet sich besonders für die Einbringung einer Auskoppelstruktur in eine epitaktisch aufgebrachte Halbleiterschicht. Beispielsweise kann die epitaktisch gewachsene Halbleiterschicht in Form einer Galliumnitridschicht ausgebildet sein.
  • In einer weiteren Ausführungsform wird nach dem Entfernen der Maske ein weiterer Strukturierungsschritt durchgeführt, um die bisher bedeckten Bereiche der Halbleiterschicht mit einer Auskoppelstruktur zu versehen. Auf diese Weise wird die Effizienz zum Auskoppeln von Licht verbessert.
  • Die oben beschriebenen Eigenschaften, Merkmale und Vorteile dieser Erfindung sowie die Art und Weise, wie diese erreicht werden, werden klarer und deutlicher verständlich im Zusammenhang mit der folgenden Beschreibung der Ausführungsbeispiele, die im Zusammenhang mit den Zeichnungen näher erläutert werden, wobei
  • 1 in einer schematischen Darstellung einen ersten Verfahrensschritt,
  • 2 in einer schematischen Darstellung einen zweiten Verfahrensschritt,
  • 3 eine schematische Draufsicht auf eine Halbleiterschicht mit einer Maske darstellt, und
  • 4 eine schematische Darstellung von Halbleiterchips.
  • 1 zeigt in einer schematischen Schnittansicht eine Halbleiterschicht 2, auf deren Oberseite eine strukturierte Maske 1 aufgebracht ist. Die Halbleiterschicht 2 kann auf einem Träger 20 angeordnet sein, wie dargestellt. Der Träger 20 kann beispielsweise Ge, Si, GaAs, AlN oder SiN aufweisen oder aus einer entsprechenden Schicht aus Ge, Si, GaAs, AlN oder SiN bestehen. Die Maske 1 ist beispielsweise in Form einer Hartmaske ausgebildet. Die Hartmaske kann beispielsweise Siliziumnitrid oder Siliziumoxid aufweisen. Die Strukturierung der Maske wird mit lithographischem Verfahren unter Verwendung von Photolack und entsprechenden Ätzemedien ausgeführt. Beispielsweise kann zur Strukturierung oder zur Entfernung der Maske ein Ätzvorgang mit Flusssäure (HF) oder einer mit Ammoniak gepufferten Flusssäure durchgeführt werden.
  • Die Halbleiterschicht 2 weist beispielsweise eine obere erste dotierte Halbleiterschicht 3 auf. Angrenzend an die erste Halbleiterschicht 3 ist eine zweite dotierte Halbleiterschicht 4 vorgesehen. Die erste Halbleiterschicht 3 kann negativ dotiert sein und die zweite Halbleiterschicht 4 kann positiv dotiert sein. Ebenso kann die erste Halbleiterschicht 3 positiv dotiert sein und die zweite Halbleiterschicht 4 negativ dotiert sein. Im Grenzbereich zwischen der ersten und der zweiten Halbleiterschicht 3,4 ist eine aktive Zone 5 zur Erzeugung von Licht ausgebildet. Abhängig von der gewählten Ausführungsform können auch komplexere Schichtstrukturen für die Ausbildung einer aktiven Zone 5 vorgesehen sein. Insbesondere kann die aktive Zone 5 aus einer Abfolge von Schichten mit unterschiedlichen Dotierungen ausgebildet sein. Die Halbleiterschicht 2 stellt beispielsweise eine optoelektronische Halbleiterschicht insbesondere einen LED Halbleiterchip dar.
  • Auf der ersten Halbleiterschicht 3 ist die strukturierte Maske 1 aufgebracht. Abhängig von der gewählten Ausführungsform kann die Halbleiterschicht 2 auch andere oder zusätzliche Schichten insbesondere eine Spiegelschicht aufweisen.
  • Die Maske 1 weist erste Maskenelemente 10 und zweite Maskenelemente 12 auf. Zwischen einem ersten Maskenelement 10 und einem weiteren ersten Maskenelement 10 bzw. zwischen einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 ist jeweils eine erste Öffnung 40 vorgesehen. Die Breite der ersten Öffnung 40, d.h. ein erster Abstand 13 zwischen einem ersten Maskenelementen 10 und einem weiteren ersten Maskenelement 10 bzw. zwischen einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 liegt in einem ersten Bereich. Beispielsweise sind die ersten Abstände 13 zwischen zwei ersten Maskenelementen 10 und einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 gleich groß. Das zweite Maskenelement 12 ist jeweils umlaufend um einen Bereich der Halbleiterschicht 2 angeordnet. Das zweite Maskenelement 12 kann eine Breite von beispielsweise 10 µm bis 5 µm haben.
  • Die ersten Maskenelemente 10 weisen vorzugsweise die gleiche Breite entlang einer in 1 dargestellten x-Achse auf. Die Breite des zweiten Maskenelementes 12 entlang der x-Achse ist größer als die Breite der ersten Maskenelemente 10 entlang der x-Achse. Zwischen zwei zweiten Maskenelementen 12 ist eine zweite Öffnung 41 vorgesehen. Die zweite Öffnung 41 weist in der x-Achse eine größere zweite Breite 14 als die erste Öffnung 40 auf. Somit weisen zwei benachbarte zweite Maskenelemente 12 einen größeren zweiten Abstand 14 als zwei benachbarte erste Maskenelemente 10 auf. Zudem weisen zwei benachbarte zweite Maskenelemente 12 einen größeren zweiten Abstand 14 als ein zweites Maskenelement 12 von einem ersten Maskenelement 10 auf. Der erste Abstand 13 ist somit kleiner als der zweite Abstand 14. Der erste Abstand 13 ist in der Weise festgelegt, dass bei einem Ätzvorgang eine gewünschte Ausnehmung in die Halbleiterschicht 2 eingebracht wird, die einen Teil einer optischen Auskoppelstruktur darstellt. Der zweite Abstand 14 ist in der Weise gewählt, dass gleichzeitig bei dem Ätzvorgang zur Einbringung der optischen Auskoppelstruktur ein Trenngraben in die Halbleiterschicht 2 eingebracht wird, der sich durch die gesamte Dicke der Halbleiterschicht 2 erstreckt. Der zweite Abstand kann beispielsweise zwischen 1,5 µm und 2,5 µm liegen. Die Größe des zweiten Abstands 14 hängt von der Dicke und dem Material der Halbleiterschicht 2 und von dem verwendeten Ätzverfahren, insbesondere von dem Ätzmedium ab. Als Ätzmedium kann beispielsweise KOH oder Phosphorsäure für ein nasschemisches Ätzverfahren verwendet werden.
  • 2 zeigt die Anordnung der 1 nach Durchführung des Ätzvorganges. Zwischen zwei ersten Maskenelementen 10 und zwischen einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 wird jeweils eine Ausnehmung 15 in die Halbleiterschicht 2 eingebracht. Zudem wird zwischen zwei zweiten Maskenelementen 12 ein Trenngraben 16 in die Halbleiterschicht 2 eingebracht.
  • Die Ausnehmungen 15 weisen Begrenzungsflächen 17, 18 auf, die eine Auskopplung eines von der aktiven Zone 5 erzeugten Lichtes unterstützen. Der Trenngraben 16 erstreckt sich über die gesamte Dicke der Halbleiterschicht 2. Ist der Trenngraben 16 als geschlossener Ring in der Ebene der Halbleiterschicht 2 ausgebildet, so wird durch die Ausbildung des Trenngrabens 16 ein erster und ein zweiter Bereich 19, 20 der Halbleiterschicht 2 vereinzelt, d. h. eine Mesa-Ätzung durchgeführt. Durch den Trenngraben 16 wird ein Bereich der Halbleiterschicht 2 vereinzelt, wodurch ein Halbleiterchip wie z. B. ein LED Chip vereinzelt wird. Bei Vorsehen eines Trägers 20 können die einzelnen Bereiche des Trägers 20 durch ein weiteres Ätzverfahren und/oder durch ein Lasertrennverfahren entlang des Trenngrabens 16 vereinzelt werden. Nach dem Vereinzeln der Bereiche der Halbleiterschicht kann ein optoelektronischer Halbleiterchip, insbesondere eine LED mit einem Bereich der Halbleiterschicht hergestellt werden.
  • Durch die geneigt angeordneten Begrenzungsflächen 17, 18 wird der Anteil an elektromagnetischer Strahlung, der an der äußeren Oberfläche der Schicht 2 total reflektiert wird, verringert. Die Begrenzungsflächen 17, 18 schließen mit der Ebene der Schicht 2 einen Winkel von beispielsweise 35° bis 75°, vorzugsweise 50° bis 70° ein. Der konkrete Winkel ist durch eine Kristallrichtung der dotierten ersten Halbleiterschicht 3 und den chemischen Abtrag vorgegeben. Die Ätztiefe, d. h. die Tiefe der Ausnehmungen 15 kann im Bereich von Mikrometern liegen. Die Ausnehmungen 15 können pyramidenförmige Vertiefungen aufweisen. Bei einer Ätztiefe im Mikrometerbereich und bei Winkeln aus obigen Wertebereichen weisen die Ausnehmungen 15 die Form von Pyramiden auf, die für die Auskopplung von elektromagnetischer Strahlung im sichtbaren Wellenlängenbereich, also bei Wellenlängen zwischen 0,3 µm und etwa 0,8 µm besonders geeignet sind. Durchmesser einer Basis der pyramidenförmigen Ausnehmungen 15 liegt ebenfalls im Mikrometerbereich. Der Durchmesser ist damit deutlich größer als die Wellenlänge der elektromagnetischen Strahlung. Die Basis der pyramidenförmigen Ausnehmung weist, bei der Ausbildung der ersten Halbleiterschicht 3 aus Galliumnitrid, eine hexagonale Form auf. Nach dem Entfernen der Maske 1 werden mehrere vereinzelte Halbleiterchips erhalten, wobei ein mittiger Bereich jedes Halbleiterchips aufgeraut ist. Der aufgeraute mittige Bereich ist von ein einem glatten, nicht aufgerauten Rand umgeben, der während der Ätzung von dem zweiten Maskenelement 12 abgedeckt war.
  • In einer weiteren Ausführungsform wird die Maske 1 anschließend entfernt und die dann frei gelegten Bereiche der Oberfläche der ersten Halbleiterschicht 3 mit einem weiteren Ätzschritt aufgerauht. Damit werden auch die im ersten Ätzschritt bedeckten Bereiche mit einer Auskoppelstruktur versehen.
  • Die Halbleiterschicht kann als epitaktisch gewachsene Schichtstruktur mit mehreren Schichten ausgeführt sein. Dabei können die einzelnen Schichten aus einem III-V-Halbleitermaterial bestehen. Beispielsweise kann eine Schicht der Halbleiterschicht auf Basis von GaN, GaInN oder AlN ausgeführt sein. Zudem kann eine Schicht auf Basis von InGaAlN aufgebaut sein. Unter InGaAlN-basierten Schichtstrukturen fallen insbesondere solche, bei denen die epitaktisch hergestellte Schichtstruktur in der Regel eine Schichtenfolge aus unterschiedlichen Einzelschichten aufweist, die mindestens eine Einzelschicht enthält, die ein Material aus dem III-V-Verbindungshalbleitermaterialsystem InxAlyGa1-x-yN mit 0 <= x <= 1, 0 <= y <= 1 und x + y <= 1 aufweist. Die Schichtstrukturen, die zumindest eine aktive Schicht oder einen aktiven Bereich auf Basis von InGaAlN aufweist, kann beispielsweise elektromagnetische Strahlung in einem ultravioletten bis grünen Wellenlängenbereich emittieren.
  • Alternativ oder zusätzlich können die Schichten der Halbleiterschicht auch auf InGaAlP basieren, das heißt, dass die Schichtstruktur unterschiedliche Einzelschichten aufweisen kann, wovon mindestens eine Einzelschicht ein Material aus dem III-V-Verbindungshalbleitermaterialsystem InxAlyGa1-x-yP mit 0 <= x <= 1, 0 <= y <= 1 und x + y <= 1 aufweist. Die Schichtstruktur, die zumindest eine aktive Schicht oder einen aktiven Bereich auf Basis von InGaAlP aufweist, kann beispielsweise bevorzugt elektromagnetische Strahlung mit einer oder mehreren spektralen Komponenten in einen grünen bis roten Wellenlängenbereich emittieren.
  • Alternativ oder zusätzlich können die Schichten der Halbleiterschicht auch andere III-V-Verbindungshalbleitermaterialsysteme, beispielsweise ein AlGaAs-basiertes Material, oder II-VI-Verbindungshalbleitermaterialsysteme aufweisen. Insbesondere kann eine aktive Schicht, die ein AlGaAs-basiertes Material aufweist, geeignet sein, elektromagnetische Strahlung mit einer oder mehreren spektralen Komponenten in einem roten bis infraroten Wellenlängenbereich zu emittieren. Ein II-VI-Verbindungshalbleitermaterialsystem kann wenigstens ein Element aus der zweiten Hauptgruppe, wie beispielsweise Be, Mg, Ca, Sr, und ein Element aus der sechsten Hauptgruppe, wie beispielsweise O, S, Se, aufweisen. Insbesondere umfasst ein II-VI-Verbindungshalbleitermaterialsystem eine binäre, ternäre oder quaternäre Verbindung, die wenigstens ein Element aus der zweiten Hauptgruppe und wenigstens ein Element aus der sechsten Hauptgruppe umfasst. Eine solche binäre, ternäre oder quaternäre Verbindung kann zudem beispielsweise ein oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Beispielsweise gehören zu den II-VI-Verbindungshalbleitermaterialien ZnSe, ZnTe, ZnO, ZnMgO, ZnS, CdS, ZnCdS, MgBeO.
  • 3 zeigt in einer schematischen Darstellung eine Draufsicht auf eine Halbleiterschicht 2, die mit einer Maske 1 versehen ist. Die Maske 1 ist in Form von mehreren Maskenbereichen 30 ausgebildet ist. Jeder Maskenbereich 30 deckt einen Bereich der Halbleiterschicht 2 ab, der durch den folgenden Ätzvorgang des Halbleiterchips vereinzelt wird. Die Maske 1 weist in dem dargestellten Ausführungsbeispiel identische Maskenbereiche 30 auf. Jeder Maskenbereich 30 ist identisch ausgebildet und weist im Wesentlichen eine rechteckige Maskenschicht auf, in der jeweils 12 erste Öffnungen 40 eingebracht sind. In dem dargestellten Ausführungsbeispiel sind jeweils 4 erste Öffnungen 40 nebeneinander angeordnet, wobei drei Reihen von vier ersten Öffnungen 40 vorgesehen sind. Jeweils zwei Maskenbereiche 30 sind durch eine zweite Öffnung 41 voneinander getrennt. Die zweiten Öffnungen 41 bilden ein rechtwinkliges Streifenmuster. Jeweils zwei Maskenbereiche 30 weisen einen zweiten Abstand 14 sowohl in einer x-Achse als auch in einer y-Achse voneinander auf. Die x- und die y-Achse stehen senkrecht aufeinander und sind schematisch in 3 eingezeichnet. Die ersten Öffnungen 40 weisen jeweils sowohl in der x-Richtung als auch in der y-Richtung einen ersten Abstand 13 auf. Durch die zweiten Öffnungen 41 wird erreicht, dass die Halbleiterschicht 2 zwischen den Maskenbereichen 30 bei dem anhand von 2 durchgeführten und erläuterten Ätzvorgang durch die Ausbildung des Trenngrabens durchtrennt wird, d. h. einzelne Halbleiterchips der Halbleiterschicht 2 werden vereinzelt. Zudem werden durch die ersten Öffnungen 40 entsprechende pyramidenförmige Ausnehmungen 15 in die Halbleiterschicht 2 eingebracht, d. h. ein mittiger Bereich des Halbleiterchips wird aufgeraut. Der mittige Bereich ist von einem glatten, nicht aufgerauten Bereich umgeben. In 3 ist mit A-A eine Schnittlinie eingezeichnet, die der Schnittdarstellung der 1 entspricht.
  • Abhängig von der gewählten Ausführungsform kann die Maske 1 auch eine andere Struktur aufweisen, wobei die zweiten Abstände 14 in der Weise zwischen benachbarten Maskenbereichen gewählt sind, dass die Halbleiterschicht 2 beim Ätzen der Auskoppelstruktur mit entsprechenden umlaufenden und durch die gesamte Halbleiterschicht 2 gehenden Trenngräben 16 versehen werden.
  • 4 zeigt in einer schematischen Darstellung einen Träger 20, auf dem zwei Halbleiterchips 21 gemäß dem beschriebenen Verfahren aus einer Halbleiterschicht 2 herausstrukturiert wurden. Jeder Halbleiterchip 21 weist auf einer Oberseite einen mittigen Bereich 23 auf, der von einem Randbereich 22 umgeben ist. Der mittige Bereich 23 weist die Auskoppelstruktur in Form einer Ausnehmung 15 auf, die mit Hilfe der Maske und der ersten Öffnungen 40 in die Oberseite der Halbleiterschicht 2 eingebracht wurden. Der mittige Bereich 23 ist somit aufgeraut. Der Randbereich 22 war während des Ätzvorganges durch das zweite Maskenelement 12 von einem umlaufenden Randbereich der Ätzmaske abgedeckt und ist deshalb nicht aufgeraut. Dies führt dazu, dass der glatte Randbereich 22 von dem aufgerauten Randbereich 23 optisch leichter unterschieden werden kann. Somit wird eine scharfe Chipkante optisch erkannt, wodurch eine optische Kontrolle leicht automatisch durchgeführt werden kann. Eine optische Kontrolle ist beispielsweise zur Überprüfung von Defekten oder Verschmutzungen erforderlich. Jeder Halbleiterchip 21 wird von einem umlaufenden, geätzten Randbereich 24 umgeben. Der Randbereich 24 wurde gleichzeitig mit der Auskoppelstruktur geätzt.
  • Obwohl die Erfindung im Detail durch das bevorzugte Ausführungsbeispiel näher illustriert und beschrieben wurde, so ist die Erfindung nicht durch die offenbarten Beispiele eingeschränkt und andere Variationen können vom Fachmann hieraus abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen.
  • Bezugszeichenliste
    • 1
    Maske
    2
    Halbleiterschicht
    3
    1. Halbleiterschicht
    4
    2. Halbleiterschicht
    5
    aktive Zone
    10
    1. Maskenelement
    12
    2. Maskenelement
    13
    1. Abstand
    14
    2. Abstand
    15
    Ausnehmung
    16
    Trenngraben
    17
    1. Begrenzungsfläche
    18
    2. Begrenzungsfläche
    20
    Träger
    21
    Halbleiterchips
    22
    Randbereich
    23
    mittiger Bereich
    24
    Randbereich
    30
    Maskenbereich
    40
    1. Öffnung
    41
    2. Öffnung
    42
    Rand
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102011010503 A1 [0002]

Claims (11)

  1. Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht mit einer aktiven Zone zur Erzeugung von Licht und zum Einbringen einer Auskoppelstruktur in eine Oberseite der Halbleiterschicht, wobei die Auskoppelstruktur vorgesehen ist, um Licht aus der Halbleiterschicht auszukoppeln, wobei die Oberseite der Halbleiterschicht mit einer Maske bedeckt wird, wobei die Maske erste Öffnungen zum Einbringen der Auskoppelstruktur aufweist, wobei die Maske wenigstens eine zweite Öffnung aufweist, wobei die zweite Öffnung vorgesehen ist, um einen Trenngraben um einen Bereich der Halbleiterschicht einzubringen, wobei mithilfe eines Ätzverfahren gleichzeitig die Auskoppelstruktur über die ersten Öffnungen in die Oberseite der Halbleiterschicht eingebracht wird, und wobei die zweite Öffnung so groß gewählt ist, dass gleichzeitig der Trenngraben im Bereich der zweiten Öffnung über die gesamte Dicke der Halbleiterschicht eingebracht wird und somit ein Bereich der Halbleiterschicht vereinzelt wird.
  2. Verfahren nach Anspruch 1, wobei der vereinzelte Bereich der Halbleiterschicht einen aufgerauten mittigen Bereich aufweist, der von einem glatten, nicht aufgerauten Rand umgeben ist.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Maske mit im Wesentlichen gleicher Dicke im Bereich der ersten und der zweiten Öffnungen verwendet wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei als Maske eine Hartmaske verwendet wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei als Ätzmittel ein gasförmiges oder flüssiges Ätzmedium verwendet wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht wenigstens an der Oberseite eine epitaktisch aufgebrachte Schicht aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht wenigstens eine GaN-Schicht aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Maske entfernt wird und in einem weiteren Ätzschritt auch die bisher bedeckten Bereiche der Oberseite der Halbleiterschicht über ein Ätzverfahren mit einer Auskoppelstruktur versehen werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der vereinzelte Bereich der Halbleiterschicht einen Halbleiterchip insbesondere einen LED-Halbleiterchip darstellt.
  10. Optoelektronischer Halbleiterchip mit einer Halbleiterschicht (2) mit einer aktiven Zone (5) zum Erzeugen von Licht, mit einer Auskoppelstruktur (15, 23) zum Auskoppeln von Licht und mit einem umlaufenden geätzten Randbereich (24), wobei die Auskoppelstruktur und der umlaufende Randbereich (24) nach einem Verfahren gemäß einem der vorhergehenden Ansprüche hergestellt wurde.
  11. Halbleiterchip nach Anspruch 10, wobei ein mittiger Bereich (23) die aufgeraute Auskoppelstruktur (15) aufweist, wobei der mittige Bereich (23) von einem nicht aufgerauten Randbereich (22) umgeben ist.
DE201210220909 2012-09-27 2012-11-15 Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht Withdrawn DE102012220909A1 (de)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012102114B4 (de) * 2012-03-13 2021-09-16 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierendes Halbleiterbauteil, Beleuchtungsvorrichtung und Anzeigevorrichtung
DE102012220909A1 (de) * 2012-09-27 2014-05-15 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht
CN105679756B (zh) * 2015-11-25 2018-08-10 杭州立昂微电子股份有限公司 一种半导体器件顶层金属的终端结构及其制造方法
DE102016103358A1 (de) * 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Laserbarren mit gräben

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009023355A1 (de) * 2009-05-29 2010-12-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
DE102011010503A1 (de) 2011-02-07 2012-08-09 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001201647A (ja) 2000-01-18 2001-07-27 Furukawa Electric Co Ltd:The 光導波路回路およびその製造方法
JP3802424B2 (ja) 2002-01-15 2006-07-26 株式会社東芝 半導体発光素子及びその製造方法
DE10306779A1 (de) * 2002-12-30 2004-07-22 Osram Opto Semiconductors Gmbh Verfahren zum Aufrauhen einer Oberfläche eines Körpers und optoelektronisches Bauelement
JP2005129917A (ja) 2003-09-30 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005116615A (ja) 2003-10-03 2005-04-28 Dowa Mining Co Ltd 半導体発光素子及びその製造方法
DE10361650A1 (de) * 2003-12-30 2005-08-04 Osram Opto Semiconductors Gmbh Optoelektronisches Modul und Verfahren zu dessen Herstellung
US7897420B2 (en) 2005-01-11 2011-03-01 SemiLEDs Optoelectronics Co., Ltd. Light emitting diodes (LEDs) with improved light extraction by roughening
JP4670489B2 (ja) * 2005-06-06 2011-04-13 日立電線株式会社 発光ダイオード及びその製造方法
US7626257B2 (en) 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2007207981A (ja) * 2006-02-01 2007-08-16 Rohm Co Ltd 窒化物半導体発光素子の製造方法
JP4889361B2 (ja) * 2006-04-20 2012-03-07 昭和電工株式会社 半導体発光素子の製造方法
JP5299937B2 (ja) 2006-05-18 2013-09-25 カール・ツァイス・エスエムティー・ゲーエムベーハー 光近接効果を補正する方法
JP4993371B2 (ja) * 2007-11-21 2012-08-08 サンケン電気株式会社 半導体発光素子用ウエーハの粗面化方法及び半導体発光素子
US7704849B2 (en) 2007-12-03 2010-04-27 Micron Technology, Inc. Methods of forming trench isolation in silicon of a semiconductor substrate by plasma
WO2009084325A1 (ja) * 2007-12-28 2009-07-09 Mitsubishi Chemical Corporation Ｌｅｄ素子およびｌｅｄ素子の製造方法
JP2009170611A (ja) 2008-01-15 2009-07-30 Mitsubishi Chemicals Corp 単結晶基板およびＧａＮ系ＬＥＤ素子の製造方法
JP2009218569A (ja) * 2008-02-13 2009-09-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなる発光素子とその製造方法
DE102009058796A1 (de) * 2009-12-18 2011-06-22 OSRAM Opto Semiconductors GmbH, 93055 Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
DE102009059887A1 (de) * 2009-12-21 2011-06-22 OSRAM Opto Semiconductors GmbH, 93055 Optoelektronischer Halbleiterchip
KR101106151B1 (ko) 2009-12-31 2012-01-20 서울옵토디바이스주식회사 발광 소자 및 그것을 제조하는 방법
KR100986560B1 (ko) 2010-02-11 2010-10-07 엘지이노텍 주식회사 발광소자 및 그 제조방법
US8084776B2 (en) * 2010-02-25 2011-12-27 Lg Innotek Co., Ltd. Light emitting device, light emitting device package, and lighting system
DE102010020789B4 (de) * 2010-05-18 2021-05-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
JP2012124257A (ja) * 2010-12-07 2012-06-28 Toshiba Corp 半導体発光素子及びその製造方法
DE102011003684A1 (de) 2011-02-07 2012-08-09 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchip
DE102011012608A1 (de) 2011-02-28 2012-08-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Lichtauskoppelstrukturen in einem Halbleiterkörper und Licht emittierender Halbleiterkörper
US8664679B2 (en) * 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
DE102012220909A1 (de) * 2012-09-27 2014-05-15 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht
CN103325908B (zh) * 2013-05-25 2017-08-29 集美大学 一种六角形粗化表面的led外延片的制备方法
CN103325910A (zh) * 2013-06-19 2013-09-25 华南理工大学 基于微切削的led表面强化出光结构的制作方法及多齿刀具

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009023355A1 (de) * 2009-05-29 2010-12-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
DE102011010503A1 (de) 2011-02-07 2012-08-09 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip

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