DE102012216153A1 - Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung - Google Patents

Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE102012216153A1
DE102012216153A1 DE102012216153A DE102012216153A DE102012216153A1 DE 102012216153 A1 DE102012216153 A1 DE 102012216153A1 DE 102012216153 A DE102012216153 A DE 102012216153A DE 102012216153 A DE102012216153 A DE 102012216153A DE 102012216153 A1 DE102012216153 A1 DE 102012216153A1
Authority
DE
Germany
Prior art keywords
copper
layer
copper layer
line
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102012216153A
Other languages
English (en)
Other versions
DE102012216153B4 (de
Inventor
Xunyuan Zhang
Hoon Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102012216153A1 publication Critical patent/DE102012216153A1/de
Application granted granted Critical
Publication of DE102012216153B4 publication Critical patent/DE102012216153B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemically Coating (AREA)

Abstract

Es werden Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung bereitgestellt. In einer Ausführungsform wird ein Halbleiterbauelement mit einer Kupferverbindung auf einem Substrat, etwa einem FEOL-bearbeiteten Substrat hergestellt. Das Verfahren umfasst das Bilden einer Kupferschicht auf einem Substrat. Die Kupferschicht ist aus Körnern aufgebaut. Die Kupferschicht wird modifiziert derart, dass die modifizierte Kupferschicht eine mittlere Korngröße besitzt, die größer ist als ungefähr 0,05 μm. In dem Verfahren wird die modifizierte Kupferschicht geätzt, so dass eine Leitung entlang des Substrats und eine Kontaktdurchführung, die sich von der Leitung aus nach oben erstreckt, erzeugt werden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung, und betrifft insbesondere Halbleiterbauelemente mit Kupferverbindungen, die einen geringeren elektrischen Widerstand besitzen, und Verfahren zur Herstellung derartiger Halbleiterbauelemente.
  • HINTERGRUND
  • Generell umfassen integrierte Schaltungen elektronische Bauelemente bzw. Komponenten, etwa Transistoren, Kondensatoren, und dergleichen, die auf und innerhalb einer Scheibe hergestellt sind. Es sind eine oder mehrere Metallschichten über den elektronischen Komponenten hergestellt, um Verbindungen zwischen den elektronischen Komponenten und elektrische Verbindungen zu externen Bauelementen bereitzustellen. Typischerweise ist ein dielektrisches Zwischenschichtmaterial aufgebracht, und Verbindungsstrukturen, etwa Kontaktdurchführungen und Leitungen, sind in dem dielektrischen Material für gewöhnlich durch einen Einzel- oder Doppel-Damaszener-Prozess hergestellt.
  • Das Bestreben in der Halbleiterindustrie geht in Richtung der Miniaturisierung oder Skalierung von integrierten Schaltungen, um kleinere integrierte Schaltungen und ein besseres Leistungsverhalten, etwa höhere Geschwindigkeit und geringere Leistungsaufnahme, bereitzustellen. Während Aluminium und Aluminiumlegierungen in der Vergangenheit am häufigsten für das Material von Leitungen in integrierten Schaltungen verwendet wurden, ist das gegenwärtige Bestreben darin zu sehen, dass Kupfer als ein leitendes Material verwendet wird, da Kupfer bessere elektrische Eigenschaften als Aluminium, etwa eine höhere Leitfähigkeit und einen höheren Schmelzpunkt, besitzt.
  • Ein Problem bei Kupferverbindungen besteht darin, dass das Kupfer einen höheren elektrischen Widerstand aufweist, wenn die Strukturgrößen der Kupferleitungen oder Kupferkontaktdurchführungen auf unter 75 nm verkleinert werden. Man nimmt an, dass ein Hauptanteil des erhöhten Widerstands durch die kleine Korngröße oder Kristallgröße (typischerweise kleiner als ungefähr 0,02 μm) hervorgerufen wird. Eine Streuung an Korngrenzen erhöht den Widerstand in Metallen. Um Metallkörner in Kupferleitungen und Kupferkontaktdurchführungen aufzuwachsen, wurden Verfahren eingerichtet, in denen Schichten zum Fördern des Kornwachstum und/oder Plattierungssaatschichten vor dem Abscheiden von Kupfer aufgebracht werden. Jedoch können die mit diesen Verfahren verknüpften Prozesse die Funktionsfähigkeit des dielektrischen Materials beeinträchtigen, woraus sich Leckströme und/oder eine Zunahme des ε-Wertes ergeben. Ferner können auch Hohlräume in den Leitungen und Kontaktdurchführungen während dieser Prozesse erzeugt werden. Diese Prozesse können auch kleine Körner in den tieferen Bereichen zurücklassen, wodurch sich die Elektromigration verstärkt.
  • Es ist daher wünschenswert, Kupferverbindungen für Halbleiterbauelemente mit reduziertem Widerstand und einer erhöhten Widerstandsfähigkeit gegen Elektromigration und Verfahren zur Herstellung derartiger Kupferverbindungen bereitzustellen. Des weiteren ist es wünschenswert, Verbindungsstrukturen und Verfahren zur Herstellung von Verbindungen mit Kupferleitungen mit einer größeren Korngröße und einer Bambus-artigen Mikrostruktur bereitzustellen. Ferner werden andere vorteilhafte Merkmale und Eigenschaften aus der nachfolgenden detaillierten Beschreibung und den angefügten Patentansprüchen ersichtlich, wenn diese in Verbindung mit den begleitenden Zeichnungen und dem vorhergehenden technischen Gebiet und dem Hintergrund studiert werden.
  • KURZER ÜBERBLICK
  • Es werden Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung bereitgestellt. Gemäß einer Ausführungsform wird ein Halbleiterbauelement mit einer Kupferverbindung auf einem Substrat hergestellt, etwa einem mit Halbleiterkomponenten (FEOL) bearbeiteten Substrat. Das Verfahren umfasst das Bilden einer Kupferschicht auf einem Substrat. Die Kupferschicht ist aus Körnern aufgebaut und wird so modifiziert, dass die modifizierte Kupferschicht eine mittlere Korngröße besitzt, die größer als ungefähr 0,05 μm ist. In dem Verfahren wird die modifizierte Kupferschicht geätzt, so dass eine Leitung entlang des Substrats und eine Kontaktdurchführung, die sich von der Leitung nach oben erstreckt, gebildet werden.
  • Gemäß einer weiteren Ausführungsform wird ein Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kupferverbindung bereitgestellt. Das Verfahren bildet eine Kupferschicht auf einem FEOL-bearbeiteten Substrat. Die Kupferschicht wird ausgeheizt und es werden Körner in der Kupferschicht aufgewachsen, um eine Bambus-artigen Mikrostruktur zu erzeugen. In dem Verfahren wird die ausgeheizte Kupferschicht geätzt, so dass eine Leitung entlang des Substrats und eine Kontaktdurchführung, die aus einem einzelnen Kristall aufgebaut ist und sich von der Leitung nach oben erstreckt, erzeugt werden. Es wird ein dielektrisches Material über der Leitung und um die Kontaktdurchführung herum abgeschieden.
  • In einer weiteren Ausführungsform wird eine Kupferverbindung, die auf einem FEOL-bearbeiteten Substrat hergestellt ist, bereitgestellt. Die Kupferverbindung enthält eine erste Kupferschicht, die aus einer Kupferleitung und einer Kupferkontaktdurchführung aufgebaut ist. Die Kupferleitung ist auf dem FEOL-bearbeiteten Substrat ausgebildet und besitzt eine mittlere Korngröße, die größer ist als ungefähr 0,05 μm. Die Kupferkontaktdurchführung ist integral zu der Kupferleitung ausgebildet und erstreckt sich von der Kupferleitung unter einem Winkel von ungefähr 90° nach oben. Die Kupferkontaktdurchführung besitzt eine obere Fläche und Seitenflächen und ist aus einem einzelnen Kristall hergestellt. Die Kupferverbindung umfasst ferner eine Barrierenschicht auf der Kupferleitung und an Seitenflächen der Kontaktdurchführung. Die Barrierenschicht ist Kobalt, Titan, Ruthenium, Tantalnitrid, oder Mangan oder Kombinationen davon. In der Kupferverbindung liegt ein dielektrisches Material über dem FEOL-bearbeiteten Substrat und der Barrierenschicht auf der Kupferleitung und umgibt die Barrierenschicht auf der Kupferkontaktdurchführung. Eine Zwischenschichtbarriere ist über dem dielektrischen Material vorgesehen. Ferner enthält die Kupferverbindung eine zweite Kupferschicht, die aus Kupfer gebildet ist, das über der Kupferkontaktdurchführung und der Zwischenschichtbarriere liegt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Kupferverbindung und Verfahren zu deren Herstellung werden im folgenden mit Bezug zu den folgenden Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen und wobei:
  • 1 eine perspektivische Ansicht einer Kupferschicht ist, die auf einem Substrat während der Herstellung eines Halbleiterbauelements mit einer Kupferverbindung gemäß diversen Ausführungsformen hierin ausgebildet ist;
  • 24 im Querschnitt Maskierungs- und Nitrierungsschritte zur Herstellung einer Kupferverbindung aus der Kupferschicht aus 1 gemäß diversen Ausführungsformen zeigen;
  • 5 eine Draufsicht der Kupferschicht aus 1 mit teilweise erfolgter Nitrierung und nach der Strukturierung eine Maske für die Kontaktdurchführung gemäß diversen Ausführungsformen ist;
  • 6 eine Querschnittsansicht entlang der Linie 6-6 aus 5 ist, wobei die Nitrierung der Kupferschicht gezeigt ist, um Kupferkontaktdurchführungen und Kupferleitungen aus der Kupferschicht gemäß diversen Ausführungsformen herzustellen;
  • 7 eine Querschnittsansicht ist, die ebenfalls entlang der Linie 6-6 aus 5 genommen ist, wobei die Kupferkontaktdurchführungen und Kupferleitungen, die durch Nitrierung der Kupferschicht nach dem Entfernen der Maske gemäß diversen Ausführungsformen gezeigt sind;
  • 8 eine Querschnittsansicht der Kupferverbindung in der gleichen Phase wie in 7 jedoch entlang einer Linie 8-8 aus 5 gemäß diversen Ausführungsformen ist;
  • 9 und 10 Querschnittsansichten ähnlich zu der 7 nach weiterer Bearbeitung zur Herstellung der Kupferverbindung gemäß diversen Ausführungsformen sind;
  • 11 eine Querschnittsansicht ist, die einen alternativen Prozess zur Herstellung eines Zwischenschichtmaterials gemäß diversen Ausführungsformen zeigt; und
  • 1216 Querschnittsansichten sind, die einen alternativen Prozess zur Nitrierung der Kupferschicht und zur Herstellung der Kupferleitungen und Kupferkontaktdurchführungen gemäß diversen Ausführungsformen zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende detaillierte Beschreibung ist lediglich anschaulicher Natur und soll die Kupferverbindung oder die Herstellungsverfahren, Anwendungen oder Verwendungszwecke der Kupferverbindung nicht beschränken. Ferner soll keine Beschränkung auferlegt werden im Hinblick auf eine explizite oder implizite Theorie, die in dem vorhergehenden technischen Gebiet, dem Hintergrund oder dem kurzen Überblick oder in der folgenden detaillierten Beschreibung angegeben ist.
  • Gemäß den diversen Ausführungsformen hierin wird in den Verfahren zur Herstellung einer Kupferverbindung für ein Halbleiterbauelement das Wachstum von Körnern oder Kristallen auf Größen gesteuert, die größer sind als ungefähr 0,05 μm, etwa ungefähr 0,10 μm. In der Halbleiterindustrie bezeichnen ”Bambus-artige Mikrostrukturen” eng liegende Verdrahtungen, die senkrechte Korngrenzen besitzen, d. h. unter rechtem Winkel zum Stromfluss, die an Knoten in Bambushalmen erinnern. Da Korngrenzen in Bambus-artigen Mikrostrukturen senkrecht zum Stromfluss angeordnet sind, ist der Faktor Streuung an Grenzen ausgeschlossen und der Materialtransport ist entsprechend verringert. Ferner erzeugen größere Körner notwendigerweise eine kleinere Anzahl an Korngrenzen in einer gegebenen Länge einer Kupferleitung, woraus sich eine geringere Wahrscheinlichkeit für das Auftreten von Elektromigrationseffekten ergibt.
  • 116 zeigen diverse Ausführungsformen von Kupferverbindungen und Verfahrensschritten zur Herstellung derartiger Kupferverbindungen auf einem Substrat, etwa einer durch Halbleiterbearbeitungsschritte (FEOL) bearbeitete bzw. prozessierte Scheibe. Obwohl der Gegenstand hierin im Zusammenhang mit einer Kupferverbindung beschrieben ist, sollte der Gegenstand nicht auf reines Kupfer beschränkt werden, und in einigen Ausführungsformen sind Kupferlegierungen verwendet, die mit Kupfer und bis zu 10% anderen Metallen, etwa Mn, Al, Sn, Cr, Co, Ru, Si und/oder W aufgebaut sind. Der Einfachheit halber, ohne allerdings einschränkend zu sein, werden derartige Kupferlegierungen sowie reines Kupfer im weiteren hierin gemeinsam als ”Kupfer” bezeichnet. Diverse Schritte bei der Herstellung eines Halbleiterbauelements mit einer Kupferverbindung sind gut bekannt und daher wird im Hinblick auf die Kürze der Beschreibung eine Vielzahl konventioneller Schritte lediglich kurz erwähnt oder deren Beschreibung wird vollständig weggelassen, so dass die gut bekannten Prozessdetails nicht bereitgestellt werden.
  • Gemäß 1 beginnt in einer anschaulichen Ausführungsform der Fertigungsprozess durch Ausführen einer FEOL-Bearbeitung, um ein Substrat 10 herzustellen. Als eine FEOL-bearbeitete Scheibe kann das Substrat 10 jegliches Bauteil aufweisen, wie es typischerweise durch eine FEOL-Bearbeitung erzeugt wird, etwa in Form von Logikzellen, Transistoren, Dioden und dergleichen, die von einem Isolatormaterial 12 umgeben sind, das aus Oxid, Nitrid oder einem anderen Dielektrikum hergestellt ist. Das Verfahren umfasst das Abscheiden einer Diffusionsbarrierenschicht 14 auf dem Substrat 10. In einer anschaulichen Ausführungsform ist die Diffusionsbarrierenschicht 14 Siliziumnitrid oder Mangansilizid, und die Diffusionsbarrierenschicht 14 wird durch chemische Dampfabscheidung (CVD) von Siliziumnitrid oder Mangansilizid hergestellt. Die Diffusionsbarrierenschicht 14 wird hergestellt, um eine Diffusion von Kupfer in das Isolatormaterial 12 zu unterbinden. In einigen Ausführungsformen kann die Diffusionsbarrierenschicht 14 als Teil des Substrats 10 erachtet werden. In anderen Ausführungsformen werden die Abscheidung und die Verwendung der Diffusionsbarrierenschicht 14 vermieden.
  • Wie in 1 gezeigt ist, wird eine Kupferschicht 16 über dem Substrat 10 abgeschieden. Insbesondere wird die Kupferschicht 16 durch physikalische Dampfabscheidung (PVD) auf der Diffusionsbarrierenschicht 14 abgeschieden. Die durch PVD abgeschiedene Kupferschicht 16 besitzt eine bevorzugte Kristallorientierung von (111). Nach dem PVD-Prozess wird in dem Verfahren die Kupferschicht 16 ausgeheizt, etwa durch einen regulären Ofenausheizprozess bei einer Temperatur von ungefähr 100–350°C für ungefähr 1 Stunde lang, wobei eine Umgebung aus inertem Gas oder eine Mischung aus inertem Gas und Wasserstoff eingerichtet ist. Die Umgebung sollte nahezu frei von Sauerstoff sein, d. h. sie sollte weniger als ungefähr 100 ppm an Sauerstoff enthalten. Als Ergebnis des Ausheizprozesses wird die Kupferschicht 16 durch das Wachsen von Körnern darin so modifiziert, dass die mittlere Korngröße größer als ungefähr 0,05 μm, etwa ungefähr 0,1 μm, ist.
  • Wie in 2 gezeigt ist wird nach dem Ausheizen der Kupferschicht 16 ein Maskenmaterial über der Kupferschicht 16 hergestellt und lithographisch in Leitungsmasken 18 strukturiert. Die Leitungsmasken 18 definieren maskierte Bereiche 20 und nicht maskierte Bereiche 22 der Kupferschicht 16. Danach wird die Kupferschicht 16 nitriert, wie in 3 gezeigt ist. Insbesondere wird eine Stickstoff-Plasma-Ionenimplantation angewendet, um die nicht maskierten Bereiche 22 der Kupferschicht 16 zu nitrieren. Die Nitrierung stoppt an dem Substrat 10. Die Leitungsmasken 18 werden dann entfernt, wie in 4 gezeigt ist, so dass maskierte Bereiche 20 und nicht maskierte/nitrierte Bereiche 22 zurückbleiben.
  • 5 ist eine Draufsicht der Kupferschicht 16 nach der Entfernung der Leitungsmaske 18 und nach der Herstellung und lithographischen Strukturierung von Kontaktdurchführungsmasken 24. Wie in 5 gezeigt ist, sind die Kontaktdurchführungsmasken 24 im Wesentlichen kreisförmig und über den zuvor maskierten Bereichen 20 angeordnet, wodurch nicht maskierte Bereiche 26 der Bereiche 20 und maskierte Bereiche 28 der Bereiche 20 definiert werden, die in 6 gezeigt sind. 6 zeigt, dass die Kupferschicht 16 dann erneut nitriert wird, etwa durch Stickstoff-Plasma-Ionenimplantation. Jedoch ist der Nitrierungsprozess so gesteuert, dass sie nicht maskierten Bereiche 26 bis zu einer ausgewählten Tiefe 29 nitriert werden. Als Ergebnis werden Kupferleitungen 30 gebildet, die obere Flächen 32 und Seitenflächen 34 besitzen, wie in den 7 und 8 gezeigt ist, nachdem die Kontaktdurchführungsmaske 24 entfernt worden ist. Ferner werden Kupferkontaktdurchführungen 40 mit einer oberen Fläche 42 und Seitenflächen 44 erzeugt. 7 und 8 zeigen, dass die Kupferkontaktdurchführungen 40 sich von der Kupferleitung 30 nach oben erstrecken. Ferner zeigt 8, das die Kupferleitung 30 mit einer Bambus-artigen Struktur gebildet ist mit Korngrenzen 50, die im Wesentlichen senkrecht zu der Kupferleitung 30 angeordnet sind. In der anschaulichen Ausführungsform sind die Kupferkontaktdurchführungen 40 im Wesentlichen aus einzelnen Kristallen aufgebaut und enthalten im wesentlichen keine Korngrenzen. Dies ist möglich, da die Kontaktdurchführung kleiner ist als die Größe der Körner.
  • Nach der Herstellung der Kupferleitungen 30 und der Kupferkontaktdurchführungen 40 wird das nitrierte Kupfer in dem nicht maskierten Bereich 22 und dem nicht maskierten Bereich 26 durch Eintauchen in eine Salzsäurelösung (HCl) nass geätzt. Das HCl ätzt selektiv das Kupfernitrid 22, 26, ohne die Kupferleitung 30 und die Kupferkontaktdurchführung 40 anzugreifen. Wie in 9 gezeigt ist, wird eine Barrierenschicht 56 auf den oberen Flächen und Seitenflächen 32, 34 der Kupferleitung 30 und auf der oberen Fläche und dem Seitenflächen 42, 44 der Kupferkontaktdurchführung 40 hergestellt. Beispielsweise kann eine konforme dünne Barrierenschicht 56 aus Kobalt, Titan, Ruthenium, Tantalnitrid, oder Mangan oder aus Kombinationen dieser Materialien selektiv auf den Oberflächen der Kupferleitung 30 und der Kupferkontaktdurchführung 40 etwa durch Atomlagenabscheidung (ALD) oder CVD hergestellt werden. Bekanntlich gibt es Verfahren zur selektiven Abscheidung einer Metallschicht auf Cu, etwa selektives Aufwachsen von Mn auf Cu, wie dies beschrieben ist in "Selektive chemische Dampfabscheidung einer selbstjustierten Mangan-Deckschicht für Cu-Verbindungen in der Mikroelektronik" von Au, Yeung; Lin, Youbo; Kim, Hoon; Beh, Eugene; Liu, Viqun; Gordon, Roy G. im Journal der elektrochemischen Gesellschaft (2010) 157: D341–D345 beschrieben ist. Nachdem die Barrierenschicht 56 über dem Kupfer erzeugt ist, wird ein dielektrisches Material 58 auf dem Substrat 10 abgeschieden, so dass es über den Kupferleitungen 30 und den Kupferkontaktdurchführungen 40 liegt und diese umgibt. Das dielektrische Material 58 wird durch chemische mechanische Einebnung (CMP) bis hinab zu der oberen Fläche 42 der Kupferkontaktdurchführungen 40 eingeebnet.
  • Wie in 9 gezeigt ist, wird ein Zwischenschichtmaterial 60 über dem dielektrischen Material 58 und den oberen Flächen 42 der Kupferkontaktdurchführungen 40 hergestellt. Anschließend wird, wie in 10 gezeigt ist, eine zweite Kupferschicht 64, etwa durch PVD, abgeschieden und ausgeheizt, wodurch die Körner wachsen, um die gewünschte mittlere Korngröße bereitzustellen. In einer Ausführungsform ist das Zwischenschichtmaterial 60 Mangan und der Ausheizprozess bewirkt, dass der Bereich 66 des Manganmaterials 60 über dem dielektrischen Material 58 sich in Mangansilikat umwandelt. Jedoch bleibt der Bereich 68 des Manganmaterials 60 über den Kupferkontaktdurchführungen 40 metallisches Mangan.
  • 11 zeigt einen alternativen Prozess zum Aufwachsen des Zwischenschichtmaterials 60. Nach der Nassätzung des nitrierten Kupfers in dem nicht maskierten Bereich 22 und dem nicht maskierten Bereich 26, nach der Herstellung der Barrierenschicht 56, nach der Abscheidung des dielektrischen Materials 58 und der Einebnung des dielektrischen Materials 58 wird ein selektiver Aufwachsprozess angewendet, um den Bereich 68 an Zwischenschichtmaterial 60 über den Kupferkontaktdurchführungen 40 zu erzeugen. Beispielsweise wird Manganmaterial durch ALD oder CVD unter Bedingungen abgeschieden, die vorzugsweise zu einer hohen Wachstumsrate auf Kupfer führen, um die Deckbereiche 68 zu erzeugen. Anschließend wird ein weiteres Zwischenschichtmaterial 60 über dem dielektrischen Material 58 und dem Deckbereich 68 abgeschieden und eingeebnet, etwa durch CMP, wobei die Einebnung bis hinab zu dem Deckbereich 68 erfolgt, um Bereiche 66 zu erzeugen, wie dies in 11 gezeigt ist. Das Zwischenschichtmaterial 60, das Bereiche 66 ausbildet, wird aus einem Material hergestellt, das als eine Diffusionsbarriere dient (ähnlich zu der Funktion, die von dem Mangansilikat in der in 10 gezeigten Ausführungsform bereitgestellt wird), etwa aus Siliziumnitrid. Das Abscheiden der Kupferschicht 64 über der in 11 gezeigten Struktur ergibt dann die Struktur, die zuvor in 10 gezeigt ist. Die gleiche Bearbeitung der Kupferschicht 16 kann auf die Kupferschicht 64 angewendet werden, usw., um mehrere Kupferschichten in der Kupferverbindung 70 zu erzeugen.
  • Gemäß 12 wird ein alternativer Prozess zur Nitrierung von Kupferschichten 16, 64 gezeigt. Nach der Herstellung der Leitungsmasken 18, die maskierte Bereiche 20 und nicht maskierte Bereiche 22 definieren, wird der Nitriervorgang durch eine Stickstoff/Ammoniak-Plasmanitrierung ausgeführt. Anders als bei der zuvor erläuterten und in 3 dargestellten Ionenimplantation erfolgt in dem Plasmanitrierungsprozess aus 12 die Nitrierung mit kleineren Tiefen. Daher sind wiederholte Zyklen abwechselnd mit einer Nitrierung und einer Ätzung erforderlich. Wie in 13 gezeigt ist, wird nach einem ersten Plasmanitrierungsprozess der nicht maskierte Bereich 22 auf eine geringe Tiefe nitriert, um Taschen 72 aus nitriertem Kupfer zu erzeugen. Wie in 14 gezeigt ist, werden diese Taschen 72 anschließend geätzt, etwa durch HCl-Gas oder durch Nassätzung mit einer HCl-Lösung, wodurch Hohlräume 74 in der Kupferschicht 16 erzeugt werden. Der Nitrierungsprozess und der Ätzprozess werden wiederholt, bis die nicht maskierten Bereiche 72 vollständig weg geätzt sind, wie in 15 gezeigt ist. Anschließend werden die Kontaktdurchführungsmasken 24 strukturiert, wie in 16, wodurch nicht maskierte Bereiche 26 und maskierte Bereiche 28 der Kupferschicht 16 erzeugt werden. Die Zyklen aus Plasma-Nitrierung und Ätzung werden wiederholt, um die Kupferleitungen 30 und die Kupferkontaktdurchführungen aus 7 herzustellen.
  • Kurz zusammengefasst ergibt sich: die Herstellungsverfahren, wie sie hierin beschrieben sind, bilden eine Kupferschicht auf einem Substrat und nitrieren und ätzen das Kupfer, um gleichzeitig Kupferleitungen und Kupferkontaktdurchführungen zu erzeugen. Es werden keine Gräben gebildet; vielmehr wird Kupfermaterial, das die Kupferleitungen und Kupferkontaktdurchführungen umgibt, nitriert und so entfernt, dass die Kupferleitungen und Kupferkontaktdurchführungen zurückbleiben. Ferner wird die Kupferschicht modifiziert, etwa durch Ausheizen, so dass ein Kornwachstum auf eine mittlere Korngröße von mehr als ungefähr 0,05 μm, etwa ungefähr 0,10 μm erreicht wird. Die vorliegenden Herstellungsverfahren vermeiden Probleme, die mit konventionellen Damaszenerprozessen verknüpft sind, bieten eine bessere Elektromigrationszuverlässigkeit, liefern Anschrägungswinkel zwischen Leitungen und Kontaktdurchführungen von ungefähr 90° und schädigen das dielektrische Material mit kleinem ε aufgrund von Sputter-Effekten oder Ätzung nicht.
  • Obwohl mindestens eine anschauliche Ausführungsform in der vorhergehenden detaillierten Beschreibung dargestellt ist, sollte beachtet werden, dass eine große Anzahl an Variationsmöglichkeiten besteht. Ferner sollte beachtet werden, dass die anschauliche Ausführungsform oder die anschaulichen Ausführungsformen, wie sie hierin beschrieben sind, nicht beabsichtigen, den Schutzbereich, die Anwendbarkeit oder den Aufbau des beanspruchten Gegenstands in irgendeiner Weise zu beschränken. Vielmehr gibt die vorhergehende detaillierte Bestreitung dem Fachmann eine geeignete Anleitung in die Hand, um die beschriebene Ausführungsform oder die beschriebenen Ausführungsformen umzusetzen. Es sollte beachtet werden, dass diverse Änderungen in der Funktion und der Anordnung von Elementen durchgeführt werden können, ohne von dem Schutzbereich abzuweichen, der durch die Patentansprüche festgelegt ist, wobei bekannte Äquivalente und vorhersehbare Äquivalente zum Zeitpunkt des Einreichens der Patentanmeldung mit eingeschlossen sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • ”Selektive chemische Dampfabscheidung einer selbstjustierten Mangan-Deckschicht für Cu-Verbindungen in der Mikroelektronik” von Au, Yeung; Lin, Youbo; Kim, Hoon; Beh, Eugene; Liu, Viqun; Gordon, Roy G. im Journal der elektrochemischen Gesellschaft (2010) 157: D341–D345 [0026]

Claims (20)

  1. Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kupferverbindung, wobei das Verfahren umfasst: Bilden einer Kupferschicht auf einem Substrat, wobei die Kupferschicht aus Körnern aufgebaut ist; Modifizieren der Kupferschicht, wobei die modifizierte Kupferschicht eine mittlere Korngröße besitzt, die größer ist als ungefähr 0,05 μm; und Ätzen der modifizierten Kupferschicht zur Erzeugung einer Leitung entlang des Substrats und einer Kontaktdurchführung, die sich von der Leitung aus nach oben erstreckt.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Barrierenschicht auf der Verdrahtung und der Kontaktdurchführung.
  3. Verfahren nach Anspruch 2, wobei Bilden der Barrierenschicht umfasst: selektives Aufwachsen durch Atomlagenabscheidung oder durch chemische Dampfabscheidung eines Materials, das ausgewählt ist aus der Gruppe mit: Kobalt, Titan, Ruthenium, Tantalnitrid, Mangan und Kombinationen davon.
  4. Verfahren nach Anspruch 2, das ferner umfasst: Abscheiden eines dielektrischen Materials auf der Barrierenschicht.
  5. Verfahren nach Anspruch 4, wobei die Kontaktdurchführung eine obere Fläche aufweist und wobei das Verfahren ferner umfasst: Einebnen des dielektrischen Materials und der Barrierenschicht bis zu der oberen Fläche der Kontaktdurchführung.
  6. Verfahren nach Anspruch 5, das ferner umfasst: Bilden eines Zwischenschichtmaterials über der oberen Fläche der Kontaktdurchführung; Bilden einer zweiten Kupferschicht über dem Zwischenschichtmaterial, wobei die zweite Kupferschicht aus Körnern aufgebaut ist; Modifizieren der zweiten Kupferschicht, wobei die modifizierte zweite Kupferschicht eine mittlere Korngröße aufweist, die größer als ungefähr 0,05 μm ist; und Ätzen der zweiten Kupferschicht zur Erzeugung einer Leitung der zweiten Schicht entlang des Zwischenschichtmaterials und einer Kontaktdurchführung der zweiten Schicht, die sich von der Leitung der zweiten Schicht nach oben erstreckt.
  7. Verfahren nach Anspruch 5, das ferner umfasst: Bilden eines Zwischenschichtmaterials über der oberen Fläche der Kontaktdurchführung durch Abscheidung von Mangan über dem dielektrischen Material und der oberen Fläche der Kontaktdurchführung; Bilden einer zweiten Kupferschicht über dem Zwischenschichtmaterial, wobei die zweite Kupferschicht aus Körnern aufgebaut ist; Modifizieren der zweiten Kupferschicht, wobei die modifizierte zweite Kupferschicht eine mittlere Korngröße aufweist, die größer ist als ungefähr 0,05 μm, und wobei das Modifizieren bewirkt, dass das über dem dielektrischen Material liegende Mangan in Mangansilikat umgewandelt wird; und Ätzen der zweiten Kupferschicht derart, dass eine Leitung der zweiten Schicht entlang des Zwischenschichtmaterials aus Mangansilikat und eine Kontaktdurchführung der zweiten Schicht, die sich von der Leitung der zweiten Schicht aus nach oben erstreckt, erzeugt werden.
  8. Verfahren nach Anspruch 5, das ferner umfasst: Bilden einer Zwischenschichtmetallabdeckung über der oberen Fläche der Kontaktdurchführung durch selektives Abscheiden von Mangan über der oberen Fläche der Kontaktdurchführung; Bilden einer Zwischenschichtbarriere über dem dielektrischen Material; Einebnen der Zwischenschichtbarriere bis zu der Höhe der Zwischenschichtabdeckung; Bilden einer zweiten Kupferschicht über der Zwischenschichtabdeckung und der Zwischenschichtbarriere, wobei die zweite Kupferschicht aus Körnern aufgebaut ist; Modifizieren der zweiten Kupferschicht, wobei die modifizierte zweite Kupferschicht eine mittlere Korngröße aufweist, die größer ist als ungefähr 0,05 μm; und Ätzen der zweiten Kupferschicht derart, dass eine Leitung der zweiten Schicht entlang der Zwischenschichtabdeckung und/oder der Zwischenschichtbarriere und eine Kontaktdurchführung der zweiten Leitung, die sich von der Leitung der zweiten Schicht aus nach oben erstreckt, erzeugt werden.
  9. Verfahren nach Anspruch 1, wobei Bilden umfasst: Bilden der Kupferschicht auf dem Substrat, und wobei das Substrat ein FEOL-bearbeitetes Substrat ist.
  10. Verfahren nach Anspruch 9, wobei Bilden der Kupferschicht umfasst: Abscheiden der Kupferschicht durch physikalische Dampfabscheidung auf das FEOL-bearbeitete Substrat.
  11. Verfahren nach Anspruch 10, wobei Modifizieren der Kupferschicht umfasst: Ausheizen der Kupferschicht.
  12. Verfahren nach Anspruch 11, wobei Ätzen der Kupferschicht umfasst: Bilden einer ersten Maske über der Kupferschicht; Strukturieren der ersten Maske derart, dass ein erster maskierter Bereich und ein erster nicht maskierter Bereich der Kupferschicht bereitgestellt werden; Nitrieren des ersten maskierten Bereichs bis zu der Diffusionsbarriere zur Erzeugung eines ersten nitrierten Kupferbereichs; Entfernen der ersten Maske; Bilden einer zweiten Maske über dem ersten nicht maskierten Bereich und dem ersten maskierten Bereich der Kupferschicht; Strukturieren der zweiten Maske derart, dass ein zweiter maskierter Bereich innerhalb des ersten maskierten Bereichs und ein zweiter nicht maskierter Bereich innerhalb des ersten maskierten Bereichs erzeugt werden; selektives Nitrieren des zweiten nicht maskierten Bereichs bis zu einer ausgewählten Tiefe zur Erzeugung eines zweiten nitrierten Bereichs und zur Ausbildung einer oberen Fläche der Leitung unter dem zweiten nitrierten Bereich; Entfernen der zweiten Maske; Entfernen des ersten nitrierten Bereichs; und Entfernen des zweiten nitrierten Bereichs.
  13. Verfahren nach Anspruch 12, wobei Nitrieren des ersten nicht maskierten Bereichs bis zu der Diffusionsbarriere umfasst: Ausführen einer Stickstoff-Plasma-Ionenimplantation an dem ersten nicht maskierten Bereich, und wobei selektives Nitrieren des zweiten nicht maskierten Bereichs bis zu der ausgewählten Tiefe umfasst: Ausführen einer Stickstoff-Plasma-Ionenimplantation an dem zweiten nicht maskierten Bereich.
  14. Verfahren nach Anspruch 13, wobei Entfernen des ersten nitrierten Bereichs und Entfernen des zweiten nitrierten Bereichs umfasst: selektives Ätzen gleichzeitig des ersten nitrierten Bereichs und des zweiten nitrierten Bereichs mit HCl.
  15. Verfahren nach Anspruch 12, wobei Nitrieren des ersten nicht maskierten Bereichs bis zu der Diffusionsbarriere umfasst: sequenzielles Ausführen einer Stickstoff/Ammoniak-Plasmanitrierung, und wobei Entfernen des ersten nitrierten Bereichs abwechselnd ausgeführt wird zum Nitrieren des ersten nicht maskierten Bereich und umfasst: Ätzen des ersten nitrierten Bereichs mit HCl.
  16. Verfahren nach Anspruch 15, wobei selektives Nitrieren des zweiten nicht maskierten Bereichs bis zu der ausgewählten Tiefe umfasst: sequenzielles Ausführen einer Stickstoff/Ammoniak-Plasmanitrierung, und wobei Entfernen des zweiten nitrierten Bereichs abwechselnd zum Nitrieren des zweiten nicht maskierten Bereichs ausgeführt wird und umfasst: Ätzen des zweiten nitrierten Bereichs mit HCl.
  17. Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kupferverbindung, wobei das Verfahren umfasst: Bilden einer Kupferschicht auf einem FEOL-bearbeiteten Substrat; Ausheizen der Kupferschicht und Aufwachsen von Körnern innerhalb der Kupferschicht zur Erzeugung einer Bambus-artigen Mikrostruktur; Ätzen der ausgeheizten Kupferschicht zur Erzeugung einer Leitung entlang des Substrats und einer Kontaktdurchführung, die sich von der Leitung nach oben erstreckt, wobei die Kontaktdurchführung aus einem einzelnen Kristall aufgebaut ist; und Abscheiden eines dielektrischen Materials über der Leitung, das die Kontaktdurchführung umgibt.
  18. Verfahren nach Anspruch 17, wobei Ätzen umfasst: Bilden eines Winkels eines Schnittes zwischen der Leitung und der Kontaktdurchführung, und wobei der Schnittwinkel gleich ungefähr 90° ist.
  19. Verfahren nach Anspruch 17, das ferner umfasst: Abscheiden eines Zwischenschichtmaterials über dem dielektrischen Material und der Kontaktdurchführung; Bilden einer zweiten Kupferschicht über dem Zwischenschichtmaterial; Ausheizen der zweiten Kupferschicht und Aufwachsen von Körnern innerhalb der zweiten Kupferschicht zur Erzeugung einer Bambus-artigen Mikrostruktur; Ätzen der ausgeheizten zweiten Kupferschicht zur Erzeugung einer Leitung der zweiten Kupferschicht entlang des Zwischenschichtmaterials und einer Kontaktdurchführung der zweiten Schicht, die sich von der Leitung der zweiten Schicht nach oben erstreckt, wobei die Kontaktdurchführung der zweiten Schicht aus einem einzelnen Kristall aufgebaut ist; und Abscheiden eines zweiten dielektrischen Zwischenschichtmaterials über der Leitung, das die Kontaktdurchführung umgibt.
  20. Kupferverbindung, die auf einem FEOL-bearbeiteten Substrat hergestellt ist, wobei die Kupferverbindung umfasst: eine erste Kupferschicht mit einer Kupferleitung und einer Kupferkontaktdurchführung, wobei die Kupferleitung auf dem FEOL-bearbeiteten Substrat ausgebildet ist und eine mittlere Korngröße aufweist, die größer ist als ungefähr 0,05 μm, wobei die Kupferkontaktdurchführung integral zu der Kupferleitung ausgebildet ist und sich von der Kupferleitung aus unter einem Winkel von ungefähr 90° nach oben erstreckt und eine obere Fläche und Seitenflächen aufweist, und wobei die Kupferkontaktdurchführung aus einem einzelnen Kristall aufgebaut ist; eine Barrierenschicht auf der Kupferleitung und den Seitenflächen der Kontaktdurchführung, wobei die Barrierenschicht ausgewählt ist aus der Gruppe mit: Kobalt, Titan, Ruthenium, Tantalnitrid, Mangan oder Kombinationen davon; ein dielektrisches Material über dem FEOL-bearbeiteten Substrat und der Barrierenschicht auf der Kupferleitung, das die Barrierenschicht auf der Kupferkontaktdurchführung umgibt; eine Zwischenschichtbarriere über dem dielektrischen Material; und eine zweite Kupferschicht, die aus Kupfer gebildet ist, das über der Kupferkontaktdurchführung und der Zwischenschichtbarriere liegt.
DE102012216153.8A 2012-01-19 2012-09-12 Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung Active DE102012216153B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/354,070 2012-01-19
US13/354,070 US9190323B2 (en) 2012-01-19 2012-01-19 Semiconductor devices with copper interconnects and methods for fabricating same

Publications (2)

Publication Number Publication Date
DE102012216153A1 true DE102012216153A1 (de) 2013-07-25
DE102012216153B4 DE102012216153B4 (de) 2021-12-02

Family

ID=48742451

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012216153.8A Active DE102012216153B4 (de) 2012-01-19 2012-09-12 Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung

Country Status (6)

Country Link
US (1) US9190323B2 (de)
KR (1) KR101568329B1 (de)
CN (1) CN103219279B (de)
DE (1) DE102012216153B4 (de)
SG (2) SG192320A1 (de)
TW (1) TWI515860B (de)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304479B (zh) * 2009-10-23 2018-06-01 哈佛大学校长及研究员协会 用于互连的自对准阻挡层和封盖层
CN105097648B (zh) * 2014-05-04 2018-02-16 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
US9455182B2 (en) 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
US9449874B1 (en) 2015-06-30 2016-09-20 International Business Machines Corporation Self-forming barrier for subtractive copper
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9799605B2 (en) * 2015-11-25 2017-10-24 International Business Machines Corporation Advanced copper interconnects with hybrid microstructure
US9997406B2 (en) 2016-02-04 2018-06-12 International Business Machines Corporation Columnar interconnects and method of making them
US9570394B1 (en) 2016-04-28 2017-02-14 Globalfoundries Inc. Formation of IC structure with pair of unitary metal fins
US9748173B1 (en) 2016-07-06 2017-08-29 International Business Machines Corporation Hybrid interconnects and method of forming the same
US10141509B2 (en) 2017-03-30 2018-11-27 International Business Machines Corporation Crossbar resistive memory array with highly conductive copper/copper alloy electrodes and silver/silver alloys electrodes
US10361364B2 (en) 2017-06-14 2019-07-23 International Business Machines Corporation Co-fabrication of magnetic device structures with electrical interconnects having reduced resistance through increased conductor grain size
US9984919B1 (en) * 2017-07-31 2018-05-29 Globalfoundries Inc. Inverted damascene interconnect structures
US10651083B2 (en) 2018-03-05 2020-05-12 International Business Machines Corporation Graded interconnect cap
HK1244177A2 (zh) * 2018-03-27 2018-07-27 Yeuk Yin Mong 用於溝道型dmos的集成堆叠在溝道中的防靜電網絡
US10840325B2 (en) 2018-04-11 2020-11-17 International Business Machines Corporation Low resistance metal-insulator-metal capacitor electrode
US10600686B2 (en) * 2018-06-08 2020-03-24 International Business Machines Corporation Controlling grain boundaries in high aspect-ratio conductive regions
US10699945B2 (en) 2018-10-04 2020-06-30 International Business Machines Corporation Back end of line integration for interconnects
US10529663B1 (en) * 2018-10-14 2020-01-07 International Business Machines Corporation Copper interconnect with filled void
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
KR101977132B1 (ko) 2018-12-28 2019-05-10 인하대학교 산학협력단 구리 박막의 건식 식각방법
US11139201B2 (en) 2019-11-04 2021-10-05 International Business Machines Corporation Top via with hybrid metallization
US11205591B2 (en) 2020-01-09 2021-12-21 International Business Machines Corporation Top via interconnect with self-aligned barrier layer
US11309216B2 (en) 2020-01-27 2022-04-19 International Business Machines Corporation Large grain copper interconnect lines for MRAM
US11171084B2 (en) 2020-04-06 2021-11-09 International Business Machines Corporation Top via with next level line selective growth
US11244897B2 (en) 2020-04-06 2022-02-08 International Business Machines Corporation Back end of line metallization
US11398409B2 (en) * 2020-09-22 2022-07-26 International Business Machines Corporation Method of forming a BEOL interconnect structure using a subtractive metal via first process
US11749602B2 (en) 2020-11-17 2023-09-05 International Business Machines Corporation Topological semi-metal interconnects
US11942424B2 (en) 2021-12-01 2024-03-26 International Business Machines Corporation Via patterning for integrated circuits
CN115036218A (zh) * 2022-07-22 2022-09-09 北京北方华创微电子装备有限公司 铜互连结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4810332A (en) * 1988-07-21 1989-03-07 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer copper interconnect
US5350484A (en) * 1992-09-08 1994-09-27 Intel Corporation Method for the anisotropic etching of metal films in the fabrication of interconnects
US20070197012A1 (en) * 2006-02-21 2007-08-23 International Business Machines Corporation Grain growth promotion layer for semiconductor interconnect structures
US20090289366A1 (en) * 2008-05-09 2009-11-26 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4448633A (en) * 1982-11-29 1984-05-15 United Technologies Corporation Passivation of III-V semiconductor surfaces by plasma nitridation
US5164332A (en) * 1991-03-15 1992-11-17 Microelectronics And Computer Technology Corporation Diffusion barrier for copper features
US5930669A (en) 1997-04-03 1999-07-27 International Business Machines Corporation Continuous highly conductive metal wiring structures and method for fabricating the same
US6350484B1 (en) * 1999-10-27 2002-02-26 Vitachlor Corporation Liquid beverage concentrate
KR100593126B1 (ko) 1999-12-29 2006-06-26 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
TW480662B (en) * 2001-01-29 2002-03-21 Macronix Int Co Ltd Method for forming dual damascene
JP2002252222A (ja) * 2001-02-22 2002-09-06 Nec Corp 半導体装置の製造方法、及び半導体装置
US20030116439A1 (en) * 2001-12-21 2003-06-26 International Business Machines Corporation Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
DE10241170A1 (de) 2002-09-05 2004-03-18 Infineon Technologies Ag Hochdichter NROM-FINFET
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
WO2004107434A1 (ja) * 2003-05-29 2004-12-09 Nec Corporation 配線構造およびその製造方法
JP2005136335A (ja) * 2003-10-31 2005-05-26 Toshiba Corp 半導体装置およびその製造方法
FR2875053A1 (fr) 2004-09-07 2006-03-10 St Microelectronics Sa Circuit integre comprenant des lignes de cuivre et procede de formation de lignes de cuivre
KR20080075156A (ko) * 2005-11-07 2008-08-14 어플라이드 머티어리얼스, 인코포레이티드 광전지 콘택 및 배선 형성 방법
US7749906B2 (en) * 2006-02-22 2010-07-06 Intel Corporation Using unstable nitrides to form semiconductor structures
WO2008078649A1 (ja) 2006-12-22 2008-07-03 Nec Corporation 半導体装置およびその製造方法
US7855143B2 (en) * 2006-12-22 2010-12-21 Chartered Semiconductor Manufacturing, Ltd. Interconnect capping layer and method of fabrication
US20090117731A1 (en) * 2007-11-01 2009-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnection structure and method for making the same
US20090137106A1 (en) * 2007-11-27 2009-05-28 Nunan Peter D Using ion implantation to control trench depth and alter optical properties of a substrate
US7843063B2 (en) 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US7932176B2 (en) * 2008-03-21 2011-04-26 President And Fellows Of Harvard College Self-aligned barrier layers for interconnects
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
JP5507909B2 (ja) 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
US7956463B2 (en) 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
US8241927B2 (en) 2009-10-14 2012-08-14 Global Foundries, Inc. Methods relating to capacitive monitoring of layer characteristics during back end-of the-line processing
US8232646B2 (en) * 2010-01-21 2012-07-31 International Business Machines Corporation Interconnect structure for integrated circuits having enhanced electromigration resistance
JP2011216867A (ja) 2010-03-17 2011-10-27 Tokyo Electron Ltd 薄膜の形成方法
US20110281431A1 (en) 2010-05-14 2011-11-17 Globalfoundries Inc. Method of patterning thin metal films
US8377822B2 (en) * 2010-05-21 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US8492897B2 (en) * 2011-09-14 2013-07-23 International Business Machines Corporation Microstructure modification in copper interconnect structures
US8431482B1 (en) * 2012-01-31 2013-04-30 GlobalFoundries, Inc. Integrated circuits and methods for processing integrated circuits with embedded features

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4810332A (en) * 1988-07-21 1989-03-07 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer copper interconnect
US5350484A (en) * 1992-09-08 1994-09-27 Intel Corporation Method for the anisotropic etching of metal films in the fabrication of interconnects
US20070197012A1 (en) * 2006-02-21 2007-08-23 International Business Machines Corporation Grain growth promotion layer for semiconductor interconnect structures
US20090289366A1 (en) * 2008-05-09 2009-11-26 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Selektive chemische Dampfabscheidung einer selbstjustierten Mangan-Deckschicht für Cu-Verbindungen in der Mikroelektronik" von Au, Yeung; Lin, Youbo; Kim, Hoon; Beh, Eugene; Liu, Viqun; Gordon, Roy G. im Journal der elektrochemischen Gesellschaft (2010) 157: D341-D345

Also Published As

Publication number Publication date
CN103219279B (zh) 2015-11-04
CN103219279A (zh) 2013-07-24
KR20130085351A (ko) 2013-07-29
DE102012216153B4 (de) 2021-12-02
KR101568329B1 (ko) 2015-11-12
US20130187273A1 (en) 2013-07-25
SG10201505256PA (en) 2015-08-28
TW201332078A (zh) 2013-08-01
US9190323B2 (en) 2015-11-17
TWI515860B (zh) 2016-01-01
SG192320A1 (en) 2013-08-30

Similar Documents

Publication Publication Date Title
DE102012216153A1 (de) Halbleiterbauelemente mit Kupferverbindungen und Verfahren zu deren Herstellung
DE102014111780B4 (de) Verfahren zum Ausbilden von leitenden Strukturen in Vertiefungen
DE102005057075B4 (de) Halbleiterbauelement mit einer Kupferlegierung als Barrierenschicht in einer Kupfermetallisierungsschicht und Verfahren zu dessen Herstellung
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
DE102015107271B4 (de) Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen
DE102009012594B4 (de) Durch-Substrat-Via-Halbleiterkomponenten
DE102014107437B4 (de) Metall-Halbleiter-Kontaktstruktur mit dotierter Zwischenschicht und Herstellungsverfahren dafür
DE102005035728B3 (de) Verfahren zum Reduzieren der Kontamination durch Entfernung eines Zwischenschichtdielektrikums von dem Substratrand
DE102017117796A1 (de) Verfahren zur bildung von kontaktsteckern mit verringerter korrosion
DE112010003659T5 (de) Leitfähige Struktur für schmale Verbindungsöffnungen
DE102019203596B4 (de) Mehrfachstrukturierung mit Dornschnitten, die unter Verwendung einer Blockmaske gebildet werden
DE102014110645A1 (de) Hybrid-Kupferstruktur zur Verwendung in fortgeschrittener Verbindung
DE4400200A1 (de) Halbleitervorrichtung
DE102017208466B4 (de) Verfahren zum Bilden einer niederohmschen Edelmetallzwischenverbindung
DE102014201446A1 (de) Integrierte Schaltungen und Verfahren zum Herstellen integrierter Schaltungen mit Deckschichten zwischen Metallkontakten und Zwischenverbindungen
DE102007004867A1 (de) Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid
DE102018221806B4 (de) Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten
DE102013111452A1 (de) Halbleitervorrichtungen und Halbleiterverarbeitungsverfahren
DE10224167B4 (de) Verfahren zur Herstellung einer Kupferleitung mit erhöhter Widerstandsfähigkeit gegen Elektromigration in einem Halbleiterelement
DE112004001530T5 (de) Versiegelte Poren in Damascene-Strukturen mit Low-k-Material
DE102020119184A1 (de) Diffusionssperre für halbleitervorrichtung und verfahren
DE102012206024A1 (de) Verfahren zum Bilden oxideingekapselter leitfähiger Merkmale
DE102005063089A1 (de) Verfahren zum Reduzieren der Kontaminierung durch Vorsehen einer Ätzstoppschicht am Substratrand
DE102019117894A1 (de) Ätzstoppschicht mit hoher durchbruchspannung
DE112021006050T5 (de) Zwischenverbindungen aus einem topologischen halbmetall

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final