DE102012209636B4

DE102012209636B4 - Transceiver zur Übertragung eines Signals, das codiert ist, um Taktinformation zu enthalten, und Kommunikationssystem

Info

Publication number: DE102012209636B4
Application number: DE102012209636.1A
Authority: DE
Inventors: Hideki Kashima; Tomohisa Kishigami; Naoji Kaneko
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2011-06-08
Filing date: 2012-06-08
Publication date: 2023-03-30
Anticipated expiration: 2032-06-09
Also published as: KR101380681B1; JP5541234B2; CN102820900A; US20120314738A1; US8848767B2; DE102012209636A1; KR20120136308A; CN102820900B; JP2012257035A

Abstract

Transceiver zur Übertragung eines digitalen Signals, das codiert ist, um Information eines ersten Taktes aufzuweisen, über einen Kommunikationsbus, wobei der Transceiver aufweist:- einen Taktgenerator, der dazu ausgelegt ist, einen zweiten Takt zu erzeugen, der mit dem ersten Takt synchronisiert ist, wobei der zweite Takt eine Periode entsprechend einer Dauer eines Bit eines digitalen Signals auf dem Kommunikationsbus aufweist;- einen Abtastzeitpunktgenerator, der dazu ausgelegt ist, dann, wenn erste Sendedaten an den Transceiver gegeben werden, die asynchron zu dem zweiten Takt sind, Startdaten der ersten Sendedaten als einen Startzeitpunkt zu erfassen und Abtastzeitpunkte im Ansprechen auf den Startzeitpunkt zu erzeugen, wobei die Abtastzeitpunkte Intervalle aufweisen, die jeweils definiert sind, um der Periode des zweiten Taktes zu entsprechen, wobei der erste Abtastzeitpunkt unter den Abtastzeitpunkten von dem Startzeitpunkt beabstandet ist;- ein Abtastmodul, das dazu ausgelegt ist, an jedem der Abtastzeitpunkte, die ersten Sendedaten abzutasten, um so zweite Sendedaten zu erzeugen, die mit dem zweiten Takt synchronisiert sind; und- einen Sender, der dazu ausgelegt ist, die zweiten Sendedaten zu einem digitalen Signal zu codieren, das Information des ersten Taktes aufweist, und das digitale Signal über den Kommunikationsbus zu senden.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft Transceiver zum Senden und Empfangen von digitalen Signalen über Kommunikationsbusse, wobei die digitalen Signale codiert sind, um Daten und Taktinformation zu enthalten. Die vorliegende Erfindung betrifft ferner ein Kommunikationssystem mit über einen Kommunikationsbus verbundenen Knoten, die jeweils einen Transceiver aufweisen.
HINTERGRUND
Kommunikationssysteme basierend auf Kommunikationsbussen, wie beispielsweise CAN-Bussen und LIN-Bussen, werden häufig in Kraftfahrzeugen verwendet. Derartige Kommunikationssysteme sind beispielsweise aus der Veröffentlichung „Detailed Description of Vehicle Network System“, von Michio Sato, vom 1. Dezember 2005, CQ Publishing Co., LTD, bekannt.
Ein solches Kommunikationssystem weist mehrere Knoten auf, die kommunikativ mit einem Kommunikationsbus verbunden sind; diese Knoten sind beispielsweise Hardware-Rechenanschlüsse oder Software-Module. Jeder Knoten in dem Kommunikationssystem weist einen Signalprozessor, wie beispielsweise eine CPU und eine Ablaufsteuerung, und einen Transceiver zum Senden und Empfangen eines codierten digitalen Signals über den Kommunikationsbus auf; das codierte digitale Signal weist abgetastete Daten von einem Sendedatensignal, das von dem Signalprozessor zugeführt wird, und Taktinformation auf.
Zur Verbesserung der Datenübertragungseffizienz eines solchen Kommunikationssystems ist es wünschenswert, die Transceiver der jeweiligen Knoten in einem Kommunikationssystem miteinander zu synchronisieren.
Ein technischer Ansatz zur Realisierung solch einer Synchronisierung ist bekannt. Der technische Ansatz erfolgt derart, dass der Transceiver eines Knotens Daten eines Sendedatensignals abtastet, das von dem Signalprozessor zugeführt wird, und die abgetasteten Daten derart codiert, dass ein codiertes digitales Signal die abgetasteten Daten und Taktinformation aufweist. Anschließend gibt der Transceiver das codierte digitale Signal auf einen Kommunikationsbus.
Zu dieser Zeit gewinnt ein anderer Knoten die Taktinformation aus dem codierten digitalen Signal auf dem Kommunikationsbus zurück. Anschließend teilt der andere Knoten die Frequenz eines Eigentakts, der von ihm selbst erzeugt wird, um einen Bustakt zu erzeugen, der mit einem Takt synchronisiert ist, der durch die Taktinformation definiert wird, so dass der Transceiver mit dem Bustakt arbeitet.
Seit kurzem kann der Transceiver jedes Knotens dieser Kommunikationssysteme, angesichts einer Verringerung des Energieverbrauchs und der Kosten, einen einfachen Oszillator, wie beispielsweise einen Ringoszillator, aufweisen, um einen Eigentakt mit einer Frequenz (Taktfrequenz) mäßiger Genauigkeit zu erzeugen.
Der Signalprozessor jedes Knotens ist für gewöhnlich dazu ausgelegt, mit seinem eigenen Takt zu arbeiten, der sich von dem Bustakt unterscheidet, der von dem Transceiver erzeugt wird. Dies bedeutet, dass der Signalprozessor jedes Knotens asynchron zu dem Transceiver arbeitet.
D.h., der Transceiver eines Knotens, der mit dem Bustakt arbeitet, könnte jedes Bit (1 oder 0) entsprechend einem vorbestimmten hohen Signalpegel oder einem vorbestimmten niedrigen Signalpegel eines Sendedatensignals, das von dem Signalprozessor zugeführt wird, an dem Mittelpunkt einer Dauer (Breite) eines entsprechenden Bit abtasten, wenn der Signalprozessor mit dem Bustakt arbeitet.
Da der Signalprozessor jedoch mit seinem eigenen Takt arbeitet, der sich von dem Bustakt unterscheidet, der von dem Transceiver erzeugt wird, tastet der Transceiver gegebenenfalls Bits (Signalpegel) von einem Sendedatensignal, das von dem Signalprozessor zugeführt wird, an dessen Übergängen von 0 zu 1 oder von 1 zu 0 ab. Folglich erkennt der Transceiver die Signalpegel (die jeweiligen Bits) des von dem Signalprozessor zugeführten Sendedatensignals gegebenenfalls fehlerhaft.
Da der Signalprozessor jedes Knotens asynchron zum Transceiver arbeitet, kann eine Differenz zwischen der Periode (der Länge jedes Zyklus) des von dem Transceiver erzeugten Bustaktes und der Dauer jedes Bits des von dem Signalprozessor zugeführten Sendedatensignals bestehen. Aufgrund der Differenz kann die Position eines Abtastpunktes innerhalb der Dauer jedes Bits des Sendedatensignals von einer vorbestimmten Position, wie beispielsweise der Mittel der Dauer eines entsprechenden Bits während der Abtastung, graduell verschoben sein. Aus diesem Grund ist es erforderlich, die Position eines Abtastpunktes innerhalb der Dauer des Startbits eines Sendedatensignals in der Mitte der Breite oder in deren Nähe zu bestimmen.
Insbesondere wird dann, wenn der Transceiver jedes Knotens einen einfachen Oszillator zur Erzeugung eines Eigentaktes mit einer Frequenz mäßiger Genauigkeit aufweist, wahrscheinlich eine Differenz zwischen der Periode des von dem Transceiver erzeugten Bustaktes und der Dauer jedes Bits des von dem Signalprozessor zugeführten Sendedatensignals hervorgerufen. Folglich wird es noch wichtiger, die Position eines Abtastpunktes innerhalb der Dauer des Startbits eines Sendedatensignals in der Mitte oder deren Nähe der Dauer zu bestimmen.
Aus der DE 10 2005 046 350 A1 ist ferner ein Modul zum Einsatz in einem CAN-System bekannt, welches in der Lage ist, die Frequenz eines internen Oszillators in Abhängigkeit von Steuerbefehlen derart einzustellen, dass es in Netzwerken mit unterschiedlichen Betriebsfrequenzen einsetzbar ist. Die US 6 718 476 B1 betrifft Verfahren und Vorrichtungen zur Synchronisierung lokaler Takte in einem Datenbussystem.
Es ist Aufgabe der vorliegenden Erfindung, Transceiver zum Senden und Empfangen eines digitalen Signals, das codiert ist, um Daten und Taktinformation zu enthalten, bereitzustellen, die dazu ausgelegt sind, wenigstens eines der Probleme und/oder die vorstehend aufgeführte Anforderung zu behandeln.
Es ist insbesondere ferner Aufgabe der vorliegenden Erfindung, Transceiver bereitzustellen, die dazu ausgelegt sind, eine Fehlerkennung von Signalpegeln, d.h. Bits, eines Sendedatensignals zu verringern, d.h., die dazu ausgelegt sind, Signalpegel eines Sendedatensignals richtig abzutasten.
Es ist darüber hinaus Aufgabe der vorliegenden Erfindung, Transceiver zum Senden und Empfangen eines digitalen Signals, das codiert ist, um Daten und Taktinformation zu enthalten, bereitzustellen, die dazu ausgelegt sind, dem Erfordernis nachzukommen, die Position eines Abtastpunktes innerhalb der Dauer des Startbits eines Sendedatensignals in der Mitte der Dauer oder deren Nähe zu bestimmen.
Es ist ferner Aufgabe der vorliegenden Erfindung, ein Kommunikationssystem mit einem solchen Transceiver bereitzustellen.
Die Aufgabe wird durch einen Transceiver mit den Merkmalen des Hauptanspruchs sowie ein Kommunikationssystem mit den Merkmalen des Nebenanspruchs 8 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.
Gemäß einem ersten beispielhaften Aspekt der vorliegenden Erfindung wird ein Transceiver bereitgestellt, zur Übertragung eines digitalen Signals über einen Kommunikationsbus, wobei das digitale Signal codiert ist, um Information eines ersten Taktes aufzuweisen. Der Transceiver weist einen Taktgenerator auf, der dazu ausgelegt ist, einen zweiten Takt zu erzeugen, der mit dem ersten Takt synchronisiert ist. Der zweite Takt weist eine Periode entsprechend einer Dauer von einem Bit des digitalen Signals auf. Der Transceiver weist einen Abtastzeitpunktgenerator auf, der dazu ausgelegt ist, dann, wenn erste Sendedaten an den Transceiver gegeben werden, die asynchron zu dem zweiten Takt sind, Startdaten der ersten Sendedaten als einen Startzeitpunkt zu erfassen und Abtastzeitpunkte im Ansprechen auf den Startzeitpunkt zu erzeugen. Die Abtastzeitpunkte weisen Intervalle auf, die jeweils definiert sind, um der Periode des zweiten Taktes zu entsprechen, und der erste Abtastzeitpunkt unter den Abtastzeitpunkten ist von dem Startzeitpunkt beabstandet. Der Transceiver weist ein Abtastmodul auf, das dazu ausgelegt ist, an jedem der Abtastzeitpunkte, die ersten Sendedaten abzutasten, um so zweite Sendedaten zu erzeugen, die mit dem zweiten Takt synchronisiert sind. Der Transceiver weist einen Sender auf, der dazu ausgelegt ist, die zweiten Sendedaten zu einem digitalen Signal zu codieren, und das digitale Signal über den Kommunikationsbus zu senden.
Der erste beispielhafte Aspekt der vorliegenden Erfindung bestimmt die Abtastzeitpunkte für die ersten Sendedaten derart, dass die Abtastzeitpunkte Intervalle aufweisen, die jeweils definiert sind, um der Periode des zweiten Taktes zu entsprechen, und der erste Abtastzeitpunkt unter den Abtastzeitpunkten von dem Startzeitpunkt beabstandet ist. Dies gewährleistet ein Intervall zwischen einem Pegelübergang jedes Bits in den ersten Sendedaten und einem entsprechenden Abtastzeitpunkt des entsprechenden Bits. Folglich können die Bits der ersten Sendedaten richtig abgetastet werden.
In einer ersten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung ist der Taktgenerator dazu ausgelegt ist, einen Multiplikationstakt mit N Pegelübergangsflanken als Abtastflanken innerhalb jedes Zyklus des zweiten Taktes zu erzeugen, wobei N eine ganze Zahl von größer oder gleich 3 ist, und ist der Abtastzeitpunktgenerator dazu ausgelegt, einen entsprechenden Abtastzeitpunkt der Abtastzeitpunkte zu erzeugen, jedes Mal, wenn eine (P + k · N)-te Abtastflanke des Multiplikationstaktes nach einer Erfassung des Startzeitpunkts auftritt, wobei P = (N + 1)/2 ist, wenn N eine ungerade Zahl ist, und P = (N + 2)/2 ist, wenn N eine gerade Zahl ist, und k = 0, 1, 2, ..., KLIM ist, wobei KLIM einen oberen Grenzwert von k beschreibt, der auf der Grundlage einer Länge der Sendedaten bestimmt wird.
Als die Pegelübergangsflanken als die Abtastflanken können die ansteigenden Flanken, die abfallenden Flanken oder sowohl die ansteigenden Flanken als auch der abfallenden Flanken des Multiplikationstakts verwendet werden. Wenn die ansteigenden Flanken oder die abfallenden Flanken des Multiplikationstakts nur als die Abtastflanken verwendet werden, ist der Multiplikationstakt ein N-faches des zweiten Taktes in der Frequenz, d.h. ein N-ter Bruchteil des zweiten Taktes in der Periode. Andernfalls ist der Multiplikationstakt dann, wenn sowohl die ansteigenden Flanken als auch die abfallenden Flanken des Multiplikationstakts als die Abtastflanken verwendet werden, ein 2N-faches des zweiten Taktes in der Frequenz, d.h. ein 2N-ter Bruchteil des zweiten Taktes in der Periode.
Die Konfiguration der ersten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung bestimmt den ersten Abtastzeitpunkt der Startdaten der ersten Sendedaten innerhalb des Bereichs von dem Produkt von (P-1)/N und der Dauer von einem Bit der ersten Sendedaten bis zu dem Produkt von P/N und der Dauer von einem Bit der ersten Sendedaten. Dies resultiert in der Gewährleistung eines Spielraums zwischen einem Pegelübergang von jedem Bit in den ersten Sendedaten und einem entsprechenden Abtastzeitpunkt des entsprechenden Bits; der Spielraum weist, auch im schlechtesten Fall, eine Länge von gleich dem Viertel der Dauer eines entsprechenden Bits der ersten Sendedaten auf. Folglich können Bits der ersten Sendedaten richtig abgetastet werden und eine Fehlerkennung von Bits der ersten Sendedaten verringert werden, so dass die Zuverlässigkeit der abgetasteten ersten Sendedaten verbessert werden kann.
In einer zweiten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung weist der Abtastzeitpunktgenerator ferner einen Zähler auf, der dazu ausgelegt ist, die Dauer von einem Bit des digitalen Signals in Übereinstimmung mit dem ersten Takt als einen Periodenzählwert zu zählen. Der Abtastzeitpunktgenerator ist dazu ausgelegt, den ersten Abtastzeitpunkt an einem Zeitpunkt zu erzeugen, an dem die Hälfte des Periodenzählwerts entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird, und nach einer Erzeugung des ersten Abtastzeitpunkts, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn der Periodenzählwert entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird.
Der Aufbau der zweiten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung gewährleistet einen Spielraum zwischen einem Pegelübergang von jedem Bit in den ersten Sendedaten und einem entsprechenden Abtastzeitpunkt des entsprechenden Bits; der Spielraum weist eine Länge im Wesentlichen gleich der Hälfte der Dauer eines entsprechenden Bits der ersten Sendedaten auf. Folglich kann die Zuverlässigkeit der abgetasteten ersten Sendedaten verbessert, gleich dem ersten Beispiel des ersten beispielhaften Aspekts der vorliegenden Erfindung, so dass eine Fehlerkennung von Bits der ersten Sendedaten aufgrund einer Differenz zwischen der Periode des zweiten Taktes und der Dauer von jedem Bit der ersten Sendedaten weiter verringert werden kann.
In einer dritten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung weist der Abtastzeitpunktgenerator ferner auf: einen Zähler auf, der dazu ausgelegt ist, die Dauer von einem Bit des digitalen Signals in Übereinstimmung mit dem ersten Takt als einen Periodenzählwert zu zählen, und einen Offset-Wert-Generator, der dazu ausgelegt ist, ein Intervall zwischen einer Zielflanke und dem Startzeitpunkt zu erzeugen, wobei die Zielflanke eine Pegelübergangsflanke in dem zweiten Takt ist, die unmittelbar vor dem Startzeitpunkt auftritt. Der Abtastzeitpunktgenerator ist dazu ausgelegt, den ersten Abtastzeitpunkt an einem Zeitpunkt zu erzeugen, an dem die Hälfte des Periodenzählwerts entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird, und nach einer Erzeugung des ersten Abtastzeitpunkts, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn die Summe des Offset-Werts und der Hälfte des Periodenzählwerts von dem Zähler erreicht wird, im Ansprechen auf ein Auftreten einer entsprechenden Pegelübergangsflanke in dem zweiten Takt entsprechend der Zielflanke.
Der Aufbau der dritten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung gewährleistet den gleichen Spielraum zwischen einem Pegelübergang von jedem Bit in den ersten Sendedaten und einem entsprechenden Abtastzeitpunkt des entsprechenden Bits wie das zweite Beispiel des ersten beispielhaften Aspekts der vorliegenden Erfindung. Folglich können die gleichen technischen Effekte wie in dem zweiten Beispiel hervorgebracht werden.
Gemäß einem zweiten beispielhaften Aspekt der vorliegenden Erfindung wird ein Kommunikationssystem bereitgestellt. Das Kommunikationssystem weist einen Kommunikationsbus und mehrere Knoten auf, die über den Bus kommunikativ miteinander verbunden sind. Jeder der mehreren Knoten weist auf: einen Transceiver zur Übertragung eines digitalen Signals, das codiert ist, um Information eines ersten Taktes aufzuweisen, über den Kommunikationsbus. Der Transceiver weist einen Taktgenerator auf, der dazu ausgelegt ist, einen zweiten Takt zu erzeugen, der mit dem ersten Takt synchronisiert ist. Der zweite Takt weist eine Periode entsprechend einer Dauer eines Bits eines digitalen Signals auf dem Kommunikationsbus auf. Der Transceiver weist einen Abtastzeitpunktgenerator auf, der dazu ausgelegt ist, dann, wenn erste Sendedaten an den Transceiver gegeben werden, die asynchron zu dem zweiten Takt sind, Startdaten der ersten Sendedaten als einen Startzeitpunkt zu erfassen und Abtastzeitpunkte im Ansprechen auf den Startzeitpunkt zu erzeugen. Die Abtastzeitpunkte weisen Intervalle auf, die jeweils definiert sind, um der Periode des zweiten Taktes zu entsprechen. Der erste Abtastzeitpunkt unter den Abtastzeitpunkten ist von dem Startzeitpunkt beabstandet. Der Transceiver weist ein Abtastmodul auf, das dazu ausgelegt ist, an jedem der Abtastzeitpunkte, die ersten Sendedaten abzutasten, um so zweite Sendedaten zu erzeugen, die mit dem zweiten Takt synchronisiert sind. Der Transceiver weist einen Sender auf, der dazu ausgelegt ist, die zweiten Sendedaten zu einem digitalen Signal zu codieren, das Information des ersten Taktes aufweist, und das digitale Signal über den Kommunikationsbus zu senden.
Der zweite beispielhafte Aspekt der vorliegenden Erfindung bestimmt die Abtastzeitpunkte für die ersten Sendedaten derart, dass die Abtastzeitpunkte Intervalle aufweisen, die jeweils definiert sind, um der Periode des zweiten Taktes zu entsprechen, und der erste Abtastzeitpunkt unter den Abtastzeitpunkten von dem Startzeitpunkt beabstandet ist. Dies gewährleistet ein Intervall zwischen einem Pegelübergang von jedem Bit in den ersten Sendedaten und einem entsprechenden Abtastzeitpunkt des entsprechenden Bits. Folglich können die Bits der ersten Sendedaten richtig abgetastet werden.
Die obigen und/oder weitere Eigenschaften und/oder Vorteile der verschiedenen Aspekte der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen näher ersichtlich sein. Verschiedene Aspekte der vorliegenden Erfindung können, wenn anwendbar, andere Eigenschaften und/oder Vorteile aufweisen oder nicht aufweisen. Ferner können verschiedene Aspekte der vorliegenden Erfindung, wenn anwendbar, eine oder mehrere Eigenschaften von anderen Ausführungsformen kombinieren. Die Beschreibung der Eigenschaften und/oder Vorteile von bestimmten Ausführungsformen sollten nicht so ausgelegt werden, dass sie andere Ausführungsformen oder die Ansprüche beschränken.
Figurenliste
Weitere Aspekte der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung der Ausführungsformen, die unter Bezugnahme auf die beigefügten Zeichnungen gemacht wurde, näher ersichtlich sein. In den Zeichnungen zeigt:

1 ein schematisches Blockdiagramm zur Veranschaulichung eines Beispiels des Gesamtaufbaus eines Kommunikationssystems gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
2A eine schematische Abbildung zur Veranschaulichung eines Beispiels eines Codesignals, das auf einem Kommunikationsbus verwendet wird, der in der 3 gezeigt ist;
2B eine schematische Abbildung zur Veranschaulichung eines Beispiels des Aufbaus eines Rahmens, der über den Kommunikationsbus übertragbar ist;
2C eine schematische Abbildung zur Veranschaulichung von Blockdaten, die zwischen einem UART eines Signalprozessors der 3 und einem Transceiver der 3 übertragbar sind;
3 ein schematisches Blockdiagramm zur Veranschaulichung eines Beispiels des Aufbaus eines Master-Knotens und jedes Slave-Knotens, die das Kommunikationssystem der 1 bilden;
4 ein schematisches Zeitdiagramm zur Veranschaulichung verschiedener Zeitsignale, die von einem in der 3 gezeigten Zeitpunktgenerator erzeugt werden;
5 ein schematisches Blockdiagramm zur Veranschaulichung eines Beispiels des Aufbaus eines in der 3 gezeigten Codierers/Decodierers;
6A ein schematisches Zeitdiagramm zur Veranschaulichung von Operationen eines Codierers des Master-Knotens der 5;
6B ein schematisches Zeitdiagramm zur Veranschaulichung von Operationen eines Codierers jedes Slave-Knotens der 5;
7 ein schematisches Blockdiagramm zur Veranschaulichung eines Beispiels des Aufbaus einer in der 5 gezeigten Synchronisierungsschaltung;
8A ein schematisches Zeitdiagramm zur Veranschaulichung eines ersten Beispiels von Operationen der Synchronisierungsschaltung;
8B ein schematisches Zeitdiagramm zur Veranschaulichung eines zweiten Beispiels von Operationen der Synchronisierungsschaltung;
9 ein schematisches Blockdiagramm zur Veranschaulichung eines Beispiels des Aufbaus einer Synchronisierungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
10 ein schematisches Zeitdiagramm zur Veranschaulichung eines Beispiels von Operationen der in der 9 gezeigten Synchronisierungsschaltung;
11 ein schematisches Blockdiagramm zur Veranschaulichung eines Beispiels des Aufbaus einer Synchronisierungsschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung; und
12 ein schematisches Zeitdiagramm zur Veranschaulichung eines Beispiels von Operationen der in der 11 gezeigten Synchronisierungsschaltung.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORM
Nachstehend werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In diesen Ausführungsformen werden gleiche Teile, die mit den gleichen Bezugszeichen versehen sind, nicht wiederholt oder lediglich vereinfacht beschrieben, um Redundanz zu vermeiden.
Erste Ausführungsform
1 zeigt ein Beispiel des Gesamtaufbaus eines Kommunikationssystems 1, das in einem Kraftfahrzeug als ein Zielfahrzeug installiert wird, gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Das Kommunikationssystem 1 weist mehrere Knoten 3 und Kommunikationsbusse 5 als Kommunikationspfade, über welche die mehreren Knoten 3 kommunikativ miteinander verbunden sind, auf. Jeder Knoten 3 ist beispielsweise ein Hardware-Rechenanschluss oder ein Software-Modul. In der ersten Ausführungsform weisen die Knoten 3 Körper-ECUs zum Ausführen von Körper-Anwendungen (Anwendungsprogramme) für Fahrzeugkörperteile, wie beispielsweise Spiegel, Türschlösser, Fenster und dergleichen, des Zielfahrzeugs auf. Die Knoten 3 weisen ebenso Vorrichtungen, wie beispielsweise Beleuchtungsvorrichtungen, Aktoren und Sensoren auf, um die Betriebszustände des Kraftfahrzeugs zu messen und die Betriebszustände des Zielfahrzeugs zu steuern.
Die Körper-ECUs der Knoten 3 weisen, wie in 1 gezeigt, beispielsweise eine Körper-/Scheibenwischer-ECU, eine Sitz-ECU, eine Spiegel-ECU, eine Schiebetür-ECU, eine Hintertür-ECU, eine Lichtsteuer-ECU, eine ECU zur elektrischen Höhen- und Längsverstellung und dergleichen auf. Die Vorrichtungen der Knoten 3 weisen beispielsweise einen Lichtschalter (SW), einen Scheibenwischerschalter, einen Lichtsensor, einen Regensensor und dergleichen auf.
Der Scheibenwischerschalter ist für gewöhnlich ausgeschaltet und wird eingeschaltet, wenn er von einem Fahrer des Zielfahrzeugs eingeschaltet wird, und der Regensensor ist dazu ausgelegt, beispielsweise Wassertropfen auf der Windschutzscheibe des Zielfahrzeugs zu erfassen.
Die Körper-/Scheibenwischer-ECU ist elektrisch mit dem Regensensor und einem Scheibenwischeraktor zur Ansteuerung des Scheibenwischers der Fahrzeugkörperteile verbunden. Die Körper-/Scheibenwischer-ECU ist dazu ausgelegt, eine Gesamtsteuerung der Fahrzeugkörperteile des Zielfahrzeugs und der anderen ECUs und aller Schalter auszuführen und insbesondere den Scheibenwischeraktor zu steuern, um den Scheibenwischer in Übereinstimmung mit dem EIN-/AUS-Zustand des Scheibenwischerschalters und/oder Information, die von dem Regensensor erfasst wird, zu aktivieren oder zu deaktivieren.
Die Sitz-ECU ist elektrisch mit einem Aktor zur Abstimmung der Position jedes Sitzes des Zielfahrzeugs verbunden. Die Sitz-ECU ist dazu ausgelegt, eine optimale Position jedes Sitzes des Zielfahrzeugs zu speichern und den Aktor für jeden Sitz zu steuern, um die Position jedes Sitzes auf die entsprechende optimale Position einzustellen, wenn ein entsprechender Schalter für einen elektrisch verstellbaren Sitz betätigt wird.
Die Schiebetür-ECU ist in dem Zielfahrzeug installiert, wenn wenigstens eine Schiebtür in diesem installiert ist. Insbesondere ist die Schiebetür-ECU elektrisch mit einem Aktor verbunden, der dazu ausgelegt ist, die wenigstens eine Schiebetür des Zielfahrzeugs automatisch zu öffnen, wenn ein entsprechender Türschalter betätigt wird und die wenigstens eine Schiebetür geschlossen ist, und die wenigstens eine Schiebtür automatisch zu schließen, wenn der entsprechende Türschalter betätigt wird und die wenigstens eine Schiebetür geöffnet ist.
Die Spiegel-ECU ist elektrisch mit einem Aktor zur Einstellung wenigstens eines Spiegels des Zielfahrzeugs verbunden. Die Spiegel-ECU ist dazu ausgelegt, den Aktor für den wenigstens einen Spiegel zu steuern, um den wenigstens einen Spiegel dem Winkel nach einzustellen, wenn ein entsprechender Schalter betätigt wird.
Die Hintertür-ECU ist in dem Zielfahrzeug installiert, wenn eine Hintertür bzw. Hecktür in diesem installiert ist. Insbesondere ist die Hintertür-ECU elektrisch mit einem Aktor verbunden, der dazu ausgelegt ist, die Hintertür automatisch zu öffnen, wenn ein entsprechender Türschalter betätigt wird und die Hintertür geschlossen ist, und die Hintertür automatisch zu schließen, wenn der entsprechende Türschalter betätigt wird und die Hintertür geöffnet ist.
Der Lichtschalter ist für jede Beleuchtungsvorrichtung zum Beleuchten eines entsprechenden Bereichs um das Zielfahrzeug herum vorgesehen. Der Lichtschalter ist für gewöhnlich ausgeschaltet und wird eingeschaltet, wenn er von dem Fahrer des Zielfahrzeugs eingeschaltet wird. Der Lichtsensor ist dazu ausgelegt, einen Helligkeitspegel einer Beleuchtung vor dem Zielfahrzeug zu messen.
Die Lichtsteuer-ECU ist elektrisch mit dem Lichtschalter, dem Lichtsensor und jeder Beleuchtungsvorrichtung verbunden und dazu ausgelegt, wenigstens eine Beleuchtungsvorrichtung in Übereinstimmung mit dem EIN-/AUS-Zustand eines entsprechenden der Lichtschalter und des von dem Lichtsensor gemessenen Helligkeitspegels der Beleuchtung zu steuern.
Die Steuer-ECU zur elektrischen Höhen- und Längseinstellung dient als elektrische Lenkpositionseinstellvorrichtung und ist dazu ausgelegt, die Höhen- und Längseinstellungen des Lenkrades des Zielfahrzeugs abzustimmen.
Der Kommunikationsbus 5 dieser Ausführungsform kann hohe und niedrige Signalpegel, wie beispielsweise hohe und niedrige Spannungspegel aufweisen. Der Kommunikationsbus 5 ist derart ausgelegt, dass dann, wenn ein Abschnitt hohen Pegels eines ersten Signals und ein Abschnitt niedrigen Pegels eines zweiten Signals gleichzeitig auf den Kommunikationsbus 5 gegeben werden, der Abschnitt niedrigen Pegels auf dem Kommunikationsbus 5 erscheint, d.h. das zweite Signal bei der Busarbitrierung gewinnt (d.h. das erste Signal verliert).
Nachstehend wird ein Beispiel für Codesignale, die zur Übertragung über den Kommunikationsbus 5 verwendet werden, unter Bezugnahme auf die 2A beschrieben.
In der ersten Ausführungsform wird, wie in 2A gezeigt, ein PWM-Code-Signal als ein Beispiel für Codesignale für Übertragungen über den Kommunikationsbus 5 verwendet. Das PWM-Code-Signal ist aus einem Satz aus einem ersten und einem zweiten PWM-Code aufgebaut; sowohl der erste als auch der zweite PWM-Code entspricht einem Bit von Daten, die über den Kommunikationsbus 5 zu übertragen sind. Der erste und der zweite PWM-Code weisen ein vorbestimmtes erstes und ein vorbestimmtes zweites Tastverhältnis auf, die sich voneinander unterscheiden; sowohl das erste als auch das zweite Tastverhältnis entspricht dem Verhältnis einer Dauer eines niedrigen Signalpegels zu einer Gesamtdauer entsprechend einer Dauer jedes Bits von Daten, die über den Kommunikationsbus 5 zu übertragen sind. D.h., das erste Tastverhältnis des ersten PWM-Codes kennzeichnet ein Bit 0 von Daten und das zweite Tastverhältnis des zweiten PWM-Codes kennzeichnet ein Bit 1 von Daten.
Insbesondere wird ein Bit 0 von Daten, die über den Kommunikationsbus 5 zu übertragen sind, als der erste PWM-Code beschrieben, der aus einem Satz von logischen Werten „001“ aufgebaut ist. In gleicher Weise wird ein Bit 1 von Daten, die über den Kommunikationsbus 5 zu übertragen sind, als der zweite PWM-Code beschrieben, der aus einem Satz von logischen Werten „011“ aufgebaut ist. Der logische Wert 0 entspricht dem niedrigen Signalpegel auf dem Kommunikationsbus 5, und der logische Wert 1 entspricht dem hohen Signalpegel auf dem Kommunikationsbus 5. D.h., das erste Tastverhältnis ist größer als das zweite Tastverhältnis.
Genauer gesagt, das erste Drittel einer Dauer eines Bits 0 von Daten, die über den Kommunikationsbus 5 zu übertragen sind, entspricht einer Dauer eines logischen Wertes 0 (der niedrige Signalpegel), das nächste Drittel entspricht einer Dauer eines logischen Wertes 0, und das letzte Drittel entspricht einer Dauer eines logischen Wertes 1 (der hohe Signalpegel). In gleicher Weise entspricht das erste Drittel einer Dauer eines Bits 1 von Daten, die über den Kommunikationsbus 5 zu übertragen sind, einer Dauer eines logischen Wertes 0, entspricht das nächste Drittel einer Dauer eines logischen Wertes 1, und entspricht das letzte Drittel einer Dauer eines logischen Wertes 1.
Es sollte beachtet werden, dass der erste PWM-Code und der zweite PWM-Code als dominanter Code (dominantes Bit 0) bzw. rezessiver Code (rezessives Bit 1) bezeichnet werden.
Wenn der dominante Code eines Signals, das von einem Knoten 3 gesendet wird, mit dem rezessiven Code eines anderen Signals, das von einem anderen Knoten 3 gesendet wird, auf dem Kommunikationsbus 5 kollidiert, gewinnt der dominante Code bei der Busarbitrierung, während der andere Knoten 3 dabei verliert. Das Kommunikationssystem 1 dieser Ausführungsform ist beispielsweise basierend auf CSMA/CA (Carrier Sense Multiple Access with Collision Avoidance) konfiguriert. Folglich stoppt dann, wenn das Ergebnis der Busarbitrierung basierend auf dem Zustand des Kommunikationsbusses 5 erfasst wird, der andere Knoten das Senden des Signals, so dass der Knoten 3, der die Busarbitrierung gewinnt, fortlaufend das Signal sendet.
Die Knoten 3 dieser Ausführungsform arbeiten in Übereinstimmung mit einem vorgewählten Master-Slave-Protokoll. Bei dem Master-Slave-Protokoll ist ein Knoten 3 als Master-Knoten dazu ausgelegt, mit einem anderen Knoten 3 als ein Slave-Knoten zu kommunizieren, unter Verwendung von Rahmen, die jeweils eine Einheit von Daten beschreiben, die über den Kommunikationsbus 5 zu senden und zu empfangen sind. 2B zeigt schematisch den Aufbau eines Rahmens dieser Ausführungsform.
Ein Rahmen oder ein Nachrichtenrahmen ist, wie in 2B gezeigt, aus einem Nachrichtenkopf bzw. Header (H) zur Bestimmung von Daten, die ein Master-Knoten 3 zu senden erlaubt, und einem Antwortteil variabler Länge mit den durch den Nachrichtenkopf bestimmten Daten aufgebaut. Der Nachrichtenkopf eines Rahmens weist eine ID von Daten auf, die der Master-Knoten 3 zu senden erlaubt. Solch ein Rahmen ist derart ausgelegt, dass mit niedriger werdendem Wert des Nachrichtenkopfs die Möglichkeit (Wahrscheinlichkeit) zunimmt, dass der Rahmen bei der Busarbitrierung gewinnt. Der Antwortteil eines Rahmens weist wenigstens entsprechende Daten, die zu senden sind, Information, welche die Größe der Daten anzeigt (die Größe des entsprechenden Antwortteils), und einen CRC-(Cyclic Redundancy Check)-Code als ein Beispiel für Fehlererfassungscodes zur Überprüfung von Fehlern in den Daten auf. Folglich werden Daten als Rahmen (Nachrichtenrahmen), der den Satz aus einem Nachrichtenkopf und einem Antwortteil aufweist, über den Kommunikationsbus 5 gesendet. Ein Slot bzw. Zeitschlitz wird einem Rahmen auf dem Kommunikationsbus 5 zugewiesen und muss den einen Rahmen weiterleiten.
Es sollte beachtet werden, dass eine ID eine Zahl ist, die Daten zugeordnet wird, die gesendet werden dürfen, um die Daten eindeutig identifizieren zu können.
Nachstehend wird ein Beispiel für den Gesamtaufbau von jedem Knoten 3, d.h. von sowohl dem Master 3a als auch dem Slave 3b beschrieben.
Jeder Knoten 3 ist dazu ausgelegt, entweder in einem Weck-Modus oder einem Schlaf-Modus zu arbeiten. Der Weck-Modus ist ein Betriebsmodus, bei dem jeder Knoten 3 alle Funktionen (Aufgaben) ausführen kann, die einem entsprechenden Knoten zugewiesen werden, und der Schlaf-Modus ist ein Betriebsmodus, bei dem jeder Knoten 3 einige Funktionen (Aufgaben) nicht ausführen kann, um den Energieverbrauch zu senken.
In der ersten Ausführungsform dient eine Körper-/Scheibenwischer-ECU in den Knoten 3 als ein Master-Knoten (Master) 3a und dienen die anderen Knoten 3 als Slave-Knoten (Slaves) 3b.
Bei dem Master-Slave-Protokoll arbeitet der Master 3a in einem ersten Kommunikationsmodus (einem regulären Kommunikationsmodus), um einen Nachrichtenkopf nacheinander zu nacheinander bestimmten Teilen von Daten zu senden, die entsprechende Slaves 3b senden dürfen, um so die entsprechenden Slaves 3b als Ziel-Slaves 3b zu bestimmen, die angefragt werden, die entsprechenden Teile von Daten zu senden. Genauer gesagt, der Master-Knoten 3a führt einen Sendeaufruf der Slaves 3b aus. Jeder der Ziel-Slaves 3b, der durch den Nachrichtenkopf bestimmt wird, arbeitet in dem ersten Kommunikationsmodus, um eine Antwort bzw. einen Antwortteil (Daten) zu senden.
Bei dem Master-Slave-Protokoll arbeitet jeder Slave 3b in einem zweiten Kommunikationsmodus (Ereigniskommunikationsmodus), um Daten unabhängig von Befehlen des Masters 3a aktiv zu senden.
Nachstehend werden Beispiele für den Aufbau des Masters 3a und denjenigen jedes Slaves 3b unter Bezugnahme auf die 3 beschrieben.
Der Master-Knoten 3a weist einen Signalprozessor 10 und einen Transceiver 20 auf. Der Signalprozessor 10 kann mit dem Transceiver 20 kommunizieren und ist dazu ausgelegt, ihm zugewiesene Aufgaben auf der Grundlage von Information auszuführen; die Information ist durch eine Kommunikation zwischen dem Master 3a und anderen Knoten 3 über den Kommunikationsbus 5 erhalten worden. Der Transceiver 20 ist mit dem Kommunikationsbus 5 verbunden und dazu ausgelegt: Sendedaten TXD auf der Grundlage eines NRZ-(Non-Return to Zero)-Codes, der von dem Signalprozessor 10 zugeführt wird, der asynchron zu dem internen Takt CK des Transceivers 20 ist, auf der Grundlage eines PWM-Codes in Sendedaten TX zu codieren; und die Sendedaten TX an den Kommunikationsbus 5 auszugeben. Ferner ist der Transceiver 20 dazu ausgelegt, Daten RX auf der Grundlage eines PWM-Codes von dem Kommunikationsbus 5 zu empfangen; die empfangenen Daten RX auf der Grundlage des NRZ-Codes in Empfangsdaten RXD zu decodieren, und die decodierten Daten RXD an den Signalprozessor 10 zu geben.
Der Signalprozessor 10 ist beispielsweise als eine normale Microcomputerschaltung aufgebaut, die beispielsweise eine CPU, ein Speichermedium mit einem nicht flüchtigen Speicher, eine EA-(Eingabe und Ausgabe)-Schnittstelle und dergleichen aufweist. Insbesondere weist der Signalprozessor 10 einen UART (Universal Asynchronous Receiver Transmitter) 11 und einen Oszillator (OSC) 12 auf.
Der UART 11 ist dazu ausgelegt, eine serielle Start-Stopp-Kommunikationen (serielle asynchrone Kommunikationen) mit einer vorbestimmten Datenübertragungsrate (Bitrate) von beispielsweise 20 kbit/s auszuführen. Der UART 11 kann als Hardware-Schaltung oder Software-Modul aufgebaut sein. Der Oszillator 12 ist dazu ausgelegt, einen Betriebstakt zu erzeugen, mit dem der Signalprozessor 10 arbeitet, und einen internen Takt CK mit einer vorbestimmten Rate im Wesentlichen gleich der Bitrate des UART 11 zu erzeugen, um so den internen Takt CK an den Transceiver 20 zu geben.
In dieser Ausführungsform ist der Oszillator 12 dazu ausgelegt, einen Quarzkristalloszillator zu verwenden, und folglich in der Lage, diese Taktsignale mit stabilen Frequenzen zu erzeugen. Der Signalprozessor 10 ist dazu ausgelegt, entweder in dem Weck-Modus oder in dem Schlaf-Modus zu arbeiten und ein Modussignal MD, welches den aktuellen Betriebsmodus des entsprechenden Knotens (Master 3a) anzeigt, an den Transceiver 20 zu geben.
2C zeigt schematisch ein Beispiel für den Aufbau von sowohl den Daten TXD, die von dem UART 11 gesendet werden, als auch den Daten RXD, die von diesem empfangen werden. Sowohl die Daten TXD von dem UART 11 als auch die Daten RXD, die von diesem zu empfangen sind, sind, wie in 2C gezeigt, als Blockdaten ausgelegt, so dass die Daten TXD oder RXD Datenblock für Datenblock gesendet oder empfangen werden. Der Block von Daten TXD oder RXD weist ein Startbit (0 Bit) mit dem niedrigen Signalpegel, eine konfigurierbare Anzahl von Datenbits (8 Bits in dieser Ausführungsform) und ein oder mehrere Stoppbits (ein Stoppbit in dieser Ausführungsform) mit dem hohen Signalpegel auf. D.h., sowohl die Daten TXD als auch die Daten RXD sind gemäß dieser Ausführungsform als 10-Bit-Blockdaten ausgelegt. Sowohl die Daten TXD als auch die Daten RXD sind derart aufgebaut, dass: das Bit mit dem niedrigsten Stellenwert (LSB) dem ersten Bit der 8-Bit-Daten als der Hauptteil von entsprechenden Daten TXD oder RXD zugeordnet ist, und das Bit mit dem höchsten Stellenwert (MSB) dem letzten Bit dieser zugeordnet ist.
In dieser Ausführungsform weist der Nachrichtenkopf eines Rahmens, der vorstehend aufgezeigt wurde, einen einzigen Block von Daten auf, wobei sieben Bits der 8-Bit-Daten von sowohl den Daten TXD als auch den Daten RXD als ein ID festgelegt sind und das verbleibende eine Bit der 8-Bit-Daten als ein Prüfbit verwendet wird. Ein von einem Knoten 3 zu sendender Antwortteil weist eine vorbestimmte Anzahl von, wie beispielsweise einem oder mehreren, Teilen von Blockdaten auf. Die Größeninformation kann in dem ersten Block in einem Antwortteil gespeichert werden.
Der Transceiver 20 weist, wie in 3 gezeigt, einen Zeitpunktgenerator 21, einen Codierer/Decodierer 22, einen Sendepuffer 23, einen Empfangspuffer 24 und einen Modus-Controller 25 auf.
Der Zeitpunktgenerator 21 weist einen einfachen Oszillator 21 a aus einem Ringoszillator auf; der Ringoszillator weist mehrere Inverter auf, die in einer Ringform verschaltet sind. Der einfache Oszillator 21a ist dazu ausgelegt, einen Zähltakt CCK zu erzeugen. Der Zeitpunktgenerator 21 ist dazu ausgelegt, den Zähltakt CCK zu teilen, um verschiedene Zeitpunktsignale zu erzeugen, die jeweils mit dem internen Takt CK synchronisiert sind, der von dem Signalprozessor 10 zugeführt wird.
Der Codierer/Decodierer 22 ist dazu ausgelegt, Daten (Sendedaten) TXD in Übereinstimmung mit den Zeitpunktsignalen, die von dem Zeitpunktgenerator 21 erzeugt werden, zu codieren und Empfangsdaten RXD in Übereinstimmung mit den Zeitpunktsignalen, die von dem Zeitpunktgenerator 21 erzeugt werden, zu decodieren.
Der Sendepuffer 23 ist dazu ausgelegt, Daten, die von dem Codierer/Decodierer 22 codiert werden, als codierte Sendedaten TX an den Kommunikationsbus 5 zu senden.
Der Empfangspuffer 24 ist dazu ausgelegt, Daten (Signale) auf dem Kommunikationsbus 5 als Empfangsdaten RX zu erfassen.
Der Modus-Controller 25 ist dazu ausgelegt, Operationen des Zeitpunktgenerators 21 und des Codierers/Decodierers 22 in Übereinstimmung mit dem Modussignal MD, das von dem Signalprozessor 10 zugeführt wird, zu steuern.
Um eine Busarbitrierung auf dem Kommunikationsbus 5 auszuführen, kann der Aufbau des Kommunikationsbusses 5 und des Sendepuffers 23, wie vorstehend beschrieben, unter Verwendung von beispielsweise einer einzigen Leitung, gewöhnlichen Open-Kollektor-Schaltungen und Pull-up-Widerständen erfolgen. Der Empfangspuffer 24 ist beispielsweise als ein gewöhnlicher Komparator aufgebaut und dazu ausgelegt, den hohen Signalpegel auszugeben, wenn der Pegel auf dem Kommunikationsbus 5 über einem vorbestimmten Pegel liegt, und den niedrigen Signalpegel auszugeben, wenn der Pegel auf dem Kommunikationsbus 5 unter dem vorbestimmten Pegel liegt.
Der Modus-Controller 25 ist dazu ausgelegt, ein Steuersignal sowohl an den Zeitpunktgenerator 21 als auch an den Codierer/Decodierer 22 zu geben, um sowohl den Zeitpunktgenerator 21 als auch den Codierer/Decodierer 22 zu aktivieren, wenn das Modussignal MD den Weckmodus beschreibt, und zu verhindern, dass der Zeitpunktgenerator 21 die Zeitpunktsignale erzeugt, wenn das Modussignal MD den Schlafmodus beschreibt.
4 zeigt ein schematisches Zeitdiagramm zur Veranschaulichung verschiedener Zeitpunktsignale, die von dem Zeitpunktgenerator 21 erzeugt werden. In dieser Ausführungsform weist der Zähltakt CCK eine ausreichend höhere Frequenz als der interne Takt CK auf.
Der Zeitpunktgenerator 21 weist beispielsweise einen Zähler 21b und einen Teiler 21c zusätzlich zu dem Oszillator 21a auf. Der Zähler 21 b ist dazu ausgelegt, die Längen von Intervallen von benachbarten abfallenden Flanken (Hoch-zu-niedrig-Übergangsflanken) des internen Taktes CK zu messen, d.h. die Länge jedes Zyklus des internen Taktes CK in Übereinstimmung mit dem Zähltakt CCK, der von dem Oszillator 21a erzeugt wird. Der Teiler 21 c ist dazu ausgelegt, einen Periodenzählwert Ci des Zählers 21b zu teilen, der die Länge jedes i-ten Zyklus des internen Taktes CK (i = 1, 2, ...), d.h. die Periode des internen Taktes CK beschreibt, um so verschiedene Zeitpunktsignale zu erzeugen, die mit dem internen Takt CK synchronisiert sind.
Insbesondere startet der Zähler 21b ein Hochzählen des Periodenzählwerts Ci von einem Anfangswert von beispielsweise 0 im Ansprechen auf einen Impuls des Zähltaktes CCK, der im Wesentlichen mit der abfallenden Flanke jedes i-ten Zyklus des internen Taktes CK synchronisiert ist, und stoppt der Zähler 21b das Hochzählen des Periodenzählwerts Ci und setzt der Zähler 21b den Periodenzählwert Ci auf den Anfangswert zurück, im Ansprechen auf einen Impuls des Zähltaktes CCK, der im Wesentlichen mit der ansteigenden Flanke (Niedrig-zu-hoch-Übergangsflanke) eines entsprechenden i-ten Zyklus des internen Taktes CK synchronisiert ist.
Der Teiler 21 c teilt den Periodenzählwert Ci des Zählers 21b bei dem Stoppen des Hochzählens unmittelbar vor dem Rücksetzen des Periodenzählwerts Ci für jeden i-ten Zyklus des internen Taktes CK, um so verschiedene Zeitpunktsignale zu erzeugen, die mit dem interne Takt CK synchronisiert sind.
In dieser Ausführungsform erzeugt der Zeitpunktgenerator 21 verschiedene Takte als die verschiedenen Zeitpunktsignale, die vorstehend beschrieben wurden; jeder der verschiedenen Takte weist eine Periode auf, die einem ganzzahligen Teiler der Periode des internen Taktes CK entspricht. Genauer gesagt, der Teiler 21 c dient als Frequenzvervielfacher, der jeden der verschiedenen Takte mit der Anzahl von ansteigenden und abfallenden Flanken pro Zyklus des internen Taktes CK erzeugt.
Der Zeitpunktgenerator 21 erzeugt, wie in 4 gezeigt, einen Bustakt BCK, einen Abtasttakt SCK, einen Rezessiverzeugungstakt RCK und einen Dominanterzeugungstakt DCK. Jeder Takt ist ein Signal bestehend aus periodischen (zyklischen) Impulsen (impulsgleichen Wellen).
Der Bustakt BCK weist eine Periode auf, die der Dauer eines Bits (eines rezessiven oder dominanten Bits) eines Signals entspricht, das über den Kommunikationsbus 5 übertragen wird.
Insbesondere erzeugt der Zeitpunktgenerator 21 den Bustakt BCK derart, dass die Länge eines Intervalls zwischen jedem Paar von benachbarten abfallenden und ansteigenden Flanken des Bustaktes BCK für einen (i + 1)-Zyklus des Bustaktes BCK auf die Hälfte des Periodenzählwerts Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK gesetzt wird; der Periodenzählwert Ci beschreibt die Länge des i-ten Zyklus des internen Taktes CK. Folglich weist der Bustakt BCK ein Tastverhältnis von 50% entsprechend der Hälfte der vollen Periode des internen Taktes CK auf.
Genauer gesagt, der Zeitpunktgenerator 21 erzeugt den Bustakt BCK derart, dass die abfallende Flanke jedes Zyklus des Bustaktes BCK im Wesentlichen mit der abfallenden Flanke eines entsprechenden Zyklus des internen Taktes CK synchronisiert ist, und das Intervall zwischen der abfallenden Flanke jedes Zyklus des Bustaktes BCK und der ansteigenden Flanke eines entsprechenden Zyklus von diesem auf die Hälfte des entsprechenden Zyklus des internen Taktes CK gesetzt wird.
Der Zeitpunktgenerator 21 erzeugt beispielsweise, wie in 4 gezeigt, die abfallende Flanke eines (i + 1)-ten Zyklus des Bustaktes BCK, der im Wesentlichen mit der abfallenden Flanke eines i-ten Zyklus des internen Taktes CK synchronisiert ist, und erzeugt die ansteigende Flanke des (i + 1)-ten Zyklus des Bustaktes BCK derart, dass das Intervall zwischen der abfallenden Flanke und der ansteigenden Flanke des (i + 1)-ten Zyklus des Bustaktes BCK mit der Hälfte (1/2) des Periodenzählwerts Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK übereinstimmt.
Der Zeitpunktgenerator 21 erzeugt ferner den Abtasttakt SCK derart, dass die ansteigende Flanke von einem Zyklus des Abtasttaktes SCK im Wesentlichen mit der abfallenden Flanke eines entsprechenden Zyklus des Bustaktes BCK synchronisiert ist, der der abfallenden Flanke eines entsprechenden Zyklus des internen Taktes CK entspricht, und die Länge eines Intervalls zwischen jedem Paar von benachbarten ansteigenden Flanken des Abtasttaktes SCK, d.h. die Länge jedes Zyklus des Abtasttaktes SCK, auf das Viertel des Periodenzählwerts Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK gesetzt wird; der Periodenzählwert Ci beschreibt die Länge des i-ten Zyklus des internen Taktes CK. Folglich weist der Abtasttakt SCK ein Tastverhältnis von 25% entsprechend einem Viertel (1/4) der Periode des internen Taktes CK auf.
Genauer gesagt, der Abtasttakt SCK weist vier ansteigende Flanken pro Zyklus des Bustaktes BCK (interner Takt CK) auf.
Der Zeitpunktgenerator 21 erzeugt beispielsweise, wie in 4 gezeigt, den Abtasttakt SCK derart, dass:

die ansteigende Flanke eines ersten Zyklus des Abtasttaktes SCK im Wesentlichen mit der abfallenden Flanke eines entsprechenden (i + 1)-ten Zyklus des Bustaktes BCK synchronisiert ist, der der abfallenden Flanke eines entsprechenden (i + 1)-ten Zyklus des internen Taktes CK entspricht;
ein Intervall zwischen der ansteigenden Flanke des ersten Zyklus und der abfallenden Flanke des nächsten zweiten Zyklus des Abtasttaktes SCK mit einem Viertel, d.h. ¼ des Periodenzählwerts Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK übereinstimmt;
ein Intervall zwischen der ansteigenden Flanke des zweiten Zyklus und der ansteigenden Flanke des nächsten dritten Zyklus des Abtasttaktes SCK mit zwei Vierteln, d.h. 2/4 des Periodenzählwertes Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK übereinstimmt; und
ein Intervall zwischen der ansteigenden Flanke des dritten Zyklus und der ansteigenden Flanke des nächsten vierten Zyklus des Abtasttaktes SCK mit drei Vierteln, d.h. ¾ des Periodenzählwerts Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK übereinstimmt.

Der Zeitpunktgenerator 21 erzeugt ferner den Rezessiverzeugungstakt RCK derart, dass die ansteigende Flanke jedes Zyklus des Rezessiverzeugungstakts RCK an dem Zeitpunkt auftritt, an dem ein Drittel, d.h. 1/3 der Länge der Periode des internen Taktes CK seit der abfallenden Flanke eines entsprechenden Zyklus des Bustaktes BCK verstrichen ist.
Der Zeitpunktgenerator 21 erzeugt beispielsweise, wie in 4 gezeigt, den Rezessiverzeugungstakt RCK derart, dass die ansteigende Flanke des (i + 1)-ten Zyklus des Rezessiverzeugungstakts RCK an dem Zeitpunkt auftritt, an dem ein Drittel, d.h. 1/3 des Periodenzählwerts Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK seit der abfallenden Flanke des (i + 1)-ten Zyklus des Bustaktes BCK verstrichen ist.
Der Zeitpunktgenerator 21 erzeugt ferner den Dominanterzeugungstakt DCK derart, dass die ansteigende Flanke jedes Zyklus des Dominanterzeugungstakts DCK an dem Zeitpunkt auftritt, an dem zwei Drittel, d.h. 2/3 der Länge der Periode des internen Taktes CK seit der abfallenden Flanke eines entsprechenden Zyklus des Bustaktes BCK verstrichen sind.
Der Zeitpunktgenerator 21 erzeugt beispielsweise, wie in 4 gezeigt, den Dominanterzeugungstakt DCK derart, dass die ansteigende Flanke des (i + 1)-ten Zyklus des Dominanterzeugungstakts DCK an dem Zeitpunkt auftritt, an dem zwei Drittel, d.h. 2/3 des Periodenzählwerts Ci des Zählers 21b für den i-ten Zyklus des internen Taktes CK seit der abfallenden Flanke des (i + 1)-ten Zyklus des Bustaktes BCK verstrichen sind.
Es sollte beachtet werden, dass der Zeitpunktgenerator 21 dazu ausgelegt ist, den Oszillator 21a zu aktivieren, um den Zähltakt CCK zu erzeugen, in Übereinstimmung mit Befehlen, die von dem Modus-Controller 25 zugeführt werden, wenn sich der Betriebsmodus des entsprechenden Knotens (Master 3a) in dem Weck-Modus befindet, und den Zeitpunktgenerator 21 zu deaktivieren, wenn das Modussignal MD den Schlaf-Modus beschreibt.
Nachstehend wird ein Beispiel für den Aufbau des Codierers/Decodierers 22 des Transceivers 20 unter Bezugnahme auf die 5 beschrieben.
Der Codierer/Decodierer 22 weist, wie in 5 gezeigt, eine Synchronisierungsschaltung (SYNC) 26, einen Codierer 27, einen Decodierer 28 und einen Bit-Arbiter 29 auf.
Die Synchronisierungsschaltung 26 ist dazu ausgelegt, NRZ-codierte Sendedaten TXD, die von dem Signalprozessor 10 zugeführt werden, mit dem Bustakt BCK, der von dem Zeitpunktgenerator 21 erzeugt wird, zu synchronisieren, um so synchronisierte Sendedaten dTXD zu erzeugen.
Der Codierer 27 ist dazu ausgelegt, die synchronisierten Sendedaten dTXD, die von der Synchronisierungsschaltung 26 ausgegeben werden, in PWM-codierte Sendedaten TX zu codieren und die codierten Sendedaten TX an den Sendepuffer 23 zu geben.
Der Decodierer 28 ist dazu ausgelegt, PWM-codierte Daten RX, die über den Empfangspuffer 24 empfangen werden, in NRZ-codierte Empfangsdaten RXD zu decodieren und die decodierten Empfangsdaten RXD an den Signalprozessor 10 zu geben.
Der Bit-Arbiter 29 ist dazu ausgelegt, Sendedaten TX, die von dem Codierer 27 codiert werden, mit Empfangsdaten RX, die von dem Empfangspuffer 24 empfangen werden, Bit für Bit (Code für Code) zu vergleichen und, auf der Grundlage der Ergebnisse des Vergleichs, ein Kollisionserfassungssignal CD an den Codierer 27 zu geben, wenn, auf dem Kommunikationsbus 5, der Signalpegel des ersten oder zweiten Codes der Sendedaten TX mit demjenigen des ersten oder zweiten Codes der Empfangsdaten RX übereinstimmt.
Der Bit-Arbiter 29 dieser Ausführungsform weist beispielsweise ein XOR-Gatter auf. Der Arbiter 29 ist dazu ausgelegt, den Signalpegel von sowohl den Sendedaten TX als auch den Empfangsdaten RX an dem Zeitpunkt abzutasten, der mit der ansteigenden Flanke jedes Zyklus des Bustaktes BCK synchronisiert ist, und den abgetasteten Signalpegel der Sendedaten TX mit demjenigen der Empfangsdaten RX unter Verwendung des XOR-Gatters zu vergleichen, um so einen aktiven Pegel (hoher oder niedriger Pegel) oder einen inaktiven Pegel (der umgekehrte Pegel des aktiven Pegels) des Kollisionserfassungssignals CD als den Ausgang des XOR-Gatters auszugeben.
Insbesondere vergleicht der Arbiter 29 den abgetasteten Signalpegel der Sendedaten TX, die von dem entsprechenden Knoten (Master 3a) erzeugt werden, mit demjenigen der Empfangsdaten RX, die von einem anderen Knoten ausgegeben werden, und gibt den aktiven Pegel des Kollisionssignals CD aus, wenn der abgetastete Signalpegel der Sendedaten TX der zweite Code (rezessive Code) und der abgetastete Signalpegel der Empfangsdaten RX der dominante Code ist, so dass der entsprechende Knoten (Master 3a) bei der Busarbitrierung verliert. Demgegenüber gibt der Arbiter 29 den inaktiven Pegel des Kollisionssignals CD aus, wenn der abgetastete Signalpegel der Sendedaten TX nicht der zweite Code (rezessive Code) ist, so dass der entsprechende Knoten (Master 3a) nicht bei der Busarbitrierung verliert.
6A zeigt ein schematisches Zeitdiagramm zur Veranschaulichung von Operationen des Codierers 27 des Masters 3a.
Wenn der abgetastete Signalpegel (abgetastetes Bit) der synchronisierten Sendedaten dTXD, wie in 6A gezeigt, den niedrigen Signalpegel zeigt (0 Bit) (siehe der erste Zyklus als ein Beispiel), erzeugt der Codierer 27, unter Verwendung des Bustaktes BCK (insbesondere einer entsprechenden abfallenden Flanke) und des Dominanterzeugungstakts DCK, den dominanten Code der codierten Sendedaten TX derart, dass 2/3 der Dauer des 0 Bits der synchronisierten Sendedaten dTXD den niedrigen Signalpegel aufweisen und das verbleibende 1/3 der Dauer des 0 Bits den hohe Signalpegel aufweist.
Demgegenüber erzeugt der Codierer 27 dann, wenn der abgetastete Signalpegel (abgetastetes Bit) der synchronisierten Sendedaten dTXD den hohen Signalpegel zeigt (1 Bit) (siehe der zweite Zyklus als ein Beispiel), unter Verwendung des Bustaktes BCK (insbesondere einer entsprechenden abfallenden Flanke) und des Rezessiverzeugungstakts RCK, den zweiten Code (rezessiver Code) der codierten Sendedaten TX derart, dass 1/3 der Dauer des 1 Bits der synchronisierten Sendedaten dTXD den niedrigen Signalpegel aufweist und die verbleibenden 2/3 der Dauer des 1 Bits den hohen Signalpegel aufweisen.
Es sollte beachtet werden, dass dann, wenn keine Sendedaten TXD von dem Signalprozessor 10 zugeführt werden, der Eingang der Synchronisierungsschaltung 26 und folglich der Eingang des Codierers 27 auf dem hohen Pegel gehalten werden, so dass das zweite Bit (rezessives Bit) konstant von dem Codierer 27 über den Sendepuffer 23 an den Kommunikationsbus 5 gegeben wird.
Nachstehend wird eine Periode, in der eine vorbestimmte Anzahl von Bits entsprechend den zweiten Codes (rezessive Codes) auf dem Kommunikationsbus 5 andauern, als IFS (Inter Frame State) bezeichnet, wobei sich der Kommunikationsbus 5 dann, wenn der IFS als der momentane Zustand des Kommunikationsbusses 5 erfasst wird, in einem Leerlaufzustand befindet.
Wenn das Kollisionserfassungssignal CD von dem inaktiven Pegel zu dem aktiven Pegel wechselt, ist der Codierer 27 dazu ausgelegt, gezielt den zweiten Code (rezessiver Code) auszugeben, bis die Signalverarbeitung von Blockdaten, einschließlich entsprechender synchronisierter Sendedaten dTXD, abgeschlossen ist, unabhängig von dem Signalpegel der synchronisierten Sendedaten dTXD.
Der Decodierer 28 ist dazu ausgelegt, Empfangsdaten RX an der abfallenden Flanke jedes Zyklus des Bustaktes BCK abzutasten und die abgetasteten Ergebnisse als decodierte Empfangsdaten RXD auszugeben.
Nachstehend wird ein Beispiel für den Aufbau der Synchronisierungsschaltung 26 unter Bezugnahme auf die 7 beschrieben.
Die Synchronisierungsschaltung 26 weist, wie in 7 gezeigt, einen Start-Bit-Detektor 51, einen Abwärtszähler 52, ein ODER-Gatter 53, einen Zählwertwähler 54, einen ersten Signalspeicher 55 und einen zweiten Signalspeicher 56 auf.
Der Start-Bit-Detektor 51 ist dazu ausgelegt, die abfallende Flanke (Startflanke) des Startbits von Sendedaten TXD zu erfassen, die von dem Signalprozessor 10 zugeführt werden. Der Abwärtszähler 52 ist dazu ausgelegt, einen Zählwert, der von dem Zählwertwähler 54 geladen wird, jedes Mal, wenn eine ansteigende Flanke des Abtasttaktes SCK auftritt, um 1 zu dekrementieren.
Das ODER-Gatter 53 ist dazu ausgelegt, ein Signal zum Laden eines Zählwerts in den Abwärtszähler 52 zu erzeugen, an dem ersten Zeitpunkt der Startflanke des Startbits oder dem zweiten Zeitpunkt, wenn der Abwärtszähler 52 ausgezählt hat (d.h. der geladene Zählwert null erreicht hat); der erste Zeitpunkt wird nachstehend als „Startzeitpunkt“ bezeichnet, und der zweite Zeitpunkt wird nachstehend als „CO-Zeitpunkt“ bezeichnet.
Der Zählwertwähler 54 ist dazu ausgelegt, einen von vorbereiteten Zählwerten in Übereinstimmung mit dem Startzeitpunkt und dem CO-Zeitpunkt als den Zählwert zu wählen, der in den Abwärtszähler 52 zu laden ist. Der erste Signalspeicher 55 ist dazu ausgelegt, einen Signalpegel von Sendedaten TXD, die von dem Signalprozessor 10 zugeführt werden, an dem CO-Zeitpunkt zu halten. Der zweite Signalspeicher 56 ist dazu ausgelegt, den Ausgang des ersten Signalspeichers 55 jedes Mal zu halten, wenn eine abfallende Flanke des Bustaktes BCK auftritt. Die Synchronisierungsschaltung 26 ist dazu ausgelegt, den Ausgang des zweiten Signalspeichers 56 als synchronisierte Sendedaten dTXD auszugeben.
In dieser Ausführungsform werden, als die vorbereiteten Zählwerte, 2 und 4 verwendet. D.h., der Zählwertwähler 54 ist dazu ausgelegt, als den Zählwert, der in den Abwärtszähler 52 geladen wird, zu wählen:

den Zählwert 2, der in den Abwärtszähler 52 zu laden ist, vor dem Auftreten des ersten CO-Zeitpunkts, nach dem Auftreten des Startzeitpunkts;
den Zählwert 4, der in den Abwärtszähler 52 zu laden ist, nach dem Auftreten des ersten CO-Zeitpunkts; und
den Zählwert 2, der in den Abwärtszähler 52 zu laden ist, nachdem zehn CO-Zeitpunkte entsprechend der Anzahl von Bits (10 Bits) des Blocks von Sendedaten TXD aufgetreten sind, d.h. die zehn CO-Zeitpunkte aufgetreten sind.

Insbesondere tastet (hält) der erste Signalspeicher 55, wie in jeder der 8A und 8B gezeigt, dann, wenn die Startflanke des Startbits von Sendedaten TXD, die von dem Signalprozessor 10 zugeführt werden, von dem Start-Bit-Detektor 51 an dem Zeitpunkt t1 erfasst wird, einen Signalpegel (ein Bit) der Sendedaten TXD an dem Zeitpunkt t2 ab, wenn die zweite ansteigende Flanke des Abtasttaktes SCK nach dem Zeitpunkt t1 auftritt, so dass der Ausgang des ersten Signalspeichers 55 bei den abgetasteten Daten der Sendedaten TXD an dem Zeitpunkt t2 gehalten wird.
Anschließend tastet (hält) der erste Signalspeicher 55 einen Signalpegel (ein Bit) der Sendedaten TXD jedes Mal ab (t3a1, t3a2, ..., t3a9), wenn die vierte ansteigende Flanke des Abtasttaktes SCK nach dem entsprechenden Halten (Abtasten) auftritt, so dass der Ausgang des ersten Signalspeichers 55 bei den abgetasteten Daten der Sendedaten TXD an jedem Zeitpunkt (t3a1, t3a2, ..., t3a9) gehalten wird.
Zu dieser Zeit tastet (hält) der zweite Signalspeicher 56 den Ausgang des ersten Signalspeichers 55 bei jeder abfallenden Flanke des Bustaktes BCK ab, um so synchronisierte Sendedaten dTXD zu erzeugen, die mit dem Bustakt BCK synchronisiert sind.
D.h., der erste Signalspeicher 55 tastet (hält), nach dem Auftreten des Startzeitpunkts, einen Signalpegel der Sendedaten TXD ab, jedes Mal, wenn eine (4 × k +2)-te ansteigende Flanke des Abtasttaktes SCK (k = 0, 1, 2, ..., 9) auftritt, so dass der Ausgang des ersten Signalspeichers 55 bei den abgetasteten Daten der Sendedaten TXD bei jedem Abtastzeitpunkt gehalten wird. Anschließend tastet (hält) der zweite Signalspeicher 56 den Ausgang des ersten Signalspeichers 55 bei jeder abfallenden Flanke des Bustaktes BCK ab, um so synchronisierte Sendedaten dTXD zu erzeugen, die mit dem Bustakt BCK synchronisiert sind.
Es sollte beachtet werden, dass die 8A und 8B Zeitdiagramme zeigen, die jeweils Operationen der Synchronisierungsschaltung 26 zeigen. 8A zeigt ein erstes Beispiel von Operationen der Synchronisierungsschaltung 26, wenn der Startzeitpunkt der Sendedaten TXD unmittelbar nach einer ansteigenden Flanke des Abtasttaktes SCK auftritt, und 8B zeigt ein zweites Beispiel von Operationen der Synchronisierungsschaltung 26, wenn eine ansteigende Flanke des Abtasttaktes SCK unmittelbar nach dem Startzeitpunkt der Sendedaten TXD auftritt.
Sowohl in dem ersten als auch in dem zweiten Beispiel wird an dem Abtastzeitpunkt des Startbits der Sendedaten TXD ein Intervall zwischen einem Übergang der Sendedaten TXD von 0 zu 1 oder von 1 zu 0 und dem Abtastzeitpunkt eines entsprechenden Bits der Sendedaten TXD durch eine entsprechende ansteigende Flanke des Abtasttaktes SCK gewährleistet; das Intervall weist eine Länge von größer oder gleich dem Viertel der Dauer (Breite) eines entsprechenden Bits der Sendedaten TXD auf. D.h., wie in 8B gezeigt, kann auch dann, wenn eine ansteigende Flanke des Abtasttaktes SCK unmittelbar nach dem Startzeitpunkt der Sendedaten TXD auftritt, das Intervall mit einer Länge von größer oder gleich dem Viertel der Dauer (Breite) eines entsprechenden Bits der Sendedaten TXD gewährleistet werden.
Der Transceiver 20 des Masters 3a ist, wie vorstehend beschrieben, dazu ausgelegt, in dem Weck-Modus als seinen Betriebsmodus, fortlaufend den zweiten Code (rezessiver Code) an den Kommunikationsbus 5 auszugeben, auch dann, wenn keine Sendedaten TXD von dem Signalprozessor 10 an ihn gegeben werden, zusätzlich zu der Codierung von Sendedaten TXD, die von dem Signalprozessor 10 zugeführt werden, und der Decodierung von Empfangsdaten RXD von dem Kommunikationsbus 5. Hierdurch kann der Transceiver 20 als Takt-Master dienen, um Taktinformation des internen Taktes CK an einen anderen Knoten 3, der sich von dem Master 3a unterscheidet, zu geben.
Jeder Slave 3b weist, wie in 3 gezeigt, einen Signalprozessor 30 und einen Transceiver 40 in einer Weise gleich dem Master 3a auf. Der Signalprozessor 30 kann mit dem Transceiver 40 kommunizieren und ist dazu ausgelegt, ihm zugewiesene Aufgaben auf der Grundlage von Information auszuführen, die durch eine Kommunikation zwischen dem entsprechenden Slave 3b und anderen Knoten 3 über den Kommunikationsbus 5 erhalten werden. Der Transceiver 40 ist mit dem Kommunikationsbus 5 verbunden und dazu ausgelegt: Sendedaten TXD auf der Grundlage des NRZ-Codes, die von dem Signalprozessor 30 zugeführt wird, in Sendedaten TX auf der Grundlage des PWM-Codes zu codieren; und die Sendedaten TX auf den Kommunikationsbus 5 zu geben. Ferner ist der Transceiver 40 dazu ausgelegt, Daten RX auf der Grundlage des PWM-Codes von dem Kommunikationsbus 5 zu empfangen; die Empfangsdaten RX in Empfangsdaten RXD auf der Grundlage des NRZ-Codes zu decodiere; und die decodierten Daten RXD an den Signalprozessor 30 zu geben.
Der Signalprozessor 30 weist den gleichen Aufbau wie der Signalprozessor 10 auf, mit der Ausnahme, dass eine Funktion zur Bereitstellung des internen Taktes CK für den Transceiver 40 weggelassen ist.
Es sollte beachtet werden, dass der Signalprozessor 30 nicht als Microcomputerschaltung aufgebaut sein muss. Insbesondere kann der Signalprozessor 30 aus einer Ablaufsteuerung, die als der UART 11 dient, und einem Oszillator zur Erzeugung eines Betriebstaktes, mit dem die Ablaufsteuerung arbeitet, aufgebaut sein.
Der Transceiver 40 weist einen Zeitpunktgenerator 41, einen Codierer/Decodierer 42, einen Sendepuffer 43, einen Empfangspuffer 44 und einen Modus-Controller 45 auf, gleich dem Transceiver 10. Ein Teil des Zeitpunktgenerators 41 unterscheidet sich von dem Zeitpunktgenerator 21, und ein Teil des Codierers/Decodierers 42 unterscheidet sich von dem Codierer/Decodierer 22, so dass nachstehend hauptsächlich auf diese verschiedenen Punkte eingegangen wird.
Insbesondere unterscheidet sich der Zeitpunktgenerator 41 dahingehend von dem Zeitpunktgenerator 21, dass der Zeitpunktgenerator 41 dazu ausgelegt ist, verschiedene Zeitpunktsignale zu erzeugen, die jeweils mit Empfangsdaten Rx verschieden vom internen Takt CK synchronisiert sind; die Empfangsdaten RX werden über den Empfangspuffer 24 von dem Kommunikationsbus 5 erfasst, über denselben Ansatz unter Verwendung des internen Taktes CK durch den Zeitpunktgenerator 21 (siehe 4).
D.h., der Zeitpunktgenerator 41 ist dazu ausgelegt, abfallende Flanken von Empfangsdaten RX abzutasten, die von dem Kommunikationsbus 5 erfasst werden; diese abfallenden Flanken sind Grenzen von benachbarten dominanten und/oder rezessiven Codes, d.h. benachbarte dominante und/oder rezessive Bits, von den Empfangsdaten RX als Taktinformation. Anschließend ist der Zeitpunktgenerator 41 dazu ausgelegt, den Bustakt BCK mit abfallenden Flanken zu erzeugen, die mit der Taktinformation (den abgetasteten abfallenden Flanken) der Empfangsdaten RX synchronisiert sind, um so Sendedaten TXD, die von dem Signalprozessor 30 zugeführt werden, auf der Grundlage des Bustaktes BCK zu codieren, und die Empfangsdaten RX auf der Grundlage des Bustaktes BCK zu decodieren. Hierdurch wird eine Kommunikation unter den Knoten 3 über den Kommunikationsbus 5 realisiert.
Die Synchronisierungsschaltung 26 des Transceivers 20 oder 40 jedes Knotens 3 in dem Kommunikationssystem 1 ist, wie vorstehend beschrieben, dazu ausgelegt, nach dem Auftreten des Startzeitpunkts, einen Signalpegel von Sendedaten TXD, die von dem Signalprozessor 10 oder 30 zugeführt werden, abzutasten (zu halten), jedes Mal, wenn eine (4 × k + 2)-te ansteigende Flanke des Abtasttaktes SCK (k =, 0, 1, 2, 3, ..., 9) auftritt. Anschließend ist die Synchronisierungsschaltung 26 dazu ausgelegt, einen gehaltenen Signalpegel an jeder abfallenden Flanke des Bustaktes BCK abzutasten (zu halten), um so synchronisierte Sendedaten dTXD zu erzeugen, die mit dem Bustakt BCK synchronisiert sind. Der Codierer 27 oder 47 des Transceivers 20 oder 40 jedes Knotens 30 ist dazu ausgelegt, die synchronisierten Sendedaten dTXD, die von der Synchronisierungsschaltung 26 erzeugt werden, zu codieren.
Der Aufbau der Synchronisierungsschaltung 26 gewährleistet, zwischen einem Übergang der Sendedaten TXD von 0 zu 1 oder von 1 zu 0 und dem Abtastzeitpunkt eines entsprechenden Bits der Sendedaten TXD durch eine entsprechende ansteigende Flanke des Abtasttaktes SCK, ein Intervall, das, auch im schlechtesten Falle, eine Länge von gleich dem Viertel der Dauer (Breite) eines entsprechenden Bits der Sendedaten TXD aufweist. Folglich können Signalpegel (Bits) von Sendedaten TXD richtig abgetastet werden, um so eine Fehlerkennung von Signalpegeln (Bits) der Sendedaten TXD zu verringern.
Es sollte beachtet werden, dass die Synchronisierungsschaltung 26 des Transceivers 20 oder 40 jedes Knotens 3 dazu ausgelegt ist, nach dem Auftreten des Startzeitpunkts, einen Signalpegel von Sendedaten TXD, die von dem Signalprozessor 10 oder 30 zugeführt werden, abzutasten (zu halten), jedes Mal, wenn eine (4 × k + 2)-te ansteigende Flanke des Abtasttaktes SCK (k = 0, 1, 2, ..., 9) auftritt, kann die Synchronisierungsschaltung 26 jedoch dazu ausgelegt sein, nach dem Auftreten des Startzeitpunkts, einen Signalpegel von Sendedaten TXD, die von dem Signalprozessor 10 oder 30 zugeführt werden, jedes Mal, wenn eine (4 × k + 3)-te ansteigende Flanke des Abtasttaktes SCK (k = 1, 2, ..., 9) auftritt, abzutasten (zu halten).
Ferner sollte beachtet werden, dass der Abtastzeitpunkt (Haltezeitpunkt) von Sendedaten TXD, d.h. das Auftreten einer (4 × k + 2)-ten ansteigenden Flanke des Abtasttaktes SCK (k = 1, 2, ..., 9), in Abhängigkeit der Tatsache bestimmt wird, dass der Abtasttakt SCK vier ansteigende Flanken pro Zyklus des Bustaktes BCK aufweist.
Allgemein ausgedrückt, wenn der Abtasttakt SCK N ansteigende oder abfallende Flanken (N ist eine ganze Zahl von größer oder gleich 3) pro Zyklus des Bustaktes BCK aufweist, kann die Synchronisierungsschaltung 26 des Transceivers 20 oder 40 jedes Knotens 3 dazu ausgelegt sein, nach dem Auftreten des Startzeitpunkts, einen Signalpegel von Sendedaten TXD, die von dem Signalprozessor 10 oder 30 zugeführt werden, jedes Mal abzutasten (zu halten), wenn eine (P + k · N)-te ansteigende Flanke des Abtasttaktes SCK auftritt (k = 1, 2, ..., 9), wobei P = (N + 1)/2 ist, wenn N eine ungerade Zahl ist, oder P = (N + 2)/2 ist, wenn N eine gerade Zahl ist. D.h., k wird auf der Grundlage der Größe (Länge) des Blocks von Sendedaten TXD bestimmt.
In der ersten Ausführungsform dient jeder der Zeitpunktgeneratoren 21 und 41 als ein Beispiel für einen Taktgenerator des ersten beispielhaften Aspekts der vorliegenden Erfindung und weist der erste Schaltungsaufbau den Start-Bit-Detektor 51, den Zähler 52 und den Wähler 54 der Synchronisierungsschaltung 26 als ein Beispiel für einen Abtastzeitpunktgenerator des ersten beispielhaften Aspekts der vorliegenden Erfindung auf. Der zweite Schaltungsaufbau aus dem ersten und dem zweiten Signalspeicher 55 und 56 dient als ein Beispiel für ein Abtastmodul des ersten beispielhaften Aspekts der vorliegenden Erfindung, und der Codierer 27 dient als ein Beispiel für einen Sender des ersten beispielhaften Aspekts der vorliegenden Erfindung. Ferner dient der Zähler 52 als ein Erzeugungsmodul des Abtastzeitpunktgenerators des ersten beispielhaften Aspekts der vorliegenden Erfindung.
Zweite Ausführungsform
Nachstehend wird ein Kommunikationssystem gemäß einer zweiten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 9 und 10 beschrieben.
Der Aufbau und/oder die Funktionen des Steuersystems der zweiten Ausführungsform unterscheiden sich in den folgenden Punkten von dem Kommunikationssystem 1. Folglich wird nachstehend hauptsächlich auf die unterschiedlichen Punkte eingegangen.
Jeder der Codierer/Decodierer 22 und 42 weist eine Synchronisierungsschaltung 26a mit einem Aufbau verschieden von demjenigen der Synchronisierungsschaltung 26 der ersten Ausführungsform auf. D.h., die Synchronisierungsschaltung 26a des Transceivers 20 des Masters 3a weist den gleichen Aufbau wie die Synchronisierungsschaltung 26 des Transceivers 40 jedes Slave 3b auf.
Die Synchronisierungsschaltung 26a weist, wie in 9 gezeigt, den Start-Bit-Detektor 51, einen Abwärtszähler 52a, das ODER-Gatter 53, einen Zählwertwähler 54a, den ersten Signalspeicher 55 und den zweiten Signalspeicher 56 auf, gleich der Synchronisierungsschaltung 26. Die Strukturen und Operationen des Start-Bit-Detektors 51, des ODER-Gatters 53, des ersten Signalspeichers 55 du des zweiten Signalspeichers 56 sind im Wesentlichen mit denjenigen der Komponenten 51, 53, 55 und 56 der Synchronisierungsschaltung 26 identisch.
Der Abwärtszähler 52a ist dazu ausgelegt, einen Zählwert, der von dem Zählwertwähler 54a geladen wird, jedes Mal, wenn eine ansteigende Flanke des Zähltaktes CCK auftritt, um 1 zu dekrementieren.
Der Zählwertwähler 54a ist dazu ausgelegt, den Periodenzählwert Ci des Zählers 21b für jeden i-ten Zyklus des internen Taktes CK zu empfangen und als den Zählwert, der in den Abwärtszähler 52a geladen wird, zu wählen:

„Ci/2“, was der Hälfte des Periodenzählwerts Ci entspricht, der in den Abwärtszähler 52a zu laden ist, vor dem Auftreten des ersten CO-Zeitpunkts nach dem Auftreten des Startzeitpunkts;
den Periodenzählwert Ci, der in den Abwärtszähler 52a zu laden ist, nach dem Auftreten des ersten CO-Zeitpunkts; und
„Ci/2“, was der Hälfte des Periodenzählwerts Ci entspricht, der in den Abwärtszähler 52a zu laden ist, nachdem zehn CO-Zeitpunkte entsprechend der Anzahl von Bits (10 Bits) des Blocks von Sendedaten TXD aufgetreten sind, d.h. die zehn CO-Zeitpunkte aufgetreten sind.

Insbesondere tastet (hält) der erste Signalspeicher 55, wie in 10 gezeigt, wenn die Startflanke des Startbits von Sendedaten TXD, die von dem Signalprozessor 10 zugeführt werden, von dem Start-Bit-Detektor 51 an dem Zeitpunkt t11 erfasst wird, einen Signalpegel (ein Bit) von den Sendedaten TXD an dem Zeitpunkt t12 ab, wenn der Zählwert „C1/2 (i = 1)“ von dem Abwärtszähler 52a ausgezählt wurde, so dass der Ausgang des ersten Signalspeichers 55 bei den abgetasteten Daten der Sendedaten TXD an dem Zeitpunkt t12 gehalten wird.
Anschließend tastet (hält) der erste Signalspeicher 55 einen Signalpegel (ein Bit) der Sendedaten TXD jedes Mal ab (t13a1, t13a2, ..., t13a9), wenn ein Zählwert (C2, C3, ..., C9) von dem Abwärtszähler 52a seit dem entsprechenden Halten (Abtasten) ausgezählt wurde, so dass der Ausgang des ersten Signalspeichers 55 bei den abgetasteten Daten der Sendedaten TXD an jedem Zeitpunkt (t13a1, t13a2, ..., t13a9) gehalten wird.
Zu dieser Zeit tastet (hält) der zweite Signalspeicher 56 den Ausgang des ersten Signalspeichers 55 bei jeder abfallenden Flanke des Bustaktes BCK ab, um so synchronisierte Sendedaten dTXD zu erzeugen, die mit dem Bustakt BCK synchronisiert sind.
D.h., der erste Signalspeicher 55 tastet (hält), nach dem Auftreten des Startzeitpunkts, einen Signalpegel von Sendedaten TXD jedes Mal ab, wenn ein Zählwert (Ci/2 + k × Ci) von dem Abwärtszähler 52a seit dem entsprechenden Halten (Abtasten) ausgezählt wurde (k = 0, 1, 2, ..., 9), so dass der Ausgang des ersten Signalspeichers 55 bei den abgetasteten Daten der Sendedaten TXD an jedem Abtastzeitpunkt gehalten wird. Anschließend tastet (hält) der zweite Signalspeicher 56 den Ausgang des ersten Signalspeichers 55 bei jeder abfallenden Flanke des Bustaktes BCK ab, um so synchronisierte Sendedaten dTXD zu erzeugen, die mit dem Bustakt BCK synchronisiert sind.
Gemäß dem Aufbau der Synchronisierungsschaltung 26a kann, da der Periodenzählwert Ci des Zählers 21b die Periode des internen Taktes CK, d.h. des Bustaktes BCK beschreibt, der Abtastzeitpunkt (die Abtastposition) jedes Bits von Sendedaten TXD in der Mitte oder deren Nähe der Dauer eines entsprechenden Bits dieser bestimmt werden. Folglich können Signalpegel (Bits) von Sendedaten TXD noch genauer abgetastet werden, um so eine Fehlerkennung von Signalpegeln (Bits) der Sendedaten TXD weiter zu verringern.
Ferner ermöglicht es der Aufbau der Synchronisierungsschaltung 26a, einen zulässigen Bereich der Differenz zwischen der Periode des Bustaktes BCK und der Dauer jedes Bits von Sendedaten TXD bezüglich der Differenz dazwischen für die Synchronisierungsschaltung 26 zu erhöhen. Dies erhöht einen zulässigen Änderungsbereich in den Abtastzeitpunkten für die jeweiligen Bits von Sendedaten TXD aufgrund der Differenz, so dass das Design und die Herstellung der Transceiver 20 und 40 erleichtert werden kann.
Es sollte beachtet werden, dass in dieser Ausführungsform ein Periodenzählwert des Zählers 2b, der für jeden Zyklus des Bustaktes BCK erhalten wird, als der Periodenzählwert Ci, ein einfacher Mittelwert der Zählwerte für jeweilige Zyklen des Bustaktes BCK oder ein gleitender Mittelwert der Zählwerte für jeweilige Zyklen von diesem als der Periodenzählwert Ci für den Zähler 2b verwendet werden kann.
In der zweiten Ausführungsform dient der Zähler 21b von jedem der Zeitpunktgenerator 21 und 41 als ein Beispiel für einen Zähler eines Abtastzeitpunktgenerators der zweiten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung und dient der Zähler 52 als ein Beispiel für ein Erzeugungsmodul des Abtastzeitpunktgenerators der zweiten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung.
Dritte Ausführungsform
Nachstehend wird ein Kommunikationssystem gemäß einer dritten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 11 und 12 beschrieben.
Der Aufbau und/oder die Funktionen des Steuersystems der dritten Ausführungsform unterscheiden sich in den folgenden Punkten von dem Kommunikationssystem 1. Folglich wird nachstehend hauptsächlich auf die unterschiedlichen Punkte eingegangen.
Jeder der Codierer/Decodierer 22 und 42 weist eine Synchronisierungsschaltung 26b mit einem Aufbau verschieden von demjenigen der Synchronisierungsschaltung 26 der ersten Ausführungsform auf. D.h., die Synchronisierungsschaltung 26b des Transceivers 20 des Masters 3a weist den gleichen Aufbau wie die Synchronisierungsschaltung 26 des Transceivers 40 jedes Slaves 3b auf.
Die Synchronisierungsschaltung 26c weist, wie in 11 gezeigt, einen ersten Zähler 61, einen Startbit-Detektor 62, einen ersten Signalspeicher 63, einen Flankenwähler 64, einen zweiten Zähler 65, eine Recheneinheit 66, einen Komparator 67, einen zweiten Signalspeicher 68 und einen dritten Signalspeicher 69 auf.
Der erste Zähler 61 ist dazu ausgelegt, einen Zählwert jedes Mal hoch zu zählen, wenn eine ansteigende Flanke oder eine abfallende Flanke des Zähltaktes CCK auftritt, und den Zählwert jedes Mal zurückzusetzen, wenn sowohl eine ansteigende Flanke als auch eine abfallende Flanke des Bustaktes BCK auftreten.
Der Startbit-Detektor 62 ist dazu ausgelegt, die abfallende Flanke (Startflanke) des Startbits von Sendedaten TXD, die von dem Signalprozessor 10 zugeführt werden, zu erfassen.
Der erste Signalspeicher 63 ist dazu ausgelegt ist, einen Zählwert des ersten Zählers 61 an dem Zeitpunkt (Startzeitpunkt) der Startflanke, die von dem Startbit-Detektor 62 erfasst wird, zu halten.
Der Flankenwähler 64 ist dazu ausgelegt, eine ansteigende Flanke oder eine abfallende Flanke des Bustaktes BCK als eine Zielflanke zu wählen; die Art (ansteigende Flanke oder abfallende Flanke) der Zielflanke stimmt mit der Art einer Flanke überein, die unmittelbar vor dem Startzeitpunkt auftritt.
Der zweite Zähler 65 ist dazu ausgelegt, einen Zählwert jedes Mal hoch zu zählen, wenn eine ansteigende Flanke oder eine abfallende Flanke des Zähltaktes CCK auftritt.
Das Oder-Gatter 70 ist dazu ausgelegt, ein Rücksetzsignal zum Zurücksetzen des Zählwerts des zweiten Zählers 65 zu erzeugen, sowohl an dem Zeitpunkt der Zielflanke, die von dem Flankenwähler 64 gewählt wird, als auch an dem Startzeitpunkt.
Die Recheneinheit 66 ist dazu ausgelegt, im Ansprechen auf den Ausgang des Oder-Gatters 70, einen der folgenden Werte zu wählen: die Hälfte eines Periodenzählwertes des Zählers 21b (Ci/2), der von dem Zeitpunktgenerator 21 oder 41 erzeugt wird; und einen Wert „Cof + Ci/2“, der erzeugt wird, indem Ci/2 zu einem Zählwert Cof des Zählers 61 addiert wird, der von dem ersten Signalspeicher 63 gehalten wird. Der Wert Ci/2 wird als „Halbperiodenzählwert“ bezeichnet, und der Zählwert Cof wird als „Offset-Wert“ bezeichnet.
Die Recheneinheit 66 ist ferner dazu ausgelegt, den gewählten Wert des Halbperiodenzählwerts Ci/2 und des Offset-Werts Cof als einen Vergleichswert auszugeben.
Der Komparator 67 ist dazu ausgelegt, einen Zählwert des Zählers 65 mit dem Vergleichswert zu vergleichen und ein Signal auszugeben, wenn bestimmt wird, dass ein Zählwert des Zählers 65 mit dem Vergleichswert übereinstimmt.
Der zweite Signalspeicher 68 ist dazu ausgelegt, einen Signalpegel (ein Bit) von Sendedaten TX, die von dem Signalprozessor 10 zugeführt werden, an dem Zeitpunkt zu halten, an dem der Komparator 67 bestimmt, dass ein Zählwert des Zählers 65 mit dem Vergleichswert übereinstimmt, so dass der Ausgang des zweiten Signalspeichers 68 bei den abgetasteten Daten der Sendedaten TXD gehalten wird.
Der dritte Signalspeicher 69 ist dazu ausgelegt, den Ausgang des zweiten Signalspeichers 68 an jeder abfallenden Flanke des Bustaktes BCK abzutasten (zu halten), um so synchronisierte Sendedaten dTXD zu erzeugen, die mit dem Bustakt BCK synchronisiert sind.
Insbesondere ist die Recheneinheit 66 dazu ausgelegt, als den Vergleichswert zu wählen:

den Halbperiodenzählwert Ci/2 vor dem Auftreten des ersten Ausgangs des Komparators 67 nach dem Auftreten der ersten Zielflanke;
die Summe (Cof + Ci/2) des Offset-Werts Cof und des Halbperiodenzählwerts Ci/2 nach dem Auftreten der ersten Zielflanke; und
den Halbperiodenzählwert Ci/2, nachdem eine Anzahl der Zielflanken entsprechend der Anzahl von Bits (10 Bits) des Blocks von Sendedaten TXD durch den Flankenwähler 64 gewählt worden ist.

Insbesondere wird, wie in 12 gezeigt, dann, wenn die Startflanke des Startbits von Sendedaten TXD, die von dem Signalprozessor 10 zugeführt werden, durch den Startbit-Detektor 62 an dem Zeitpunkt t21 erfasst wird, ein momentaner Zählwert des Zählers 61 an dem Zeitpunkt t21 von dem ersten Signalspeicher 63 als der Offset-Wert Cof gehalten. Da eine Flanke des Bustaktes BCK unmittelbar vor dem Auftreten des Startbits eine abfallende Flanke ist, wird die abfallende Flanke von dem Flankenwähler 64 als die Zielflanke gewählt.
Bevor die erste Zielflanke (erste abfallende Flanke) des Bustaktes BCK nach dem Auftreten des Startzeitpunkts auftritt (Zeitpunkt t23), wird der Vergleichswert der Recheneinheit 66 als der Halbperiodenzählwert C1/2 (i = 1) aufrechterhalten. Folglich tastet (hält) der zweite Signalspeicher 63 dann, wenn der Vergleichswert (C1/2) an dem Zeitpunkt t22 mit dem Zählwert des zweiten Zählers 65 übereinstimmt, einen Signalpegel (ein Bit) von Sendedaten TXD an dem Zeitpunkt t22 ab, so dass der Ausgang des zweiten Signalspeichers 65 bei den abgetasteten Daten der Sendedaten TXD an dem Zeitpunkt t22 gehalten wird.
Nach dem Auftreten der ersten Zielflanke (erste abfallende Flanke) des Bustaktes BCK an dem Zeitpunkt t23 wird der Zählwert des zweiten Zählers 65 zurückgesetzt und wird der Vergleichswert der Recheneinheit 66 auf die Summe „(Cof + C2/2)“ des Offset-Wertes Cof und des Halbperiodenzählwertes C2/2 (i = 2) gesetzt. Anschließend tastet (hält) der zweite Signalspeicher 63 dann, wenn der Vergleichswert (Cof + C2/2) mit dem Zählwert des zweiten Zählers 65 an dem Zeitpunkt t24a1 übereinstimmt, einen Signalpegel (ein Bit) von Sendedaten TXD an dem Zeitpunkt t24a1 ab, so dass der Ausgang des zweiten Signalspeichers 65 bei den abgetasteten Daten der Sendedaten TXD an dem Zeitpunkt t24a1 gehalten wird.
D.h., der zweite Signalspeicher 65 tastet (hält) einen Signalpegel (ein Bit) der Sendedaten TXD jedes Mal ab (t24a1, t24a2, ..., t24a9), wenn ein Zählwert des zweiten Zählers 65 mit dem Vergleichswert (Cof + C2/2, Cof + C3/2, ..., Cof + C9/2) übereinstimmt, so dass der Ausgang des zweiten Signalspeichers 68 bei den abgetasteten Daten der Sendedaten TXD an jedem Zeitpunkt (t24a1, t24a2, ..., t24a9) gehalten wird.
Zu dieser Zeit tastet (hält) der dritte Signalspeicher 69 den Ausgang des zweiten Signalspeichers 68 bei jeder abfallenden Flanke des Bustaktes BCK ab, um so synchronisierte Sendedaten dTXD zu erzeugen, die mit dem Bustakt BCK synchronisiert sind.
D.h., da der Periodenzählwert Ci des Zählers 21b die Periode des internen Taktes CK, d.h. den Bustakt BCK beschreibt, kann der Abtastzeitpunkt (die Abtastposition) jedes Bits von Sendedaten TXD in der Mitte oder deren Nähe der Dauer eines entsprechenden Bit dieser bestimmt werden. Folglich können die gleichen Effekte wie bei dem Kommunikationssystem der zweiten Ausführungsform hervorgebracht werden.
In der dritten Ausführungsform dient der Zähler 21b von jedem der Zeitpunktgeneratoren 21 und 41 als ein Beispiel für einen Zähler eines Abtastzeitpunktgenerators der dritten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung und dienen der erste Zähler 61 und der erste Signalspeicher 63 als ein Beispiel für einen Offset-Wert-Generator des Abtastzeitpunktgenerators der dritten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung. Der zweite und der dritte Signalspeicher 68 und 69 dienen als ein Beispiel für einen ersten und einen zweiten Signalspeicher eines Abtastmoduls der dritten strukturellen Ausführung des ersten beispielhaften Aspekts der vorliegenden Erfindung.
Obgleich vorstehend die erste bis dritte Ausführungsform der vorliegenden Erfindung beschrieben wurde, ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt, sondern kann verschiedene Modifikationen von jeder der ersten bis dritten Ausführungsform innerhalb ihres Schutzumfangs mit umfassen.
In der ersten Ausführungsform wird ein Signal aus periodischen impulsgleichen Wellen als der Abtasttakt SCK verwendet und werden die ansteigenden Flanken des Abtasttaktes SCK als die Abtastflanken zum Abtasten von Sendedaten TXD verwendet, ist die vorliegende Erfindung jedoch nicht hierauf beschränkt.
Insbesondere kann ein Signal mit einem Tastverhältnis von 50% als der Abtasttakt SCK verwendet werden und können die ansteigenden und abfallenden Flanken des Signals als die Abtastflanken zum Abtasten von Sendedaten TXD verwendet werden.

Claims

Transceiver zur Übertragung eines digitalen Signals, das codiert ist, um Information eines ersten Taktes aufzuweisen, über einen Kommunikationsbus, wobei der Transceiver aufweist: - einen Taktgenerator, der dazu ausgelegt ist, einen zweiten Takt zu erzeugen, der mit dem ersten Takt synchronisiert ist, wobei der zweite Takt eine Periode entsprechend einer Dauer eines Bit eines digitalen Signals auf dem Kommunikationsbus aufweist; - einen Abtastzeitpunktgenerator, der dazu ausgelegt ist, dann, wenn erste Sendedaten an den Transceiver gegeben werden, die asynchron zu dem zweiten Takt sind, Startdaten der ersten Sendedaten als einen Startzeitpunkt zu erfassen und Abtastzeitpunkte im Ansprechen auf den Startzeitpunkt zu erzeugen, wobei die Abtastzeitpunkte Intervalle aufweisen, die jeweils definiert sind, um der Periode des zweiten Taktes zu entsprechen, wobei der erste Abtastzeitpunkt unter den Abtastzeitpunkten von dem Startzeitpunkt beabstandet ist; - ein Abtastmodul, das dazu ausgelegt ist, an jedem der Abtastzeitpunkte, die ersten Sendedaten abzutasten, um so zweite Sendedaten zu erzeugen, die mit dem zweiten Takt synchronisiert sind; und - einen Sender, der dazu ausgelegt ist, die zweiten Sendedaten zu einem digitalen Signal zu codieren, das Information des ersten Taktes aufweist, und das digitale Signal über den Kommunikationsbus zu senden.
Transceiver nach Anspruch 1, dadurch gekennzeichnet, dass - der Taktgenerator dazu ausgelegt ist, einen Multiplikationstakt mit N Pegelübergangsflanken als Abtastflanken innerhalb jedes Zyklus des zweiten Taktes zu erzeugen, wobei N eine ganze Zahl von größer oder gleich 3 ist; und - der Abtastzeitpunktgenerator dazu ausgelegt ist, einen entsprechenden Abtastzeitpunkt der Abtastzeitpunkte zu erzeugen, jedes Mal, wenn eine (P + k · N)-te Abtastflanke des Multiplikationstaktes nach einer Erfassung des Startzeitpunkts auftritt, wobei P = (N + 1)/2 ist, wenn N eine ungerade Zahl ist, und P = (N + 2)/2 ist, wenn N eine gerade Zahl ist, und k = 0, 1, 2, ..., KLIM ist, wobei KLIM einen oberen Grenzwert von k beschreibt, der auf der Grundlage einer Länge der Sendedaten bestimmt wird.
Transceiver nach Anspruch 1, dadurch gekennzeichnet, dass - der Abtastzeitpunktgenerator ferner einen Zähler aufweist, der dazu ausgelegt ist, die Dauer von einem Bit des digitalen Signals in Übereinstimmung mit dem ersten Takt als einen Periodenzählwert zu zählen; und - der Abtastzeitpunktgenerator dazu ausgelegt ist: - den ersten Abtastzeitpunkt an einem Zeitpunkt zu erzeugen, an dem die Hälfte des Periodenzählwerts entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird, und - nach einer Erzeugung des ersten Abtastzeitpunkts, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn der Periodenzählwert entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird.
Transceiver nach Anspruch 1, dadurch gekennzeichnet, dass - der Abtastzeitpunktgenerator ferner aufweist: - einen Zähler, der dazu ausgelegt ist, die Dauer von einem Bit des digitalen Signals in Übereinstimmung mit dem ersten Takt als einen Periodenzählwert zu zählen, und - einen Offset-Wert-Generator, der dazu ausgelegt ist, ein Intervall zwischen einer Zielflanke und dem Startzeitpunkt zu erzeugen, wobei die Zielflanke eine Pegelübergangsflanke in dem zweiten Takt ist, die unmittelbar vor dem Startzeitpunkt auftritt; und - der Abtastzeitpunktgenerator dazu ausgelegt ist: - den ersten Abtastzeitpunkt an einem Zeitpunkt zu erzeugen, an dem die Hälfte des Periodenzählwerts entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird, und - nach einer Erzeugung des ersten Abtastzeitpunkts, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn die Summe des Offset-Werts und der Hälfte des Periodenzählwerts von dem Zähler erreicht wird, im Ansprechen auf ein Auftreten einer entsprechenden Pegelübergangsflanke in dem zweiten Takt entsprechend der Zielflanke.
Transceiver nach Anspruch 2, dadurch gekennzeichnet, dass - der Abtastzeitpunktgenerator aufweist: - einen Startzeitpunktdetektor, der dazu ausgelegt ist, die Startdaten der ersten Sendedaten als den Startzeitpunkt zu erfassen, und - ein Erzeugungsmodul, das dazu ausgelegt ist, eine Periode zu messen, bis eine (P + k · N)-te Abtastflanke des Multiplikationstaktes seit einer Erfassung des Startzeitpunkts aufgetreten ist, und einen entsprechenden Abtastzeitpunkt der Abtastzeitpunkte zu erzeugen, jedes Mal, wenn die Periode gemessen wird; und - das Abtastmodul ferner aufweist: - einen ersten Signalspeicher, der dazu ausgelegt ist, an jedem der Abtastzeitpunkte, ein entsprechendes Bit der ersten Sendedaten zu halten, und - einen zweiten Signalspeicher, der dazu ausgelegt ist, ein entsprechendes Bit der gehaltenen Bits des ersten Signalspeichers an einem Zeitpunkt zu halten, der mit jeder Pegelübergangsflanke des zweiten Taktes synchronisiert ist.
Transceiver nach Anspruch 3, dadurch gekennzeichnet, dass - der Abtastzeitpunktgenerator ferner aufweist: - einen Startzeitpunktdetektor, der dazu ausgelegt ist, die Startdaten der ersten Sendedaten als den Startzeitpunkt zu erfassen, und - ein Erzeugungsmodul, das dazu ausgelegt ist, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn der Periodenzählwert entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird; und - das Abtastmodul ferner aufweist: - einen ersten Signalspeicher, der dazu ausgelegt ist, an jedem der Abtastzeitpunkte, ein entsprechendes Bit der ersten Sendedaten zu halten, und - einen zweiten Signalspeicher, der dazu ausgelegt ist, ein entsprechendes Bit der gehaltenen Bits des ersten Signalspeichers an einem Zeitpunkt zu halten, der mit jeder Pegelübergangsflanke des zweiten Taktes synchronisiert ist.
Transceiver nach Anspruch 4, dadurch gekennzeichnet, dass - der Abtastzeitpunktgenerator ferner aufweist: - einen Startzeitpunktdetektor, der dazu ausgelegt ist, die Startdaten der ersten Sendedaten als den Startzeitpunkt zu erfassen, und - ein Erzeugungsmodul, das dazu ausgelegt ist, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn die Summe des Offset-Wertes und der Hälfte des Zykluszählwertes von dem Zähler erreicht wird, im Ansprechen auf ein Auftreten einer entsprechenden Pegelübergangsflanke in dem zweiten Takt entsprechend der Zielflanke; und - das Abtastmodul ferner aufweist: - einen ersten Signalspeicher, der dazu ausgelegt ist, an jedem der Abtastzeitpunkte, ein entsprechendes Bit der ersten Sendedaten zu halten, und - einen zweiten Signalspeicher, der dazu ausgelegt ist, ein entsprechendes Bit der gehaltenen Bits des ersten Signalspeichers an einem Zeitpunkt zu halten, der mit jeder Pegelübergangsflanke des zweiten Taktes synchronisiert ist.
Kommunikationssystem mit: - einem Kommunikationsbus; und - mehreren Knoten, die über den Bus kommunikativ miteinander verbunden sind, wobei jeder der mehreren Knoten aufweist: - einen Transceiver zur Übertragung eines digitalen Signals, das codiert ist, um Information eines ersten Taktes aufzuweisen, über den Kommunikationsbus, wobei der Transceiver aufweist: - einen Taktgenerator, der dazu ausgelegt ist, einen zweiten Takt zu erzeugen, der mit dem ersten Takt synchronisiert ist, wobei der zweite Takt eine Periode entsprechend einer Dauer eines Bit eines digitalen Signals auf dem Kommunikationsbus aufweist; - einen Abtastzeitpunktgenerator, der dazu ausgelegt ist, dann, wenn erste Sendedaten an den Transceiver gegeben werden, die asynchron zu dem zweiten Takt sind, Startdaten der ersten Sendedaten als einen Startzeitpunkt zu erfassen und Abtastzeitpunkte im Ansprechen auf den Startzeitpunkt zu erzeugen, wobei die Abtastzeitpunkte Intervalle aufweisen, die jeweils definiert sind, um der Periode des zweiten Taktes zu entsprechen, wobei der erste Abtastzeitpunkt unter den Abtastzeitpunkten von dem Startzeitpunkt beabstandet ist; - ein Abtastmodul, das dazu ausgelegt ist, an jedem der Abtastzeitpunkte, die ersten Sendedaten abzutasten, um so zweite Sendedaten zu erzeugen, die mit dem zweiten Takt synchronisiert sind; und - einen Sender, der dazu ausgelegt ist, die zweiten Sendedaten zu einem digitalen Signal zu codieren, das Information des ersten Taktes aufweist, und das digitale Signal über den Kommunikationsbus zu senden.
Kommunikationssystem nach Anspruch 8, dadurch gekennzeichnet, dass - der Taktgenerator dazu ausgelegt ist, einen Multiplikationstakt mit N Pegelübergangsflanken als Abtastflanken innerhalb jedes Zyklus des zweiten Taktes zu erzeugen, wobei N eine ganze Zahl von größer oder gleich 3 ist; und - der Abtastzeitpunktgenerator dazu ausgelegt ist, einen entsprechenden Abtastzeitpunkt der Abtastzeitpunkte zu erzeugen, jedes Mal, wenn eine (P + k · N)-te Abtastflanke des Multiplikationstaktes nach einer Erfassung des Startzeitpunkts auftritt, wobei P = (N + 1 )/2 ist, wenn N eine ungerade Zahl ist, und P = (N + 2)/2 ist, wenn N eine gerade Zahl ist, und k = 0, 1, 2, ..., KLIM ist, wobei KLIM einen oberen Grenzwert von k beschreibt, der auf der Grundlage einer Länge der Sendedaten bestimmt wird.
Kommunikationssystem nach Anspruch 8, dadurch gekennzeichnet, dass es ferner einen Zähler aufweist, der dazu ausgelegt ist, die Dauer von einem Bit des digitalen Signals in Übereinstimmung mit dem ersten Takt als einen Periodenzählwert zu zählen, wobei der Abtastzeitpunktgenerator dazu ausgelegt ist: - den ersten Abtastzeitpunkt an einem Zeitpunkt zu erzeugen, an dem die Hälfte des Periodenzählwerts entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird, und - nach einer Erzeugung des ersten Abtastzeitpunkts, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn der Periodenzählwert entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird.
Kommunikationssystem nach Anspruch 8, dadurch gekennzeichnet, dass es ferner aufweist: - einen Zähler, der dazu ausgelegt ist, die Dauer von einem Bit des digitalen Signals in Übereinstimmung mit dem ersten Takt als einen Periodenzählwert zu zählen; und - einen Offset-Wert-Generator, der dazu ausgelegt ist, ein Intervall zwischen einer Zielflanke und dem Startzeitpunkt zu erzeugen, wobei die Zielflanke eine Pegelübergangsflanke in dem zweiten Takt ist, die unmittelbar vor dem Startzeitpunkt auftritt, wobei - der Abtastzeitpunktgenerator dazu ausgelegt ist: - den ersten Abtastzeitpunkt an einem Zeitpunkt zu erzeugen, an dem die Hälfte des Periodenzählwerts entsprechend der Dauer von einem Bit des digitalen Signals von dem Zähler erreicht wird, und - nach einer Erzeugung des ersten Abtastzeitpunkts, einen entsprechenden Abtastzeitpunkt der verbleibenden Abtastzeitpunkte zu erzeugen, jedes Mal, wenn die Summe des Offset-Werts und der Hälfte des Zykluszählwerts von dem Zähler erreicht wird, im Ansprechen auf ein Auftreten einer entsprechenden Pegelübergangsflanke in dem zweiten Takt entsprechend der Zielflanke.