CN102820900B - 用于传送被编码以包括时钟信息的信号的收发机 - Google Patents

Abstract

在收发机中，时钟发生器产生与第一时钟同步的第二时钟。第二时钟具有与数字信号的一个比特的持续时间相对应的周期。当与第二时钟异步的第一传输数据被提供给收发机时，采样时序发生器检测第一传输数据的起始数据作为起始时刻，并且响应于该起始时刻，基于第一时钟来产生采样时刻。采样时刻具有间隔，所述间隔中的每一个被定义为与第二时钟的周期相对应。第一采样时刻与起始时刻分隔开。采样模块在采样时刻中的每一个对第一传输数据进行采样，从而产生与第二时钟同步的第二传输数据。

Description

用于传送被编码以包括时钟信息的信号的收发机

技术领域

本发明涉及用于经由通信总线来发送和接收被编码以包括数据和时钟信息的数字信号的收发机。

背景技术

基于诸如CAN总线和LIN总线的通信总线的通信系统频繁地用作可安装在机动车辆中的通信系统。例如，MICHIO SATO在CQ出版有限公司于2005年12月1日出版的“DETAILED DESCRIPTION OF VEHICLENETWORK SYSTEM”中公开了这种通信系统。

这种类型的通信系统是由可通信地连接到通信总线的多个节点构成；例如，这些节点是硬件计算终端或软件模块。该通信系统中的每一个节点配备有信号处理器（例如，CPU和定序器（sequencer）），以及用于经由通信总线来发送和接收编码的数字信号的收发机；编码的数字信号包括根据从信号处理器提供的传输数据信号和时钟信息的采样数据。

为了提高这种通信系统的数据传输效率，期望将通信系统中的相应节点的收发机彼此同步。

一种实现这种同步的技术方法是已知的。该技术方法被设计为使得节点的收发机从信号处理器提供的传输数据信号中采样数据，并且对采样的数据进行编码，使得编码的数字信号包括采样数据和时钟信息。然后，收发机向通信总线发送该编码的数字信号。

在那时，替代节点从总线通信上的编码的数字信号中恢复出时钟信息。然后，该替代节点对其自己产生的自计时（self-clock）的频率进行划分，以产生与该时钟信息所定义的时钟同步的总线时钟，使得收发机按该总线时钟进行操作。

最近，考虑到功耗和费用的减少，这些通信系统的每一个节点的收发机可以配备有简单的振荡器（例如，环形振荡器），以产生具有适度准确度的频率（时钟频率）的自计时。

发明内容

通常，每一个节点的信号处理器被配置为按其自己的与收发机所产生的总线时钟不同的时钟进行操作。这意味着每一个节点的信号处理器与收发机是异步的。

也就是说，如果信号处理器按总线时钟进行操作，则按总线时钟操作的收发机可以在相应比特的持续时间（宽度）的中间点时对从信号处理器提供的传输数据信号的每一个比特（1或0）（其与预置的高信号电平或预置的低信号电平相对应）进行采样。

然而，由于信号处理器按其自己的与收发机所产生的总线时钟不同的时钟进行操作，因此收发机可能在信号处理器提供的传输数据信号从0转换到1或者从1转换到0时从该传输数据信号中采样这些比特（信号电平）。这可能使收发机误识别从信号处理器提供的传输数据信号的信号电平（相应比特）。

由于每一个节点的信号处理器与收发机异步，因此在收发机所产生的总线时钟的周期（每一个循环的长度）与从信号处理器提供的传输数据信号的每一个比特的持续时间之间可能存在差异。由于该差异，在采样期间，传输数据信号的每一个比特的持续时间中的采样点的位置可能逐渐地从预定的位置（例如，相应比特的持续时间的中间）发生偏移。由于此原因，因此需要确定传输数据信号的起始比特的持续时间中的在宽度的中间或者其附近处的采样点的位置。

具体地说，如果每一个节点的收发机配备有用于产生具有适度准确度的频率的自计时的简单振荡器，则这可能导致收发机产生的总线时钟的重复周期和从信号处理器提供的传输数据信号的每一个比特的持续时间之间的差异。这可能增加确定传输数据信号的起始比特的持续时间中的在该持续时间的中间或者其附近处的采样点的位置的需要。

考虑到上面所阐述的环境之后，本发明的一个方面试图提供一种用于发送和接收被编码以包括数据和时钟信息的数字信号的收发机，该收发机被设计为解决上面所阐述的问题和/或需求中的至少一个。

具体地说，本发明的替代方面旨在提供这样的收发机，该收发机能够减少传输数据信号的信号电平（即，比特）的误识别，换言之，能够对传输数据信号的信号电平进行适当地采样。

本发明的另一方面旨在提供一种用于发送和接收被编码以包括数据和时钟信息的数字信号的收发机，其中该收发机能够满足用于确定传输数据信号的起始比特的持续时间中的在持续时间的中间或者其附近处的采样点的位置的需要。

根据本发明的第一示例性方面，提供了一种用于通过通信总线来传送被编码以包括第一时钟的信息的数字信号的收发机。该收发机包括时钟发生器，所述时钟发生器被配置为产生与所述第一时钟同步的第二时钟。第二时钟具有与所述数字信号的一个比特的持续时间相对应的周期。该收发机包括采样时序发生器，所述采样时序发生器被配置为当与所述第二时钟异步的第一传输数据被提供给收发机时，检测所述第一传输数据的起始数据作为起始时刻，并且响应所述起始时刻，基于所述第一时钟来产生采样时刻。所述采样时刻具有间隔，所述间隔中的每一个被定义为与所述第二时钟的周期相对应，并且所述采样时刻中的第一采样时刻与所述起始时刻分隔开。该收发机包括采样模块，所述采样模块被配置为在所述采样时刻中的每一个采样时刻对所述第一传输数据进行采样，从而产生与所述第二时钟同步的第二传输数据。该收发机包括发射机，所述发射机被配置为将所述第二传输数据编码为所述数字信号，并且通过所述通信总线来发送所述数字信号。

本发明的第一示例性方面确定用于所述第一传输数据的采样时刻，使得所述采样时刻具有这样的间隔，所述间隔中的每一个被定义为与所述第二时钟的周期相对应，并且所述采样时刻中的第一采样时刻与所述起始时刻分隔开。这确保所述第一传输数据中的每一个比特的电平转换和该相应比特的相应采样时刻之间存在间隔。因此，可以适当地对所述第一传输数据的比特进行采样。

在本发明的第一示例性方面的第一结构类型中，所述时钟发生器被配置为产生在所述第二时钟的每一个循环中具有作为采样沿的N个电平转换边沿的倍频时钟，其中N是等于或大于3的整数，并且所述采样时序发生器被配置为在检测到所述起始时刻之后，每当所述倍频时钟的第（P+k·N）个采样沿出现时，产生所述采样时刻中的相应一个，其中，当N是奇数时，P=(N+1)/2，当N是偶数时，P=(N+2)/2，k是0、1、2、…、KLIM，其中，KLIM是基于所述传输数据的长度所确定的k的上限。

由于电平转换边沿作为采样沿，因此可以使用倍频时钟的上升沿、下降沿或者上升沿和下降沿二者。如果仅将倍频时钟的上升沿或者下降沿用作采样沿，则倍频时钟在频率上是第二时钟的N倍，换言之，在周期上，其是第二时钟的N约数。否则，如果将倍频时钟的上升沿和下降沿二者均用作采样沿，则倍频时钟在频率上是第二时钟的2N倍，换言之，在周期上，其是第二时钟的2N约数。

本发明的第一示例性方面的第一结构类型的配置在从(P-1)/N和第一传输数据的一个比特的持续时间之积到P/N和第一传输数据的一个比特的持续时间之积的范围之内确定第一传输数据的起始数据的第一采样时刻。这导致确保在第一传输数据中的每一个比特的电平转换和该相应比特的相应采样时刻之间存在空白；即使在最坏情况下，该空白具有等于第一传输数据的相应比特的持续时间的四分之一的长度。因此，可以适当地对第一传输数据的比特进行采样，并且减小对第一传输数据的比特的误识别，从而提高采样的第一传输数据的可靠性。

在本发明的第一示例性方面的第二结构类型中，所述采样时序发生器还包括计数器，所述计数器被配置为根据所述第一时钟对所述数字信号的一个比特的持续时间进行计数作为周期计数值。所述采样时序发生器被配置为在所述计数器达到与所述数字信号的一个比特的持续时间相对应的周期计数值的一半的时刻，产生所述第一采样时刻；并且在产生所述第一采样时刻之后，每当所述计数器达到与所述数字信号的一个比特的持续时间相对应的周期计数值时，产生剩余的采样时刻中的相应一个。

本发明的第一示例性方面的第二结构类型的配置确保在第一传输数据中的每一个比特的电平转换和该相应比特的相应采样时刻之间存在空白；该空白具有基本等于第一传输数据的相应比特的持续时间的一半的长度。因此，除了本发明的第一示例性方面的第一示例以外，这也可以提高采样的第一传输数据的可靠性，从而进一步减小由于第二时钟的周期和第一传输数据的每一个比特的持续时间之间的差异而造成的对第一传输数据的比特的误识别。

在本发明的第一示例性方面的第三结构类型中，所述采样时序发生器还包括：计数器，其被配置为根据所述第一时钟对所述数字信号的一个比特的持续时间进行计数作为周期计数值；偏移值发生器，其被配置为产生目标沿与所述起始时刻之间的间隔，所述目标沿是所述第二时钟中的在所述起始时刻即将到来之前出现的电平转换边沿。所述采样时序发生器被配置为：在所述计数器达到与所述数字信号的一个比特的持续时间相对应的周期计数值的一半的时刻，产生所述第一采样时刻；并且在产生所述第一采样时刻之后，响应于所述第二时钟中的与所述目标沿相对应的相应电平转换边沿的发生，每当所述计数器达到所述偏移值和所述循环计数值的一半之和时，产生剩余的采样时刻中的相应一个。

本发明的第一示例性方面的第三结构类型的配置确保在第一传输数据中的每一个比特的电平转换和该相应比特的相应采样时刻之间存在与本发明的第一示例性方面的第二示例相同的边际。因此，可以实现与第二示例相同的技术效果。

根据本发明的第二示例性方面，提供了一种通信系统。该通信系统包括：通信总线；以及多个节点，其可通过所述总线彼此通信地耦合。所述多个节点中的每一个包括：用于通过所述通信总线来传送对被编码以包括第一时钟的信息的数字信号的收发机。该收发机包括时钟发生器，所述时钟发生器被配置为产生与所述第一时钟同步的第二时钟。所述第二时钟具有与所述通信总线上的数字信号的一个比特的持续时间相对应的周期。该收发机包括采样时序发生器，所述采样时序发生器被配置为当与所述第二时钟异步的第一传输数据被提供给收发机时，检测所述第一传输数据的起始数据作为起始时刻，并且响应于所述起始时刻，产生采样时刻。所述采样时刻具有间隔，所述间隔中的每一个被定义为与所述第二时钟的周期相对应。所述采样时刻中的第一采样时刻与所述起始时刻分隔开。该收发机包括采样模块，所述采样模块被配置为在所述采样时刻中的每一个采样时刻对所述第一传输数据进行采样，从而产生与所述第二时钟同步的第二传输数据。该收发机包括发射机，所述发射机被配置为将所述第二传输数据编码为包括所述第一时钟的信息的数字信号，并且通过所述通信总线来发送所述数字信号。

本发明的第二示例性方面确定用于所述第一传输数据的采样时刻，使得所述采样时刻具有这样的间隔，所述间隔中的每一个被定义为与所述第二时钟的周期相对应，并且所述采样时刻中的第一采样时刻与所述起始时刻分隔开。这确保在所述第一传输数据中的每一个比特的电平转换和该相应比特的相应采样时刻之间存在间隔。因此，可以适当地对所述第一传输数据的比特进行采样。

在结合附图考虑下面的描述之后，将进一步清楚本发明的各个方面的以上和/或其它特征和/或优点。本发明的各个方面可以包括或者排除不同的特征和/或优点（如果适用的话）。此外，本发明的各个方面可以组合其它实施例的一个或多个特征（如果适用的话）。特定的实施例的特征和/或优点的描述不应被解释为对其它实施例或权利要求进行限制。

附图说明

通过下面参照附图对实施例的描述，本发明的其它方面将变得显而易见，其中：

图1是示意性地示出了根据本发明的第一实施例的通信系统的整体结构的示例的框图；

图2A是示意性地示出了在图3中所示的通信总线中使用的编码信号的示例的视图；

图2B是示意性地示出了可通过通信总线进行传送的帧的结构的示例的视图；

图2C是示意性地示出了可在图3中所示的信号处理器的UART和图3中所示的收发机之间传送的块数据的视图；

图3是示意性地示出了构成图1中所示的通信系统的主节点和每一个从节点的结构的示例的框图；

图4是示意性地示出了图3中所示的时序发生器所产生的各种时序信号的时序图；

图5是示意性地示出了图3中所示的编码器/解码器的结构的示例的框图；

图6A是示意性地示出了图5中所示的主节点的编码器的操作的时序图；

图6B是示意性地示出了图5中所示的每一个从节点的编码器的操作的时序图；

图7是示意性地示出了图5中所示的同步电路的结构的示例的框图；

图8A是示意性地示出了同步电路的操作的第一示例的时序图；

图8B是示意性地示出了同步电路的操作的第二示例的时序图；

图9是示意性地示出了根据本发明的第二实施例的同步电路的结构的示例的框图；

图10是示意性地示出了图9中所示的同步电路的操作的示例的时序图；

图11是示意性地示出了根据本发明的第三实施例的同步电路的结构的示例的框图；以及

图12是示意性地示出了图11中所示的同步电路的操作的示例的时序图。

具体实施方式

下面将参照附图来描述本发明的实施例。在这些实施例中，省略或者简化了指定有相同附图标记的相同部件，以避免冗长的描述。

第一实施例

图1中示出了根据本发明的第一实施例安装在作为目标车辆的机动车辆中的通信系统1的整体结构的示例。

通信系统1是由多个节点3和作为通信路径的通信总线5构成，其中多个节点3通过通信总线5可相互通信耦合。例如，每一个节点3是硬件计算终端或软件模块。在第一实施例中，节点3包括用于运行汽车车身（automotive-body）部件（例如，目标车辆的镜子、门锁、窗户等等）的车身应用（应用程序）的车身ECU。节点3还包括用于对机动车辆的运行状况进行测量并且用于对目标车辆的运行状况进行控制的设备（例如，照明设备、驱动器和传感器）。

参见图1，例如，节点3的车身ECU包括车身/雨刷ECU、座椅ECU、镜子ECU、滑门ECU、后门ECU、照明控制ECU、电动倾斜和伸缩ECU等等。例如，节点3的设备包括照明开关（SW）、雨刷开关、光传感器、雨水传感器等等。

雨刷开关通常是关闭的，并且在目标车辆的驾驶员开启时打开，而雨水传感器被配置为例如检测目标车辆的挡风玻璃上的水滴。

车身/雨刷ECU电连接到雨水传感器和用于驱动汽车车身部件的雨刷的雨刷驱动器。车身/雨刷ECU被配置为执行对目标车辆的汽车车身部件和其它ECU以及所有开关的整体控制，特别是控制雨刷驱动器，以便根据雨刷开关的开/关状态和/或雨水传感器所检测的信息来激活或停用雨刷。

座椅ECU电连接到用于调整目标车辆的每一个座椅的位置的驱动器。座椅ECU被配置为在其中存储目标车辆的每一个座椅的最佳位置，并且控制每一个座椅的驱动器，以便当操作相应的电动座椅开关时，将每一个座椅的位置调整到相应的最佳位置。

如果在目标车辆中安装了至少一个滑门，则在其中安装滑门ECU。具体地说，滑门ECU电连接到这样的驱动器，所述驱动器用于在所述至少一个滑门关闭的情况下，当切换相应的车门开关时自动地打开目标车辆的所述至少一个滑门，以及用于在所述至少一个滑门打开的情况下，当切换相应的车门开关时自动地关闭所述至少一个滑门。

镜子ECU电连接到用于调整目标车辆的至少一个镜子的驱动器。镜子ECU被配置为控制用于所述至少一个镜子的驱动器，以便当操作相应的开关时，有角度地调整所述至少一个镜子。

如果在目标车辆中安装了后门，则在其中安装后门ECU。具体地说，后门ECU电连接到这样的驱动器，该驱动器用于在所述后门关闭的情况下，当切换相应的车门开关时自动地打开该后门，以及用于在该后门打开的情况下，当切换相应的车门开关时自动地关闭该门。

为用于照明目标车辆周围的相应区域的每一个照明设备提供照明开关。照明开关通常是关闭的，并且在目标车辆的驾驶员开启时打开。光传感器被配置为对目标车辆前面的照明的亮度水平进行测量。

照明控制ECU电连接到照明开关、光传感器和每一个照明设备，并且被配置为根据照明开关的相应一个的开/关状态和光传感器所测量的照明的亮度水平，对至少一个照明设备进行控制。

电动倾斜和伸缩ECU用作电动驾驶位置调整设备，并且被配置为对目标车辆的方向盘的倾斜和伸缩进行调整。

根据该实施例的通信总线5可以具有高信号电平和低信号电平（例如，高电压电平和低电压电平）。通信总线5被设计为使得如果将第一信号的高电平部分和第二信号的低电平部分同时输出到通信总线5，则在通信总线5上呈现低电平部分，换言之，第二信号赢得（第一信号输掉）总线仲裁。

下面将参照图2A来描述用于通过通信总线5进行传送的编码信号的示例。

参见图2A，在第一实施例中，将PWM编码信号用作用于通过通信总线5传送的编码信号的示例。PWM编码信号由一组第一PWM码和第二PWM码构成；第一PWM码和第二PWM码中的每一个与要通过通信总线5传送的数据比特相对应。第一PWM码和第二PWM码具有彼此不同的预定的第一占空比和第二占空比；第一占空比和第二占空比中的每一个是低信号电平的持续时间和与通过通信总线5传送的每一个数据比特的持续时间相对应的总持续时间之比。也就是说，第一PWM码的第一占空比表示数据比特0，第二PWM码的第二占空比表示数据比特1。

具体地说，将通过通信总线5传送的数据比特0表示成由一组逻辑值“001”构成的第一PWM码。同样，将通过通信总线5传送的数据比特1表示成由一组逻辑值“011”构成的第二PWM码。逻辑值0与通信总线5上的低信号电平相对应，逻辑值1与通信总线5上的高信号电平相对应。也就是说，与第二占空比相比，第一占空比更大。

具体地说，通过通信总线5传送的数据比特0的持续时间的第一个三分之一与逻辑值0（低信号电平）的持续时间相对应，下一个三分之一与逻辑值0的持续时间相对应，最后一个三分之一与逻辑值1（高信号电平）的持续时间相对应。同样，通过通信总线5传送的数据比特1的持续时间的第一个三分之一与逻辑值0的持续时间相对应，下一个三分之一与逻辑值1的持续时间相对应，最后一个三分之一与逻辑值1的持续时间相对应。

应当注意，第一PWM码和第二PWM码将分别称为显性码（显性比特0）和隐性码（隐性比特1）。

如果从节点3发送的信号的显性码在通信总线5上与从替代节点3发送的另一个信号的隐性码冲突，则该显性码赢得总线仲裁，而替代节点3输掉总线仲裁。例如，基于CSMA/CA（载波监听多路访问/冲突避免）来配置根据该实施例的通信系统1。因此，当基于通信总线5的状态了解到总线仲裁的结果时，替代节点停止信号的传输，使得赢得总线仲裁的节点3连续地发送信号。

根据该实施例的节点3按照预先选择的主从协议进行操作。在主从协议中，作为主节点的一个节点3被设计为使用帧与作为从节点的另一个节点3进行通信，其中所述帧中的每一个是要经由通信总线5发送和接收的数据单元。图2B示意性地示出了根据该实施例的帧的结构。

如图2B中所示，帧或消息帧是由以下各项构成：用于指定主节点3允许发送的数据的报头（H）以及包括由该报头指定的数据的可变长度响应。帧的报头由主节点3允许发送的数据的ID构成。这种帧被设计为使得报头的值越低，该帧赢得总线仲裁的可能性（概率）越高。帧的响应至少包括要发送的相应数据、指示该数据的大小（相应的响应的大小）的信息、以及作为错误检测码的示例的用于检查该数据中的错误的CRC（循环冗余校验）码。因此，通过通信总线5将数据作为包括一组报头和响应的帧（消息帧）进行发送。在通信总线5上，为一个帧分配一个时隙，并且传送一个帧需要一个时隙。

应当注意，ID是分配给允许发送的数据的编号，以用于对数据进行唯一标识。

接下来，将描述每一个节点3（换言之，主3a和从3b中的每一个）的整体结构的示例。

每一个节点3被设计为在唤醒模式或者睡眠模式中进行操作。唤醒模式是在其中每一个节点3可以执行分配给相应节点的所有功能（任务）的操作模式，而睡眠模式是在其中每一个节点3不能执行一些功能（任务）以便减少功耗的操作模式。

在第一实施例中，节点3中的车身/雨刷ECU用作主节点（主）3a，而其它节点3用作从节点（从）3b。

在主从协议中，主3a以第一通信模式（常规通信模式）操作，以便连续地发送报头，进而连续地指定允许相应的从3b发送的数据段，从而将该相应的从3b指定成被请求发送该相应的数据段的目标从3b。换言之，主3a对从3进行轮询。通过报头指定的每一个目标从3b以第一通信模式进行操作以发送响应（数据）。

在主从协议中，每一个从3b以第二通信模式（事件通信模式）操作，以便独立于来自主3a的指令，主动地发送数据。

此后，将参照图3来描述主3a的结构和每一个从3b的结构的示例。

主3a是由信号处理器10和收发机20构成。信号处理器10可与收发机20进行通信，并且被配置为基于信息来执行向其分配的任务；已经通过主3a和其它节点3之间的经由通信总线5的通信获得了该信息。收发机20与通信总线5相连，并且被配置为：将从信号处理器10提供的基于NRZ（非归零）码的传输数据TXD编码成基于PWM码的传输数据TX，其中信号处理器10与收发机20的内部时钟CK异步；并且向通信总线5输出该传输数据TX。此外，收发机20被配置为从通信总线5接收基于PWM码的数据RX；将所接收的数据RX解码成基于NRZ码的接收的数据RXD，并将解码后的数据RXD提供给信号处理器10。

信号处理器10被设计成例如普通微计算机电路，该普通微计算机电路是由例如以下各项构成：CPU、包括非易失性存储器的存储介质、IO（输入和输出）接口等等。特别地，信号处理器10是由UART（通用异步接收机发射机）11和振荡器（OSC）12构成。

UART 11被配置为按例如20Kbps的预定的数据传输速率（比特速率）来执行串行启动终止通信。UART 11可以设计成硬件电路或软件模块。振荡器12被配置为生成信号处理器10按其操作的操作时钟，并且生成具有与UART 11的比特速率基本相同的预定的速率的内部时钟CK，从而将该内部时钟CK提供给收发机20。

在该实施例中，使用石英晶体振荡器来设计振荡器12，因此振荡器12能够产生这些具有稳定频率的时钟信号。信号处理器10被配置为以唤醒模式或睡眠模式进行操作，并且向收发机20提供指示相应的节点（主3a）的当前操作模式的模式信号MD。

图2C示意性地示出了从UART 11发送的数据TXD和由此接收的数据RXD中的每一个的结构的示例。参见图2C，将来自UART 11的数据TXD和由此要接收的数据RXD中的每一个设计成块数据，使得一个数据块接一个数据块地发送或接收数据TXD或RXD。数据TXD或RXD的块是由以下各项构成：具有低信号电平的起始比特（0比特）、可配置数量的数据比特（在该实施例中，8比特）、以及具有高信号电平的一个或多个停止比特（在该实施例中，一个停止比特）。也就是说，将根据该实施例的数据TXD和数据RXD中的每一个设计成10比特的块数据。数据TXD和RXD中的每一个被配置为使得：将最低有效位（LSB）分配给作为相应数据TXD或RXD的主要部分的8比特数据的第一比特，并且将最高有效位（MSB）分配给其最后的比特。

在该实施例中，上面所阐述的帧的报头是由单个块数据构成，每一个数据TXD/RXD的8比特数据中的七个比特设置为ID，并且将该8比特数据的剩余一个比特用作校验比特。将从节点3发送的响应是由预定数量的（例如，一个或多个）块数据段构成。可以将大小信息存储在响应中的第一块中。

返回到图3，收发机20是由以下各项构成：时序发生器21、编码器/解码器22、发送缓冲器23、接收缓冲器24和模式控制器25。

时序发生器21配备有由环形振荡器构成的简单振荡器21a；环形振荡器由以环形形式连接的多个变极器构成。简单振荡器21a被配置为产生计数时钟CCK。时序发生器21被配置为对计数时钟CCK进行划分，以生成多个时序信号，多个时序信号中的每一个都与从信号处理器10提供的内部时钟CK同步。

编码器/解码器22被配置为根据时序发生器21所产生的时序信号，对数据（传输数据）TXD进行编码，并且根据时序发生器21所产生的时序信号，对接收的数据RXD进行解码。

发送缓冲器23被配置为将编码器/解码器22所编码的数据作为编码的传输数据TX发送给通信总线5。

接收缓冲器24被配置为在通信总线5上捕获数据（信号）作为接收的数据RX。

模式控制器25被配置为根据从信号处理器10提供的模式信号MD，控制时序发生器21和编码器/解码器22的操作。

如上所述，为了对通信总线5进行总线仲裁，可以使用例如单个线、公用集电极开路电路和上拉电阻，来构造通信总线5和发送缓冲器23的结构。例如，接收缓冲器24被设计成公用比较器，并且被配置为如果通信总线5上的电平高于预先设置的阈值电平，则输出高信号电平，而如果通信总线5上的电平低于预先设置的阈值电平，则输出低信号电平。

模式控制器25被配置为如果模式信号MD表示唤醒模式，则向时序发生器21和编码器/解码器22中的每一个输出控制信号，以启用时序发生器21和编码器/解码器22中的每一个，而如果模式信号MD表示睡眠模式，则使时序发生器21不能产生时序信号。

图4是示意性地示出了时序发生器21所产生的各种时序信号的时序图。在该实施例中，与内部时钟CK相比，计数时钟CCK在频率上充分更高。

例如，除了振荡器21a之外，时序发生器21还由计数器21b和分频器21c构成。计数器21b被配置为根据振荡器21a所产生的计数时钟CCK对内部时钟CK的相邻下降沿（高到低转换边沿）的间隔的长度进行测量，也就是说，内部时钟CK的每一个循环的长度。分频器21c被配置为对表示内部时钟CK的每一第i个循环的长度（也就是说，内部时钟的周期）的计数器21b的周期计数值Ci进行分频（i=1、2、…），从而产生与内部时钟CK同步的各种时序信号。

具体地说，响应于计数时钟CCK的脉冲与内部时钟CK的每一第i个循环的下降沿基本同步，计数器21b从例如初始值0开始对周期计数值Ci进行向上计数，并且响应于计数时钟CCK的脉冲与内部时钟CK的相应第i个循环的上升沿（低到高转换边沿）基本同步，停止对周期计数值Ci的计数，并且将周期计数值Ci重置为初始值。

在针对内部时钟CK的每一第i循环重置周期计数值Ci即将到来之前停止计数时，分频器21c对计数器21b的周期计数值Ci进行划分，从而产生与内部时钟CK同步的各种时序信号。

在该实施例中，时序发生器21产生如下文所描述的各种时序信号的各种时钟；这些各种时钟的每一个具有为内部时钟CK的周期的整数约数的周期。换言之，分频器21c用作频率乘法器，该频率乘法器产生多种时钟中的每一个，其中这些时钟针对内部时钟CK的每一循环具有多个上升沿或下降沿。

参见图4，时序发生器21产生总线时钟BCK、采样时钟SCK、隐性生成的时钟RCK和显性生成的时钟DCK。每一个时钟是由周期的（循环的）脉冲（脉冲型的波形）构成的信号。

总线时钟BCK具有与通过通信总线5传送的信号的比特（隐性比特或显性比特）的持续时间相对应的周期。

具体地说，时序发生器21产生总线时钟BCK，使得对于总线时钟BCK的（i+1）循环来说，将总线时钟BCK的每一对相邻的下降沿和上升沿之间的间隔的长度设置为计数器21b内部时钟CK的针对第i个循环的周期计数值Ci的一半；周期计数值Ci表示内部时钟CK的第i个循环的长度。因此，总线时钟BCK具有与内部时钟CK的重复周期的一半相对应的50%的占空比。

更具体地说，时序发生器21产生总线时钟BCK，使得总线时钟BCK的每一个循环的下降沿与内部时钟CK的相应循环的下降沿基本同步，并且总线时钟BCK的每一循环的下降沿与其相应循环的上升沿之间的间隔被设置为内部时钟CK的相应循环的一半。

例如，参见图4，时序发生器21产生与内部时钟CK的第i个循环的下降沿基本同步的总线时钟BCK的第（i+1）个循环的下降沿，并且产生总线时钟BCK的第（i+1）个循环的上升沿，使得总线时钟BCK的第（i+1）个循环的下降沿和上升沿之间的间隔与计数器21b的针对内部时钟CK的第i个循环的周期计数值Ci的一半（1/2）相一致。

时序发生器21还产生采样时钟SCK，使得采样时钟SCK的一个循环的上升沿与总线时钟BCK的相应循环的下降沿基本同步，其中总线时钟BCK的相应循环的下降沿与内部时钟CK的相应循环的下降沿相对应，并且采样时钟SCK的每一对相邻上升沿之间的间隔的长度（也就是说，采样时钟SCK的每一个循环的长度）被设置为计数器21b的针对内部时钟CK的第i个循环的周期计数值Ci的四分之一；周期计数值Ci表示内部时钟CK的第i个循环的长度。因此，采样时钟SCK具有与内部时钟CK的周期的四分之一（1/4）相对应的25%的占空比。

换言之，针对总线时钟BCK（内部时钟CK）的每一循环，采样时钟SCK具有四个上升沿。

例如，参见图4，时序发生器21产生采样时钟SCK，使得：

采样时钟SCK的第一循环的上升沿与总线时钟BCK的相应第（i+1）循环的下降沿基本同步，其中总线时钟BCK的相应第（i+1）循环的下降沿与内部时钟CK的相应第（i+1）循环的下降沿相对应；

采样时钟SCK的第一循环的上升沿和下一个第二循环的上升沿之间的间隔与计数器21b的针对内部时钟CK的第i个循环的周期计数值Ci的1/4相一致；

采样时钟SCK的第二循环的上升沿和下一个第三循环的上升沿之间的间隔与计数器21b的针对内部时钟CK的第i个循环的周期计数值Ci的2/4相一致；以及

采样时钟SCK的第三循环的上升沿和下一个第四循环的上升沿之间的间隔与计数器21b的针对内部时钟CK的第i个循环的周期计数值Ci的3/4相一致。

时序发生器21还产生隐性生成的时钟RCK，使得在自从总线时钟BCK的相应循环的下降沿开始经过内部时钟CK的周期的长度的1/3的时刻时，出现隐性生成的时钟RCK的每一个循环的上升沿。

例如，参见图4，时序发生器21产生隐性生成的时钟RCK，使得在自从总线时钟BCK的第（i+1）个循环的下降沿开始经过计数器21b的针对内部时钟CK的第i个循环的周期计数值Ci的1/3的时刻时，出现隐性生成的时钟RCK的第（i+1）个循环的上升沿。

时序发生器21还产生显性生成的时钟DCK，使得在自从总线时钟BCK的相应循环的下降沿开始经过内部时钟CK的周期的长度的2/3的时刻时，出现显性生成的时钟DCK的每一个循环的上升沿。

例如，参见图4，时序发生器21产生显性生成的时钟DCK，使得在自从总线时钟BCK的第（i+1）个循环的下降沿开始经过计数器21b的针对内部时钟CK的第i个循环的周期计数值Ci的2/3的时刻时，出现显性生成的时钟DCK的第（i+1）个循环的上升沿。

应当注意，时序发生器21被配置为如果相应节点（主3a）的操作模式是唤醒模式，则根据从模式控制器25提供的指令来激活振荡器21a以产生计数时钟CCK，并且如果模式信号MD表示睡眠模式，则禁用时序发生器21。

接下来，下面将参照图5来描述收发机20的编码器/解码器22的结构的示例。

参见图5，编码器/解码器22是由以下各项构成：同步电路（SYNC）26、编码器27、解码器28和比特判决器29。

同步电路26被配置为将从信号处理器10提供的NRZ编码的传输数据TXD与时序发生器21产生的总线时钟BCK同步，从而产生同步的传输数据dTXD。

编码器27被配置为将从同步电路26输出的同步后的传输数据dTXD编码成PWM编码的传输数据TX，并且将所编码的传输数据TX提供给发送缓冲器23。

解码器28被配置为将经由接收缓冲器24接收的PWM编码的数据RX解码成NRZ编码的接收的数据RXD，并且将解码后的接收数据RXD提供给信号处理器10。

比特判决器29被配置为一个比特接一个比特（一个码接一个码）地将编码器27编码的传输数据TX与接收缓冲器24所接收的接收数据RX进行比较，并且如果基于该比较结果，在通信总线5上，传输数据TX的第一代码或第二代码的信号电平与所接收的数据RX的第一代码或第二代码相一致，则向编码器27输出冲突检测信号CD。

例如，根据该实施例的比特判决器29是由XOR门构成。判决器29被配置为按与总线时钟BCK的每一个循环的上升沿同步的时序，来对传输数据TX和接收的数据RX中的每一个的信号电平进行采样，并且使用XOR门将传输数据TX的采样的信号电平与接收的数据RX的采样的信号电平进行比较，从而将冲突检测信号CD的活跃电平（高或低电平）或非活跃电平（活跃电平的相反电平）作为XOR门的输出进行输出。

具体地说，判决器29将相应节点（主3a）所产生的传输数据TX的采样的信号电平与从替代节点输出的接收的数据RX的采样的信号电平进行比较，并且如果传输数据TX的采样的信号电平是第二代码（隐性码）而所接收的数据RX的采样的信号电平是显性码，则输出冲突信号CD的活跃电平，使得相应的节点（主3a）输掉总线仲裁。另一方面，如果传输数据TX的采样的信号电平不是第二代码（隐性码），则判决器29输出冲突信号CD的非活跃电平，使得相应的节点（主3a）不输掉总线仲裁。

图6A是示意性地示出了主3a的编码器27的操作的时序图。

参见图6A，如果同步的传输数据dTXD的采样的信号电平（采样的比特）显示低信号电平（0比特）（例如，参见第一循环），则编码器27使用总线时钟BCK（具体地说，相应的下降沿）和显性生成的时钟DCK，来产生编码的传输数据TX的显性码，使得同步的传输数据dTXD的0比特的持续时间的2/3是低信号电平，而0比特的持续时间的剩余1/3是高信号电平。

另一方面，如果同步的传输数据dTXD的采样的信号电平（采样的比特）显示高信号电平（1比特）（例如，参见第二循环），则编码器27使用总线时钟BCK（具体地说，相应的下降沿）和隐性生成的时钟RCK，产生编码的传输数据TX的第二代码（隐性码），使得同步的传输数据dTXD的1比特的持续时间的1/3是低信号电平，而1比特的持续时间的剩余2/3是高信号电平。

应当注意的是，如果信号处理器10未提供传输数据TXD，则同步电路26的输入，并且因此编码器27的输入保持高电平，使得经由发送缓冲器23从编码器27向通信总线5不断地提供第二比特（隐性比特）。

此后，与第二代码（隐性码）相对应的预定数量的比特在通信总线5上持续的时间段将称为IFS（帧间状态），并且如果将IFS检测为通信总线5的当前状态，则通信总线5处于空闲状态。

如果冲突检测信号CD从非活跃电平改变为活跃电平，则编码器27被配置为强制地输出第二代码（隐性码），直到独立于相应的同步的传输数据dTXD的信号电平，完成对包括该同步的传输数据dTXD的块数据的信号处理为止。

解码器28被配置为在总线时钟BCK的每一个循环的下降沿处对接收的数据RX进行采样，并且将采样的结果作为解码的接收数据RXD进行输出。

接下来，下面将参照图7来描述同步电路26的结构的示例。

参见图7，同步电路26是由以下各项构成：起始比特检测器51、降值计数器52、OR门53、计数值选择器54、第一锁存器55和第二锁存器56。

起始比特检测器51被配置为检测从信号处理器10提供的传输数据TXD的起始比特的下降沿（起始沿）。降值计数器52被配置为每当采样时钟SCK的上升沿出现时，对从计数值选择器54装载的计数值递减1。

OR门53被配置为在起始比特的起始沿的第一时刻或者在降值计数器52已经计数完（count out）（即，装载的计数值已经达到0）的第二时刻，产生用于将计数值装载到降值计数器52的信号；第一时刻将称为“起始时刻”，第二时刻将称为“CO时刻”。

计数值选择器54被配置为根据起始时刻和CO时刻，选择准备的计数值中的一个作为要装载到降值计数器52的计数值。第一锁存器55被配置为在CO时刻，将从信号处理器10提供的传输数据TXD的信号电平进行锁存。第二锁存器56被配置为每当总线时钟BCK的下降沿出现时，对第一锁存器55的输出进行锁存。同步电路26被配置为将第二锁存器56的输出作为同步的传输数据dTXD进行输出。

在该实施例中，将2和4用作准备的计数值。也就是说，计数值选择器54被配置为选择以下各项作为装载到降值计数器52的计数值：

在起始时刻出现之后、在第一CO时刻出现之前，要装载到降值计数器52的计数值2；

在第一CO时刻出现之后，要装载到降值计数器52的计数值4；以及

在与传输数据TXD的块的比特数量（10比特）相对应的10次CO时刻已经出现（换言之，第十次CO时刻出现）之后，要装载到降值计数器52的计数值2。

具体地说，如图8A和图8B的每一个中所示，当在时间t1，起始比特检测器51检测到从信号处理器10提供的传输数据TXD的起始比特的起始沿时，在当时间t1之后采样时钟SCK的第二上升沿出现的时间t2处，第一锁存器55对传输数据TXD的信号电平（比特）进行采样（锁存），使得第一锁存器55的输出保持在传输数据TXD在时间t2时的采样的数据。

此后，每当在相应的锁存（采样）之后采样时钟SCK的第四上升沿出现时（t3a1、t3a2、…、t3a9），第一锁存器55对传输数据TXD的信号电平（比特）进行采样（锁存），使得第一锁存器55的输出保持在传输数据TXD每次（t3a1、t3a2、…、t3a9）的采样的数据。

在那时，第二锁存器56在总线时钟BCK的每一个下降沿处对第一锁存器55的输出进行采样（锁存），从而产生与总线时钟BCK同步的同步传输数据dTXD。

也就是说，在起始时刻出现之后，每当采样时钟SCK的第（4×k+2）个上升沿出现时（k=0、1、2、…、9），第一锁存器55对传输数据TXD的信号电平进行采样（锁存），使得第一锁存器55的输出保持在传输数据TXD在每一个采样时刻处的采样的数据。然后，第二锁存器56在总线时钟BCK的每一个下降沿处对第一锁存器55的输出进行采样（锁存），从而产生与总线时钟BCK同步的同步传输数据dTXD。

应当注意，图8A和图8B是示出了同步电路26的操作的时序图。图8A示出了当传输数据TXD的起始时刻紧接着采样时钟SCK的上升沿之后出现时的同步电路26的操作的第一示例，图8B示出了当采样时钟SCK的上升沿紧接着传输数据TXD的起始时刻之后出现时的同步电路26的操作的第二示例。

在第一示例和第二示例的每一个中，在传输数据TXD的起始比特的采样时间时，确保从0到1或者从1到0的传输数据TXD的转换和通过采样时钟SCK的相应上升沿进行的传输数据TXD的相应比特的采样时刻之间存在间隔；该间隔具有等于或大于传输数据TXD的相应比特的持续时间（宽度）的四分之一的长度。也就是说，如图8B中所示，即使采样时钟SCK的上升沿紧接着传输数据TXD的起始时刻之后出现，也可以确保该间隔具有等于或者大于传输数据TXD的相应比特的持续时间（宽度）的四分之一的长度。

如上所述，除了对从信号处理器10提供的传输数据TXD进行编码并且对来自通信总线5的接收数据RXD进行解码之外，主3a的收发机20还被设计为即使信号处理器10未向收发机20提供传输数据TXD，以唤醒模式作为其操作模式，来执行第二代码（隐性码）向通信总线5的连续输出。这允许收发机20用作向不同于主3a的另一个节点3提供内部时钟CK的时钟信息的时钟主控部件（clock master）。

返回到图3，每一个从3b以类似于主3a的方式，由信号处理器30和收发机40构成。信号处理器30可与收发机40进行通信，并且被配置为基于相应的从3b和其它节点3之间的经由通信总线5的通信所获得的信息，来执行向其分配的任务。收发机40与通信总线5相连，并且被配置为：将从信号处理器30提供的基于NRZ码的传输数据TXD编码成基于PWM码的传输数据TX；并且向通信总线5输出传输数据TX。此外，收发机40被配置为从通信总线5接收基于PWM码的数据RX；将所接收的数据RX解码成基于NRZ码的接收数据RXD，并且将解码后的数据RXD提供给信号处理器30。

除了省略向收发机40提供内部时钟CK的功能之外，信号处理器30具有与信号处理器10相同的结构。

应当注意，信号处理器30不需要被配置成微型计算机电路。具体地说，信号处理器30可以由用作UART 11的定序器和用于产生定序器按其操作的操作时钟的振荡器构成。

除了收发机10之外，收发机40也是由以下各项构成：时序发生器41、编码器/解码器42、发送缓冲器43、接收缓冲器44和模式控制器45。时序发生器41的一部分与时序发生器21不同，并且编码器/解码器42的一部分与编码器/解码器22不同，以致下面将主要描述这些不同点。

具体地说，时序发生器41与时序发生器21的不同点在于，时序发生器41被配置为产生多个时序信号，所述多个时序信号中的每一个与接收的数据RX同步，其中这些数据与内部时钟CK不同；通过时序发生器21使用内部时钟CK相同的方法，经由接收缓冲器24从通信总线5捕获接收的数据RX（参见图4）。

也就是说，时序发生器41被配置为对从通信总线5捕获的接收数据RX的下降沿进行采样；这些下降沿是接收的数据RX的作为时钟信息的相邻的显性码和/或隐性码（即，相邻显性比特和/或隐性比特）的边界。然后，时序发生器41被配置为产生具有与接收的数据RX的时钟信息（采样的下降沿）同步的下降沿的总线时钟BCK，从而基于该总线时钟BCK对从信号处理器30提供的传输数据TXD进行编码，并且基于该总线时钟BCK对接收的数据RX进行解码。这通过通信总线5在节点3之间建立通信。

如上所述，通信系统1中的每一个节点3的收发机20或40的同步电路26被配置为在起始时刻时间出现之后，每当采样时钟SCK的第（4×k+2）个上升沿出现时（k=0、1、2、…、9），对从信号处理器10或30提供的传输数据TXD的信号电平进行采样（锁存）。然后，同步电路26被配置为在总线时钟BCK的每一个下降沿处对锁存的信号电平进行采样（锁存），从而产生与总线时钟BCK同步的同步传输数据dTXD。每一个节点3的收发机20或40的编码器27或47被配置为对同步电路26所产生的同步传输数据dTXD进行编码。

同步电路26的配置确保在从0到1或者从1到0的传输数据TXD的转换和采样时钟SCK的相应上升沿进行的传输数据TXD的相应比特的采样时刻之间存在间隔，即使在最坏情况下，该间隔也具有等于传输数据TXD的相应比特的持续时间（宽度）的四分之一的长度。因此，可以对传输数据TXD的信号电平（比特）进行适当地采样，从而减少对传输数据TXD的信号电平（比特）的误识别。

应当注意，每一个节点3的收发机20或40的同步电路26被配置为在起始时刻出现之后，每当采样时钟SCK的第（4×k+2）个上升沿出现时（k=0、1、2、…、9），对从信号处理器10或30提供的传输数据TXD的信号电平进行采样（锁存），但是可以配置为在起始时刻出现之后，每当采样时钟SCK的第（4×k+3）个上升沿出现时（k=0、1、2、…、9），对从信号处理器10或30提供的传输数据TXD的信号电平进行采样（锁存）。

此外，应当注意，基于采样时钟SCK针对总线时钟BCK的每一循环具有四个上升沿的事实，来确定传输数据TXD的采样（锁存）时刻（也就是说，采样时钟SCK的第（4×k+2）个上升沿的出现（k=0、1、2、…、9））。

一般而言，如果采样时钟SCK针对总线时钟BCK的每一循环具有N个上升沿或下降沿（N是等于或大于3的整数），则每一个节点3的收发机20或40的同步电路26可以配置为，在起始时刻出现之后，每当采样时钟SCK的第（P+k·N）个上升沿出现时（k=0、1、2、…、9），对从信号处理器10或30提供的传输数据TXD的信号电平进行采样（锁存），其中，当N是奇数时，P是(N+1)/2，当N是偶数时，P是(N+2)/2。也就是说，基于传输数据TXD的块的大小（长度）来确定k。

在第一实施例中，时序发生器21和41中的每一个用作本发明的第一示例性方面的时钟发生器的示例，并且由同步电路26的起始比特检测器51、计数器52和选择器54构成的第一电路用作本发明的第一示例性方面的采样时序发生器的示例。由第一锁存器55和第二锁存器56构成的第二电路用作本发明的第一示例性方面的采样模块的示例，编码器27用作本发明的第一示例性方面的发射机的示例。此外，计数器52用作本发明的第一示例性方面的采样时序发生器的生成模块。

第二实施例

将参照图9和图10来描述根据本发明的第二实施例的通信系统。

根据第二实施例的控制系统的结构和/或功能与通信系统1具有以下不同点。所以，下文将主要描述这些不同点。

编码器/解码器22和42中的每一个是由同步电路26a构成，同步电路26a的结构与根据第一实施例的同步电路26的结构不同。也就是说，主3a的收发机20的同步电路26a在结构上与每一个从3b的收发机40的同步电路26相同。

参见图9，除了同步电路26以外，同步电路26a也由以下各项构成：起始比特检测器51、降值计数器52a、OR门53、计数值选择器54a、第一锁存器55和第二锁存器56。起始比特检测器51、OR门53、第一锁存器55和第二锁存器56的结构和操作与同步电路26的组件51、53、55和56的结构和操作基本相同。

降值计数器52a被配置为每当计数时钟CCK的上升沿出现时，将从计数值选择器54a装载的计数值减小1。

计数值选择器54a被配置为接收计数器21b的针对内部时钟CK的每一第i个循环的周期计数值Ci，并且选择以下各项作为装载到降值计数器52a的计数值：

“Ci/2”，其是在起始时刻出现之后、在第一CO时刻出现之前，要装载到降值计数器52a的周期计数值Ci的一半；

在第一CO时刻出现之后，要装载到降值计数器52a的周期计数值Ci；以及

“Ci/2”，其是在与传输数据TXD的块的比特数量（10比特）相对应的10次CO时刻出现（换言之，第十次CO时刻出现）之后，要装载到降值计数器52a的周期计数值Ci的一半。

具体地说，如图10中所示，当起始比特检测器51在时间t11检测到从信号处理器10提供的传输数据TXD的起始比特的起始沿时，第一锁存器55在降值计数器52a已经计数完计数值“C1/2（i=1）”的时间t12时对传输数据TXD的信号电平（比特）进行采样（锁存），使得第一锁存器55的输出保持在传输数据TXD在时间t12时的采样的数据。

此后，每当自相应的锁存（采样）之后降值计数器52a已经计数完计数值（C2、C3、…、C9）时（t13a1、t13a2、…、t13a9），第一锁存器55对传输数据TXD的信号电平（比特）进行采样（锁存），使得第一锁存器55的输出保持在传输数据TXD的每次（t13a1、t13a2、…、t13a9）的采样的数据。

在那时，第二锁存器56在总线时钟BCK的每一个下降沿处对第一锁存器55的输出进行采样（锁存），从而产生与总线时钟BCK同步的同步传输数据dTXD。

也就是说，在起始时刻出现以后，每当自相应的锁存（采样）之后降值计数器52a已经计数完计数值（Ci/2+k×Ci）时（k=0、1、2、…、9），第一锁存器55对传输数据TXD的信号电平进行采样（锁存），使得第一锁存器55的输出保持在传输数据TXD在每一个采样时刻处的采样的数据。然后，第二锁存器56在总线时钟BCK的每一个下降沿处对第一锁存器55的输出进行采样（锁存），从而产生与总线时钟BCK同步的同步传输数据dTXD。

通过使用同步电路26a的配置，由于计数器21b的周期计数值Ci表示内部时钟CK（也就是说，总线时钟BCK）的周期，因此可以确定传输数据TXD的每一个比特的在其相应比特的持续时间的中间或其附近出的采样时刻（采样位置）。因此，可以更适当地对传输数据TXD的信号电平（比特）进行采样，从而进一步减小传输数据TXD的信号电平（比特）的误识别。

此外，同步电路26a的配置使得可以相对于同步电路26的总线时钟BCK的周期和传输数据TXD的每一个比特的持续时间之差，增加总线时钟BCK的周期和传输数据TXD的每一个比特的持续时间之差的可允许范围。由于该差别，这增加了传输数据TXD的相应比特的采样时刻的可允许变化范围，从而有助于实现收发机20和40的设计和制造。

应当注意，在该实施例中，可以将计数器2b的针对总线时钟BCK的每一个循环获得的周期计数值用作周期计数值Ci，将针对总线时钟BCK的相应循环的计数值的简单平均，或者针对其相应循环的计数值的移动平均，用作计数器2b的周期计数值Ci。

在第二实施例中，时序发生器21和41中的每一个的计数器21b用作本发明的第一示例性方面的第二结构类型的采样时序发生器的示例，并且计数器52用作本发明的第一示例性方面的第二结构类型的采样时序发生器的生成模块的示例。

第三实施例

将参照图11和图12来描述根据本发明的第三实施例的通信系统。

根据第三实施例的控制系统的结构和/或功能与通信系统1具有以下不同点。所以，下文将主要描述这些不同点。

编码器/解码器22和42中的每一个是由同步电路26b构成，同步电路26b的结构与根据第一实施例的同步电路26的结构不同。也就是说，主3a的收发机20的同步电路26b在结构上与每一个从3b的收发机40的同步电路26相同。

参见图11，同步电路26c是由以下各项构成：第一计数器61、起始比特检测器62、第一锁存器63和边沿选择器64、第二计数器65、计算器66、比较器67、第二锁存器68和第三锁存器69。

第一计数器61被配置为每当计数时钟CCK的上升沿或下降沿出现时，对计数值进行向上计数，并且每当总线时钟BCK的上升沿和下降沿中的每一个出现时，对计数值进行重置。

起始比特检测器62被配置为检测从信号处理器10提供的传输数据TXD的起始比特的下降沿（起始沿）。

第一锁存器63被配置为在起始比特检测器62所检测的起始沿的时刻（起始时刻），对第一计数器61的计数值进行锁存。

边沿选择器64被配置为将总线时钟BCK的上升沿或下降沿选择为目标沿；目标沿的类型（上升沿或下降沿）与在起始时刻即将到来之前出现的边沿的类型相匹配。

第二计数器65被配置为每当计数时钟CCK的上升沿或下降沿出现时，对计数值向上计数。

OR门70被配置为在边沿选择器64所选择的目标沿的时刻和起始时刻中的每一个处，产生用于重置第二计数器65的计数值的重置信号。

计算器66被配置为响应于OR门70的输出，选择以下各项中的一个：时序发生器21或41所产生的计数器21b的周期计数值的一半（Ci/2）；通过将Ci/2与第一锁存器63所锁存的计数器61的计数值Cof相加所产生的值“Cof+Ci/2”。值Ci/2将称为“半周期计数值”，计数值Cof将称为“偏移值”。

计算器66还被配置为将半周期计数值Ci/2和偏移值Cof中的所选择一个作为比较值进行输出。

比较器67被配置为将计数器65的计数值与所述比较值进行比较，并且当确定计数器65的计数值与该比较值相一致时，输出信号。

第二锁存器68被配置为在比较器67确定计数器65的计数值与所述比较值相一致的时刻，对从信号处理器10提供的传输数据TX的信号电平（比特）进行锁存，使得第二锁存器68的输出保持在传输数据TXD的采样的数据。

第三锁存器69被配置为在总线时钟BCK的每一个下降沿处对第二锁存器68的输出进行采样（锁存），从而产生与总线时钟BCK同步的同步传输数据dTXD。

具体地说，计算器66被配置为选择以下各项作为所述比较值：

在第一目标沿出现之后、在比较器67的第一输出出现之前，半周期计数值Ci/2；

在第一目标沿出现之后，偏移值Cof和半周期计数值Ci/2之和（Cof+Ci/2）；以及

在边沿选择器64已经选择了与传输数据TXD的块的比特数量（10比特）相对应的多个目标沿之后，半周期计数值Ci/2。

具体地说，如图12中所示，当起始比特检测器62在时间t21检测到从信号处理器10提供的传输数据TXD的起始比特的起始沿时，第一锁存器63将计数器61在时间t21时的当前计数值作为偏移值Cof进行锁存。由于在起始比特出现之前紧邻的总线时钟BCK的边沿是下降沿，因此边沿选择器64将下降沿选择为目标沿。

在起始时刻出现之后、在总线时钟BCK的第一目标沿（第一下降沿）出现（时间t23）之前，将计算器66的比较值维持成半周期计数值C1/2（i=1）。因此，当该比较值（C1/2）与第二计数器65在时间t22时的计数值相一致时，第二锁存器63在时间t22对传输数据TXD的信号电平（比特）进行采样（锁存），使得第二锁存器65的输出保持在传输数据TXD在时间t22时的采样的数据。

在总线时钟BCK的第一目标沿（第一下降沿）在时间t23出现之后，对第二计数器65的计数值进行重置，并且将计算器66的比较值设置为偏移值Cof和半周期计数值C2/2（i=2）之和“（Cof+C2/2）”。然后，当该比较值（Cof+C2/2）与第二计数器65在时间t24a1时的计数值相一致时，第二锁存器63在时间t24a1对传输数据TXD的信号电平（比特）进行采样（锁存），使得第二锁存器65的输出保持在传输数据TXD在时间t24a1时的采样的数据。

也就是说，每当第二计数器65的计数值与所述比较值（Cof+C2/2、Cof+C3/2、…、Cof+C9/2）相一致时（t24a1、t24a2、…、t24a9），第二锁存器65对传输数据TXD的信号电平（比特）进行采样（锁存），使得第二锁存器68的输出保持在传输数据TXD的每次（t24a1、t24a2、…、t24a9）的采样的数据。

在那时，第三锁存器69在总线时钟BCK的每一下降沿处对第二锁存器68的输出进行采样（锁存），从而产生与总线时钟BCK同步的同步传输数据dTXD。

也就是说，由于计数器21b的周期计数值Ci表示内部时钟CK的周期（也就是说，总线时钟BCK），因此可以确定传输数据TXD的每一个比特的在其相应比特的持续时间的中间或者其附近处的采样时刻（采样位置）。因此，可以实现与第二实施例的通信系统相同的效果。

在第三实施例中，时序发生器21和41中的每一个的计数器21b用作本发明的第一示例性方面的第三结构类型的采样时序发生器的计数器的示例，并且第一计数器61和第一锁存器63用作本发明的第一示例性方面的第三结构类型的采样时序发生器的偏移值发生器的示例。第二锁存器68和第三锁存器69用作本发明的第一示例性方面的第三结构类型的采样模块的第一锁存器和第二锁存器的示例。

已经描述了本发明的第一实施例至第三实施例，但是本发明并不限于这些实施例，因此，本发明可以包括落入其范围之内的、第一实施例至第三实施例中的每一个的各种修改。

在第一实施例中，将由周期的脉冲型波形构成的信号用作采样时钟SCK，并且将采样时钟SCK的上升沿用作用于对传输数据TXD进行采样的采样沿，但是本发明并不受限于此。

具体地说，可以将具有50%占空比的信号用作采样时钟SCK，并且将该信号的上升沿和下降沿用作用于对传输数据TXD进行采样的采样沿。

虽然本文描述了本发明的示例性实施例，但是本发明并不限于本文所描述的实施例，而是包括具有如本领域技术人员基于本发明将清楚的修改、省略、（例如，贯穿各个实施例的方面的）组合、调整和/或替代的任何和所有实施例。权利要求中的限定将基于权利要求中使用的语言来广泛地解释，而并不限于本说明书所描述的示例或者在该申请的实施期间所描述的示例，其中示例应被解释为非排他性的。

Claims (11)

1.一种用于通过通信总线来传送被编码以包括第一时钟的信息的数字信号的收发机，所述收发机包括：

时钟发生器，其被配置为产生与所述第一时钟同步的第二时钟，所述第二时钟具有与所述通信总线上的数字信号的一个比特的持续时间相对应的周期；

采样时序发生器，其被配置为当与所述第二时钟异步的第一传输数据被提供给所述收发机时，检测所述第一传输数据的起始数据作为起始时刻，并且响应于所述起始时刻，产生采样时刻，所述采样时刻具有间隔，所述间隔中的每一个被定义为与所述第二时钟的所述周期相对应，所述采样时刻中的第一采样时刻与所述起始时刻分隔开；

采样模块，其被配置为在所述采样时刻中的每一个采样时刻对所述第一传输数据进行采样，从而产生与所述第二时钟同步的第二传输数据；以及

发射机，其被配置为将所述第二传输数据编码为包括所述第一时钟的信息的数字信号，并且通过所述通信总线来发送所述数字信号。

2.根据权利要求1所述的收发机，其中，所述时钟发生器被配置为产生在所述第二时钟的每一个循环中具有作为采样沿的N个电平转换边沿的倍频时钟，其中N是等于或大于3的整数；并且所述采样时序发生器被配置为在检测到所述起始时刻之后，每当所述倍频时钟的第(P+k·N)个采样沿出现时，产生所述采样时刻中的相应一个，其中，当N是奇数时，P＝(N+1)/2，当N是偶数时，P＝(N+2)/2，并且k是0、1、2、…、KLIM，其中，KLIM是基于所述传输数据的长度所确定的k的上限。

3.根据权利要求1所述的收发机，其中，所述采样时序发生器还包括计数器，所述计数器被配置为根据所述第一时钟对所述数字信号的一个比特的所述持续时间进行计数作为周期计数值，并且

其中，所述采样时序发生器被配置为：

在所述计数器达到与所述数字信号的一个比特的所述持续时间相对应的所述周期计数值的一半的时刻，产生所述第一采样时刻；以及

在产生所述第一采样时刻之后，每当所述计数器达到与所述数字信号的一个比特的所述持续时间相对应的所述周期计数值时，产生剩余的采样时刻中的相应一个。

4.根据权利要求1所述的收发机，其中，所述采样时序发生器还包括：

计数器，其被配置为根据所述第一时钟对所述数字信号的一个比特的所述持续时间进行计数作为周期计数值；以及

偏移值发生器，其被配置为产生目标沿与所述起始时刻之间的间隔，所述目标沿是所述第二时钟中的在所述起始时刻即将到来之前出现的电平转换边沿，并且

其中，所述采样时序发生器被配置为：

在所述计数器达到与所述数字信号的一个比特的所述持续时间相对应的所述周期计数值的一半的时刻，产生所述第一采样时刻；以及

在产生所述第一采样时刻之后，响应于所述第二时钟中的与所述目标沿相对应的相应电平转换边沿的出现，每当所述计数器达到所述偏移值和所述周期计数值的一半之和时，产生剩余的采样时刻中的相应一个。

5.根据权利要求2所述的收发机，其中，所述采样时序发生器包括：

起始时刻检测器，其被配置为检测所述第一传输数据的所述起始数据作为所述起始时刻；以及

生成模块，其被配置为测量自从检测到所述起始时刻开始直到所述倍频时钟的第(P+k·N)个采样沿已经出现为止的时段，并且每当测量到所述时段时，产生所述采样时刻中的相应一个，并且

其中所述采样模块还包括：

第一锁存器，其被配置为在所述采样时刻中的每一个采样时刻，对所述第一传输数据的相应比特进行锁存；以及

第二锁存器，其被配置为在与所述第二时钟的每一个电平转换边沿同步的时刻，对所述第一锁存器的所锁存的比特中的相应一个进行锁存。

6.根据权利要求3所述的收发机，其中，所述采样时序发生器还包括：

起始时刻检测器，其被配置为检测所述第一传输数据的所述起始数据作为所述起始时刻；以及

生成模块，其被配置为每当所述计数器达到与所述数字信号的一个比特的所述持续时间相对应的所述周期计数值时，产生所述剩余的采样时刻中的相应一个，并且

其中，所述采样模块还包括：

第一锁存器，其被配置为在所述采样时刻中的每一个采样时刻，对所述第一传输数据的相应比特进行锁存；以及

第二锁存器，其被配置为在与所述第二时钟的每一个电平转换边沿同步的时刻，对所述第一锁存器的所锁存的比特中的相应一个进行锁存。

7.根据权利要求4所述的收发机，其中，所述采样时序发生器还包括：

起始时刻检测器，其被配置为检测所述第一传输数据的所述起始数据作为所述起始时刻；以及

生成模块，其被配置为响应于所述第二时钟中的与所述目标沿相对应的相应电平转换边沿的出现，每当所述计数器达到所述偏移值和所述周期计数值的一半之和时，产生所述剩余的采样时刻中的相应一个，并且

其中，所述采样模块还包括：

第一锁存器，其被配置为在所述采样时刻中的每一个采样时刻，对所述第一传输数据的相应比特进行锁存；以及

第二锁存器，其被配置为在与所述第二时钟的每一个电平转换边沿同步的时刻，对所述第一锁存器的所锁存的比特中的相应一个进行锁存。

8.一种通信系统，包括：

通信总线；以及

多个节点，所述多个节点能够通过所述总线通信地相互耦合，所述多个节点中的每一个包括：

收发机，其用于通过所述通信总线来传送被编码以包括第一时钟的信息的数字信号，所述收发机包括：

时钟发生器，其被配置为产生与所述第一时钟同步的第二时钟，所述第二时钟具有与所述通信总线上的数字信号的一个比特的持续时间相对应的周期；

采样时序发生器，其被配置为当与所述第二时钟异步的第一传输数据被提供给所述收发机时，检测所述第一传输数据的起始数据作为起始时刻，并且响应于所述起始时刻，产生采样时刻，所述采样时刻具有间隔，所述间隔中的每一个被定义为与所述第二时钟的所述周期相对应，所述采样时刻中的第一采样时刻与所述起始时刻分隔开；

采样模块，其被配置为在所述采样时刻中的每一个采样时刻，对所述第一传输数据进行采样，从而产生与所述第二时钟同步的第二传输数据；以及

发射机，其被配置为将所述第二传输数据编码为包括所述第一时钟的信息的数字信号，并且通过所述通信总线来发送所述数字信号。

9.根据权利要求8所述的通信系统，其中，所述时钟发生器被配置为产生在所述第二时钟的每一个循环中具有作为采样沿的N个电平转换边沿的倍频时钟，其中N是等于或大于3的整数，并且所述采样时序发生器被配置为在检测到所述起始时刻之后，每当所述倍频时钟的第(P+k·N)个采样沿出现时，产生所述采样时刻中的相应一个，其中，当N是奇数时，P＝(N+1)/2，当N是偶数时，P＝(N+2)/2，并且k是0、1、2、…、KLIM，其中，KLIM是基于所述传输数据的长度所确定的k的上限。

10.根据权利要求8所述的通信系统，还包括：

计数器，其被配置为根据所述第一时钟对所述数字信号的一个比特的所述持续时间进行计数作为周期计数值，

其中，所述采样时序发生器被配置为：

在所述计数器达到与所述数字信号的一个比特的所述持续时间相对应的所述周期计数值的一半的时刻，产生所述第一采样时刻；以及

在产生所述第一采样时刻之后，每当所述计数器达到与所述数字信号的一个比特的所述持续时间相对应的所述周期计数值时，产生剩余的采样时刻中的相应一个。

11.根据权利要求8所述的通信系统，还包括：

计数器，其被配置为根据所述第一时钟对所述数字信号的一个比特的所述持续时间进行计数作为周期计数值；以及

偏移值发生器，其被配置为产生从目标沿到所述起始时刻的间隔，所述目标沿是所述第二时钟中在所述起始时刻即将到来之前出现的电平转换边沿，

其中，所述采样时序发生器被配置为：

在所述计数器达到与所述数字信号的一个比特的所述持续时间相对应的所述周期计数值的一半的时刻，产生所述第一采样时刻；以及

在产生所述第一采样时刻之后，响应于所述第二时钟中的与所述目标沿相对应的相应电平转换边沿的出现，每当所述计数器达到所述偏移值和所述周期计数值的一半之和时，产生剩余的采样时刻中的相应一个。