DE102012202351A1

DE102012202351A1 - Verfahren zum Vereinzeln eines Wafers

Info

Publication number: DE102012202351A1
Application number: DE102012202351A
Authority: DE
Inventors: Jayachandran Bhaskaran; Adolf Koller; Giuseppe Miccoli
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2011-02-17
Filing date: 2012-02-16
Publication date: 2012-08-23
Anticipated expiration: 2032-02-17
Also published as: DE102012202351B4; US8809120B2; US20140329373A1; US20120211748A1

Abstract

Ein Verfahren zum Vereinzeln eines Halbleiterwafers weist das Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats; das Ätzen des Schichtstapels und eines Teils des Substrats gemäß einem Muster, das einen vorgesehenen Vereinzelungsort definiert, um eine Grabenstruktur zu erhalten; und das Bestrahlen des Substrats mit einem Laserstrahl auf, um das Substrat zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche lokal zu modifizieren. Ein Wafer weist ein Substrat; einen Schichtstapel, der auf einer ersten Oberfläche des Substrats angeordnet ist, wobei der Schichtstapel zumindest eine leitfähige Verbindungsschicht aufweist; eine Grabenstruktur in dem Schichtstapel und einen Teil des Substrats als eine Grenze von zumindest einer Chipregion des Wafers; und eine modifizierte Substratregion, die zwischen einem Boden der Grabenstruktur und einer zweiten Oberfläche des Substrats gegenüberliegend zu der ersten Oberfläche angeordnet ist, auf.

Description

Einige Ausführungsbeispiele gemäß der Erfindung beziehen sich auf ein Verfahren zum Vereinzeln eines Halbleiterwafers. Einige Ausführungsbeispiele gemäß der Erfindung beziehen sich auf einen Wafer als ein Zwischenprodukt während des Verfahrens zum Vereinzeln des Wafers. Einige Ausführungsbeispiele gemäß der Erfindung beziehen sich auf ein Halbleiterbauelement, das aus dem Verfahren zum Vereinzeln eines Wafers erhalten wird.
Die integrierten Halbleiterschaltungen (oder Bauelemente oder Chips...), die auf Wafern hergestellt sind, müssen üblicherweise um eine bestimmte Distanz getrennt voneinander gehalten werden. Diese Distanz wird eine Vereinzelungsstraße, Anreißlinie, Kerbe, Vereinzelungskanal etc. genannt.
Diese Distanz wird benötigt, sodass der Singulierungsprozess, der normalerweise auf einem zerbrechenden, mechanischen Sägeprozess basiert, ausgeführt werden kann, ohne die Schaltungen zu beschädigen. Der Sägeprozess wird normalerweise mit Hilfe eines sich drehenden Diamantrundblattes ausgeführt. In letzter Zeit wird ein Vorschreibeprozess eingesetzt, der durch einen Ablationslaser unterstützt wird. Die Kerbe bzw. Schnittfuge, die jeden Chip auf seinen vier Seiten umgibt, hat eine Breite, die von Technik zu Technik variiert. Durch Verwenden einer herkömmlichen Blattvereinzelung und Berücksichtigen der überzeugenden Herstellungsqualität und Anforderungen an Zuverlässigkeit der heutigen Massenherstellungsstandards (z. B. Null-Fehler-Politik), scheint die schmalste verfügbare Schnittfuge, die bei der Herstellung freigegeben wird, ungefähr 62 μm breit zu sein.
Der Bereich, der für die Schnittfuge erforderlich ist, wird üblicherweise während des Vereinzelungsprozesses zerstört. Aus diesem Grund finden sich häufig temporäre Strukturen in dem Schnittfugenbereich. Zum Beispiel können innerhalb des Raums der Schnittfuge eine Anzahl von Strukturen platziert sein, die notwendig zum Steuern der Herstellungsoperationen sind. Solche Strukturen weisen die typischen elektrischen Teststrukturen eines Prozesssteuerungsmonitors (PCM; PCM = process control monitor), die photolithographischen Ausrichtungsstrukturen, die Zuverlässigkeitstestschaltungen auf Waferebene, Messstrukturen für Filmdicke und kritische Abmessung (CD; CD = critical dimension) etc. auf. Wenn die mechanische drehblattunterstützte Vereinzelungsoperation ausgeführt ist, ist der Waferzustand der Schnittfuge verschwendet und die erwähnten Teststrukturen sind zerstört. Die Breite der Schnittfuge wird im Wesentlichen durch die folgenden Faktoren bestimmt: die Breite des Vereinzelungsblattes, die Breite der Test- und Messstrukturen plus Spielraum für Qualitäts- und Zuverlässigkeitsaspekte.
Wenn eine mechanische drehblattunterstützte Vereinzelung verwendet wird, können üblicherweise die folgenden Beobachtungen gemacht werden:

• Je kleiner der Bereich des Chips, desto höher der Prozentsatz des verschwendeten Wafermaterials in der Schnittfuge.
• Die Kanten der vereinzelten Form bzw. des Chips (die) sind üblicherweise rau und es besteht ein hohes Risiko, die oberen Filme des Chips zu zersplitten.
• Mikrorisse können einfach erzeugt werden, die sich innerhalb der integrierten Schaltung ausbreiten (die Zuverlässigkeitsbeschränkungen darstellen können); folglich muss die integrierte Schaltung vor Rissproblemen geschützt werden mit Hilfe von „Rissstopp”-Strukturen, die ihrerseits den Chipbereich vergrößern.
• Erzeugung von Waferstaub (im Allgemeinen Silizium), was zu einer Verfärbung/Korrosion der Eingangs-/Ausgangsschaltungsanschlussflächen führen kann (im Allgemeinen aus Aluminium hergestellt).
• Die Verwendung von Wasser, das zum Kühlen des Blattes und zum Auswaschen von Schmutz dient, kann zu einer Korrosion des Aluminiums der Anschlussfläche führen.
• Die Vereinzelung muss entlang senkrechter und/oder rechteckiger Schnittfugenlinien ausgeführt werden.

Während der letzten paar Jahre hat sich in der Industrie eine neue Säge/Vereinzelungstechnik entwickelt, die als Stealth-Dicing (verdeckte Vereinzelung) bekannt ist, die auf einem Laserstrahl basiert, um die Singulierung bzw. Vereinzelung der Formen auszuführen. Die Hauptcharakteristik einer solchen Stealth-Dicing-Technik ist, dass der Laserstrahl auf eine auswählbare Tiefe innerhalb des Volumens des Wafers fokussiert ist. Die Energie, die durch den Laserstrahl getragen wird, ist daher in der Lage, lokal die Morphologie des kristallinen Wafers (z. B. Silizium, GaAa etc.) von monokristallin zu polykristallin zu modifizieren. Folglich wird eine präzise lokalisierte Linie mechanischer Belastung in die Masse bzw. das Volumen des Wafers an der ausgewählten Tiefe eingebracht. Wenn der Wafer durch das Stealth-Dicing-Werkzeug verarbeitet wurde, ist er noch immer nicht singuliert. Um jede Form von seinem Nachbar zu trennen, ist es notwendig, eine gesteuerte mechanische Expansion des Wafers auszuüben; eine solche Operation wird in einem separaten Modul der Stealth-Dicing-Maschine ausgeführt, genannt Expander.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Vereinzeln eines Halbleiterwafers, einen Wafer und ein Halbleiterbauelement mit verbesserten Charakteristika zu schaffen.
Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen finden sich in den abhängigen Ansprüchen.
Ein Verfahren zum Vereinzeln eines Halbleiterwafers gemäß den hierin offenbarten Lehren weist folgende Schritte auf: Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats; Ätzen des Schichtstapels und eines Teils des Substrats gemäß einem Muster, das einen vorgesehenen Vereinzelungsort definiert, um eine Grabenstruktur zu erhalten; und Bestrahlen des Substrats mit einem Laserstrahl, um das Substrat lokal zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche zu modifizieren.
Bei einem anderen Ausführungsbeispiel gemäß den hierin offenbarten Lehren weist ein Verfahren zum Vereinzeln eines Halbleiterwafers folgende Schritte auf: Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats, wobei der Schichtstapel eine Metallregion an einem vorgesehenen lateralen Vereinzelungsort und eine Endpassivierungsschicht aufweist; Bilden einer Photoresistschicht auf der Endpassivierungsschicht; Ausführen eines photolithographischen Prozesses zum selektiven Entfernen der Photoresistschicht an einem Ort, der im Wesentlichen lateral mit der Metallregion ausgerichtet ist; Ätzen der Endpassivierungsschicht an dem Ort, der im Wesentlichen lateral mit der Metallregion ausgerichtet ist; Ätzen der Metallregion des Schichtstapels, um die erste Hauptoberfläche des Substrats an dem vorgesehenen lateralen Vereinzelungsort freizulegen; Ätzen des Substrats durch eine Öffnung in dem Schichtstapel, die während des Ätzens der Metallregion erhalten wird, um eine Grabenstruktur in dem Substrat zu erhalten; Bestrahlen des Substrats mit einem Laserstrahl, um das Substrat zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche lokal zu modifizieren; und Singulieren einzelner Chips von dem Wafer.
Bei einem anderen Ausführungsbeispiel gemäß den hierin offenbarten Lehren weist ein Wafer ein Substrat, einen Schichtstapel, der auf einer ersten Hauptoberfläche des Substrats angeordnet ist, eine Grabenstruktur in dem Schichtstapel und in einem Teil des Substrats und eine modifizierte Substratregion auf, die zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats angeordnet ist. Der Schichtstapel kann zumindest eine leitfähige Verbindungsschicht aufweisen. Die Grabenstruktur kann als eine Grenze von zumindest einer Chipregion des Wafers wirken.
Ein anderes Ausführungsbeispiel gemäß den hierin offenbarten Lehren stellt ein Halbleiterbauelement bereit, das ein Substrat, einen Schichtstapel und eine modifizierte Substratregion aufweist. Das Substrat weist eine erste Hauptoberfläche, eine zweite Hauptoberfläche gegenüberliegend zu der ersten Hauptoberfläche und eine laterale Substratoberfläche auf. Der Schichtstapel ist auf der ersten Hauptoberfläche des Substrats angeordnet und weist eine laterale Schichtstapeloberfläche auf. Die laterale Schichtstapeloberfläche ist mit der lateralen Substratoberfläche ausgerichtet. Die modifizierte Substratregion ist an der lateralen Substratoberfläche zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche angeordnet.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 das Prinzip der Stealth-Dicing-Technik;
2 eine Steigerung der Netto-Silizium-Verwendung durch Verwenden kleiner Anzeichenlinien;
3A–3G einen möglichen Prozessfluss zum Vereinzeln eines Wafers gemäß den hierin offenbarten Lehren;
3H–3I zwei mögliche alternative Handlungen innerhalb des möglichen Prozessflusses zum Vereinzeln eines Wafers;
4 einen Teilprozessfluss für die Stealth-Dicing- und Expansionsaktionen;
5 einen Querschnitt durch eine Schnittfugenregion eines Wafers gemäß einem anderen Ausführungsbeispiel der hierin offenbarten Lehren; und
6 eine perspektivische Teilansicht eines Halbleiterbauelements, das unter Verwendung des Verfahren zum Vereinzeln gemäß den hierin offenbarten Lehren singuliert wird.
Bevor Ausführungsbeispiele der vorliegenden Erfindung nachfolgend detaillierter Bezug nehmend auf die Zeichnungen erklärt werden, wird darauf hingewiesen, dass gleiche Elemente oder solche, die auf gleiche Weise funktionieren, mit denselben oder ähnlichen Bezugszeichen und Figuren versehen sind und dass eine wiederholte Beschreibung dieser Elemente weggelassen ist.
1 zeigt eine Erklärung des Stealth-Dicing-Werkzeugs und -Prozesses, der in dem Kontext der Lehren verwendet werden kann, die in diesem Dokument offenbart sind.
1a) zeigt, wie ein Laserstrahl mit Hilfe einer Fokussierungslinse so fokussiert werden kann, dass der Brennpunkt in einer ausgewählten Tiefe innerhalb des Volumens eines Siliziumwafers liegt. Der Laserstrahl kann über den Siliziumwafer bewegt werden, um eine längliche, modifizierte Waferregion zu bilden. In 1a) wird der Laser von links nach rechts bewegt, wie durch den gepunkteten Pfeil angezeigt ist. Somit wurde die modifizierte Waferregion links von dem Brennpunkt des Laserstrahls erzeugt und wird dann rechts von dem Brennpunkt des Laserstrahls erzeugt. Der Laser kann auf kontinuierliche Weise betrieben werden, aber üblicherweise ist der Laser gepulst, sodass kurze Laserpulse mit dem Silizium des Wafers in der Nähe des Brennpunkts in Wechselwirkung treten. Ein Einsatz rechts in 1a) zeigt eine Laserabtastoberfläche, die aus dem Fokussieren des Laserstrahls an der auswählbaren Tiefe innerhalb des Volumens des Siliziumwafers und dem Bewegen des Laserstrahls in der angezeigten Richtung resultiert (Pfeil, gekennzeichnet „Laserabtastung”). Es ist ersichtlich, dass eine relativ gut definierte, modifizierte Region erhalten werden kann, während das umliegende Siliziummaterial im Wesentlichen unverändert ist.
1b) zeigt eine Draufsicht eines Schnittpunkts von zwei Anreißlinien oder Schnittfugen vor und nach dem Expandieren des Wafers.
1c) zeigt einen schematischen Querschnitt durch eine Schnittfugenregion, nachdem der Wafer expandiert wurde. Die Sägestraße oder Anrisslinienbreite (w) kann empirisch geschätzt werden mit der Formel w = 0,30 × (Waferdicke) bis w = 0,40 × (Waferdicke). Daher, wenn ein Wafer bis zu einer Dicke von 300 μm verdeckt vereinzelt werden soll durch Bestrahlen desselben von der oberen Oberfläche, muss w in dem Bereich von 90–120 μm sein. Um eine unerwünschte Brechung oder Reflexion eines Laserstrahls zu vermeiden, muss diese Minimalbreite (w) normalerweise frei von anderen Materialien als Silizium/Siliziumdioxid gehalten werden.
Ein Fokussieren des Laserstrahls in den Siliziumwafer bestimmt eine Bruchlinie. Die tatsächliche Singulierung wird dann durch nachfolgende Bandexpansionen verursacht, unterstützt durch ein Brechwerkzeug. Mehrere Durchlaufe des Laserstrahls, fokussiert auf unterschiedliche Tiefen innerhalb des Volumens des Wafers, induzieren einen gut gesteuerten und genau positionierten Stapel aus Beanspruchungslinien, eine über der anderen.
In 2 ist ein Graph vorgesehen, der als eine Funktion des Chipbereichs (d. h. der Bereich eines einzelnen Chips nach der Singulierung) die Erhöhung der Anzahl von Chips pro Wafer zeigt durch Reduzieren der horizontalen und vertikalen Distanz zwischen benachbarten integrierten Schaltungen oder Chips von einem aktuellen Referenzwert von 62 μm auf eine vorgeschlagene Breite von 2 μm. Die horizontale und vertikale Distanz wird auch „Schnittfugenbreite” genannt. Der Vorteil des Reduzierens der Schnittfugenbreite auf 2 μm ist am besten erkennbar für kleine Chipbereiche, wie z. B. Chipbereiche von 0,1225 mm² oder 0,16 mm². Bei einer Verwendung eines Wafers eines Durchmessers von 200 mm können über 200.000 Chips mit einem Chipbereich von 1,1225 mm² erhalten werden, wenn eine Schnittfugentiefe von 2 μm verwendet wird. Dies ist ungefähr 30% mehr als die Anzahl der Chips, die aus demselben Wafer erhalten werden kann, wenn eine Schnittfugentiefe von 62 μm verwendet wird. Die Abkürzung CPW in 2 bedeutet „Chips pro Wafer”.
Ausführungsbeispiele der hierin offenbarten Lehren verwenden eine zusätzliche Lithographie-Maskierungsschicht. Diese zusätzliche Photolithographie-Maskierungsschicht wird KE-Maske genannt (KE = kerf etch = Schnittfugenätzen).
Gemäß einem Aspekt der hierin offenbarten Lehren wird eine Verwendung eines Nassätzprozesses von Metallen in einem ersten Teil der Vereinzelung des Wafers ausgeführt. Kurz gesagt können die nachfolgenden Schritte in dem Kontext dieses Aspekts der hierin offenbarten Lehren ausgeführt werden:
Während des Herstellungsprozesses eines Wafers wird ein Stapel aus Metall-(oder anderen leitfähigen Material-)Schichten konstruiert, wobei der Stapel aus Metallschichten als Leitungen um die Chipkanten geformt sein kann und (vertikal) miteinander durch entsprechende Durchkontaktierungskontakte verbunden sein kann. Die Durchkontaktierungskontakte können z. B. als Schlitze geformt sein. Als Ergebnis kann ein kontinuierlicher Schichtstapel aus Metallen, der so breit ist wie die KE-Maskenöffnung oder so breit wie die Schnittfugenlinie, erzeugt werden, wobei der resultierende Stapel aus Metallleitungen mit der KE-Maske ausgerichtet ist. Ein Oxidplasmaätzen entfernt die letzte schützende Oxid- oder Nitridschicht (z. B. eine Passivierungsschicht) und legt die obere Metallschicht frei. Ein Nassätzen z. B. basierend auf Wasserstoffperoxid, Schwefelsäure und Wasser (genannt Piranha) kann selektiv den Photoresist wegätzen (der z. B. ein organisches Material aufweist) sowie den Stapel aus Metallschichten. Solche Metalle können Aluminium, Kupfer oder Wolfram sein. Schließlich resultiert ein Schlitz so breit wie die KE-Maskenöffnung und der Schlitz trennt die Chips von der Wafer-(Silizium-)Oberfläche.
Ein Trockenplasmaätzen des Einzelkristallsiliziumwafers (Substrats) wird dann ausgeführt, das einen Schlitz um den integrierten Schaltungschip in dem Silizium ätzt. Für diesen Ätzschritt kann ein anisotropes Ätzen verwendet werden, sodass benachbarte Schaltungen in dem Wafer intakt bleiben.
Der Wafer wird dann mit Hilfe eines Laserstrahls z. B. von der Rückseite bestrahlt. Der Laserstrahl wird auf eine auswählbare Tiefe innerhalb des Volumens des Substrats fokussiert, um eine modifizierte Substratregion in der Nähe des Brennpunkts zu bilden.
Der Wafer kann dann unter Verwendung eines Expanders expandiert werden, um den Singulierungsprozess abzuschließen.
Durch Einsetzen der Stealth-Dicing-Technik, die einen speziellen Laserstrahl verwendet, in Kombination mit Nass- und Trockenplasmaätz-Verarbeitungsschritten, versuchen die hierin offenbarten Techniken, das Problem des Singulierens der integrierten Schaltungen zu lösen, die auf Halbleiterwafern hergestellt sind, die durch eine sehr kleine Distanz getrennt sind (≤ 2 μm). Auf diese Weise wird die mögliche Anzahl von Chips pro Wafer (CPW) und die Oberflächennutzung der Halbleiterwafer erhöht. Als Konsequenz werden die Waferherstellungskosten der integrierten Schaltungen (Chips) reduziert.
Es muss herausgestellt werden, dass beim Reduzieren der Schnittfugenbreite auf die gesagten 2 μm die Test- und Überwachungsstrukturen, die üblicherweise in die Schnittfuge platziert sind, nun neu angeordnet und platziert werden können z. B. in einen Raum aus einem oder mehreren Chips in der Bodenfläche des Wafers, was insbesondere wirtschaftlich für kleine Chipgrößen ist.
Als eine weitere Option zum weiteren Reduzieren der Distanz, die jegliche zwei integrierte Schaltungen auf einem Wafer trennt, von z. B. 62 μm (im Fall einer Schnittfuge, die für eine mechanische Blattvereinzelung entworfen ist) auf einen viel kleineren Wert von 2 μm, stellen die hierin offenbarten Lehren die folgende Lösung dar:
Während des Herstellungsprozesses eines Wafers wird ein Stapel aus Metallschichten, die als Leitungen der Breite W (ungefähr 2 μm) um die Chipkanten geformt sind und miteinander durch geeignete „Durchgangslochstab”-Kontakte verbunden sind, konstruiert. Die „Durchgangslochstab”-Kontakte können tatsächlich als Schlitze geformt sein. Als Ergebnis wird ein kontinuierlicher Stapel aus Metallen konstruiert, der bis zu W breit ist (ungefähr 2 μm).
Eine zweckgebundene Lithographiemaske, hier genannt KE (kerf etch; Schnittfugenätzen), ist mit diesem Stapel aus Metallleitungen ausgerichtet. Ein Oxidplasmaätzen beseitigt die letzte schützende Oxid/Nitrid-Schicht und legt die obere Metallschicht frei.
Ein Nassätzen basierend auf Wasserstoffperoxid, Schwefelsäure und deionisiertem Wasser (genannt Piranha) wird aufgebracht, um den organischen Photoresist selektiv wegzuätzen sowie den Stapel aus Metallen. Solche Metalle sind normalerweise Aluminium, Kupfer oder Wolfram oder Legierungen wie z. B. TiN, TaN und ähnliche. Folglich resultiert ein tiefer Schlitz so breit wie die KE-Maskenöffnung, der die Chips von über der Wafersiliziumoberfläche trennt.
Ein Trockenplasmaätzen des Einzelkristallsiliziumwafers wird dann ausgeführt, was einen Schlitz (auch bekannt als Graben) um die integrierte Schaltung ätzt.
Die Stealth-Laser-Vereinzelung wird von der Rückseite des Wafers angewendet. Eine Infrarotkamera des Stealth-Dicing-Werkzeugs ist in der Lage, die Positionierung des einen oder der mehreren Laserstrahlen mit dem Boden des Schlitzes/Grabens auszurichten.
Somit verwendet ein Aspekt der hierin offenbarten Lehren die Laser-Stealth-Dicing-Technik, die von der Rückseite des Wafersubstrats angewendet wird, in Kombination mit einem Nassätzen eines Metallstapels, gefolgt von einem Trockenplasmaätzen des Wafersubstrats. Die Metallstapelbreite kann bis zu 2 μm schmal und darunter hergestellt sein.
Die vorgeschlagene Anordnung von weitgehend etablierten Waferhalbleiterherstellungstechniken in Verbindung mit einer eher neuen laserunterstützten Vereinzelungstechnik kann die Singulierung von integrierten Schaltungen erlauben, die voneinander durch eine sehr kleine Distanz getrennt sind (≤ 2 μm).
Das vorgeschlagene Ausführungsbeispiel basiert auf einer eindeutigen Verwendung des Nassätzens von Metallen, um den ersten eines 3-Schritt-Schnittes zwischen Chips auszuführen. Der zweite Schritt weist eine Verwendung eines Trockenplasmaätzens auf, um in das Wafersubstrat zu ätzen. Der dritte Schritt basiert auf der Verwendung der Stealth-Laser-Vereinzelungstechnik, üblicherweise von der Rückseite des Wafers.
Die relativ niedrigen Kosten der verwendeten Prozesse erlauben die ökonomische Implementierung einer schmalen Anreißlinie oder Schnittfugenbreite, was zu niedrigeren Chipherstellungskosten führt.
3A–3I zeigen Schritte eines Prozessflusses zum Vereinzeln eines Wafers 110 gemäß einem Ausführungsbeispiel der Lehren, die in diesem Dokument offenbart sind. Bevor die Prozessschritte ausgeführt werden, wird der Wafer 110 detaillierter Bezug nehmend auf 3A beschrieben.
Während der sogenannten BEOL-Verarbeitungsschritte, die gedacht sind, die Metallisierungsstrukturen aufzubauen, die die elektrischen Knoten der integrierten Schaltung verbinden, wird ein geeigneter Stapel derselben Metalle konstruiert (genannt Metallstapelschnittfuge). Ein solcher Stapel aus Metallen kann gebildet werden durch Verwenden typischer Durchgangslochstabschlitze, die mit den Metallen gefüllt sind, genau wie der Rest der Metallisierung und der Verbindungsleitungen innerhalb des Chips 120a, 120b gebaut sind. Der Metallstapel muss nur um alle Seiten der Chips angeordnet sein und an der Region, wo die Trennung der Chips ausgeführt werden muss.
3A zeigt einen Querschnitt durch den Wafer 110. Der Querschnitt geht durch einen ersten Chip 120a und einen zweiten Chip 120b. In 3A ist der erste Chip 120a auf der linken Seite gezeigt und der zweite Chip 120b ist auf der rechten Seite gezeigt, wobei beide Chips durch eine vertikale Schnittfugenlinienregion 132a getrennt sind. Der Wafer 110 weist ein Substrat 210 mit einer ersten Oberfläche 212 und einer zweiten Oberfläche 214 auf, wobei ein Schichtstapel 220 auf der ersten Oberfläche 212 gebildet ist. Der Schichtstapel 220 weist eine Anordnung aus Schichten abwechselnd aus erstem Material 222 und zweitem Material 224 auf. Das erste Material 222 weist z. B. Siliziumoxid auf und das zweite Material 224 weist z. B. ein Nitrid auf. Entlang der Schichten des zweiten Materials 224 sind Ebenen für Metallisierungen als Metallschichten M1, ..., M6 gebildet, die durch das erste Material 222 getrennt sind. Jede der Metallschichten M1, ..., M6 weist unterschiedliche Teile auf (eine Mehrzahl von Komponenten), die an seitlich unterschiedlichen Orten entlang des Schichtstapels 220 gebildet sind. Zum Beispiel ist ein erster Teil der ersten Metallschicht M1a an dem ersten Chip 120a gebildet und ein zweiter Teil der ersten Metallschicht M1b ist an dem zweiten Chip 120b gebildet etc. Die Metallschichten M1, M2, ..., M6 können ferner Durchkontaktierungskontakte V1, V2, ..., V5 verbunden sein. Zum Beispiel verbindet der Durchkontaktierungskontakt V2a die Metallschichten M1a mit M2a (bei dem ersten Chip 120a). Die erste Metallschicht M1 kann mit dem Substrat 210 durch Kontaktstecker CP (contact plugs) verbunden sein. In dem Schichtstapel kann die Anzahl der Metallisierungen 1, 2, 3, 4, 5, 6 oder mehr sein. Die Anzahl der Durchkontaktierungsschichten ist üblicherweise eins weniger als die Anzahl der Metallisierungen.
Bei dem Ausführungsbeispiel, wie in 3A gezeigt ist, sind sechs Schichten aus dem ersten Material 222 durch fünf Schichten aus dem zweiten Material 224 getrennt. Wenn sie von der ersten Oberfläche 212 des Substrats 210 betrachtet wird, weist die letzte Schicht in der Schichtanordnung 220 eine Isolationsschicht 226 und eine weitere Isolationsschicht 225 auf, die z. B. ein Siliziumoxid und ein Nitrid aufweisen. Die Kombination der Isolationsschicht 226 und der weiteren Isolationsschicht 225 kann als eine Endpassivierung des Wafers 210 und des Laserstapels 220 dienen. Natürlich können auch andere Anzahlen von Schichten 222, 224 verwendet werden und die Sequenz bzw. Reihenfolge der Schichten kann zu dem Ausmaß variiert werden, dass mehr als zwei Materialtypen aufeinander angeordnet sind. Entsprechend, obwohl angenommen wird, dass nachfolgend die Anzahl N der Schichten Mi 0 < i < N 6 ist, können andere Anzahlen ebenfalls verwendet werden. Das Substrat 210 weist ein erstes Bauelement 230a auf, das in dem ersten Chip 120a angeordnet ist, und ein zweites Bauelement 230b, das in dem zweiten Chip 120b angeordnet ist. Das erste und das zweite Bauelement 230a und 230b können z. B. einen Transistor mit dotierten Regionen in dem Substrat aufweisen (das z. B. Silizium aufweist). Das erste Bauelement 230a kann mit der Metallschicht M1a durch einen ersten Kontaktstecker 232a verbunden sein und das zweite Bauelement 230b kann mit der Metallschicht M1b durch einen zweiten Kontaktstecker 232b verbunden sein. Die Metallschichten M1a und M1b sind ihrerseits mit den Metallschichten M2a, M3a, ..., M6a und M1b, M2b, ..., M6b durch die Durchkontaktierungskontakte V1a, ..., V5a und durch V1b, ..., V5b verbunden. Der erste Chip 120a ist durch einen ersten Abdichtring 160a abgedichtet und der zweite Chip 120b ist durch einen zweiten Abdichtring 160b abgedichtet, wobei der erste und der zweite Abdichtring 160a und 160b jeweils zwei Komponenten der Metallschichten M1, M2, ..., M6 aufweisen, die durch zwei Komponenten der Durchkontaktierungskontakte V1, V2, ..., V5 verbunden sind.
Die Abdichtringe 160a, 160b können relativ klein sein, z. B. zwischen 2 und 8 μm breit, vorzugsweise zwischen 4 und 6 μm breit oder ungefähr 5 μm breit. Als Vergleich sind die Abdichtringe bei aktuellen Halbleiterwaferstrukturen zwischen 20 und 30 μm breit.
Genauer gesagt weisen die Metallschichten Mi = (M1, M2, M3, ..., M6) eine Mehrzahl von Komponenten Mia, Mib, Mic, Mid, Mie und Mif auf (der Index i = 1, 2, ..., 6 zählt die unterschiedlichen Ebenen). Die Metallschichten Mia sind an dem ersten Chip 120a angeordnet, die Metallschicht Mib ist an dem zweiten Chip 120b angeordnet, die dritte und vierte Metallschicht Mic und Mid sind an dem ersten Abdichtring 160a angeordnet und die Metallschichten Mie und Mif sind an dem zweiten Abdichtring 160b angeordnet. Die Metallschichten Mi sind durch die Durchkontaktierungskontakte Vi verbunden, wobei die Komponente Via der Durchkontaktierungskontakte Vi die Metallschichten Mia an dem ersten Chip 120a kontaktieren, die Durchkontaktierungskontakte Vib die Metallschichten Mib an dem zweiten Chip 120b verbinden, die Durchkontaktierungskontakte Vic und Vid die Metallschichten Mic und Mid an dem ersten Abdichtring 160a verbinden. Die Durchkontaktierungskontakte Vie und Vif verbinden die Metallschicht Mie und Mif an dem zweiten Abdichtring 160b. Auf diese Weise ist die erste Oberfläche 212 mit der letzten Metallschicht M6 verbunden, die ihrerseits von der Isolationsschicht 226 durch einen letzten Teil des ersten Materials 222 getrennt ist (d. h. die weitere Isolationsschicht 225).
Mögliche Materialien für die Metallschichten M1, M2, ..., M5 weisen Aluminium oder Kupfer auf, die Metallschicht M6 kann Aluminium aufweisen, die Durchkontaktierungskontakte V1, V2, ..., V6 können Aluminium oder Kupfer aufweisen. Der Durchkontaktierungskontakt V5 und die Kontaktstecker bzw. Kontaktstifte CP können Wolfram aufweisen. Dies sind exemplarische Materialien und andere Ausführungsbeispiele weisen unterschiedliche Materialien auf. Zusätzlich dazu kann die Anzahl der Schichten sowie die Anzahl der Metallisierungen bei anderen Ausführungsbeispielen unterschiedlich sein.
In der Situation, die in 3A gezeigt ist, können die Chips, die innerhalb des Substrats 210 gebildet sind, der Stapel 220 und die Isolations- oder Passivierungsschicht 226, 225 vollständig verarbeitet sein, insofern, als diese Chips nur vereinzelt werden müssen und keine weitere Verarbeitung im Hinblick auf die Schaltbilder einer Schaltungsanordnung der Chips notwendig ist. Einige Abschnitte der oberen Metallschicht M6 können Kontaktanschlussflächen bilden oder mit denselben in Kontakt treten, wobei die Kontaktanschlussflächen in 3A nicht gezeigt sind, um das Verständnis von 3A und der nachfolgenden Figuren zu erleichtern. Die Kontaktanschlussflächen erlauben einen externen Kontakt der Schaltungsanordnung der Chips und sind nicht durch die Isolationsschicht 226 abgedeckt, die ansonsten alle Chipbereiche abdeckt.
Entlang der vertikalen Schnittfugenlinienregion 132a weist der Schichtstapel 220 leitende Materialien von der ersten Oberfläche 212 zu der letzten Metallschichtebene M6 auf. Somit weist die Schnittfugenlinienregion 132a einen Schichtstapel auf, der z. B. durch eine Mehrzahl von Metallschichten entlang der Metallschichten M1, M2, M3, ..., M6 gebildet ist, die ihrerseits durch Durchkontaktierungskontakte V1, V2, ..., V5 verbunden sein können. Auf der letzten Metallebene M6 sind zwei Isolationsschichten 225 und 226 vorhanden, die wiederum den Wafer 110 schützen können. Auf der anderen Seite verbindet ein Kontaktstecker CP die erste Metallebene M1 mit dem Substrat 210.
Ein mögliches Material der sechs Ebenen M6 aus Metallschichten ist Aluminium, die Durchkontaktierungskontakte V5 und der Kontaktstecker CP zwischen der ersten metallischen Schicht M1 und dem Substrat 210 können z. B. Wolfram aufweisen und das Material der Metallebenen M1 bis M5 sowie die Durchkontaktierungskontakte V1 bis V4 können z. B. Aluminium oder Kupfer aufweisen.
Nach dem Erklären der Struktur des Wafers werden als Nächstes die Vorgänge der Vereinzelung beschrieben. Bei einer ersten Aktion der Vereinzelung des Wafers 110 wird eine KE-Resistschicht 310 auf die Isolationsschicht 226 aufgebracht. Die KE-Resistschicht 310 kann z. B. ein organisches Material aufweisen und wird durch Verwenden einer KE-Maske strukturiert. Genauer gesagt können die nachfolgenden Aktionen ausgeführt werden: Bilden einer Photoresistschicht (KE) und Ausführen eines photolithographischen Prozesses zum selektiven Entfernen eines Photoresists KE über der Metallstapelschnittfuge.
3B zeigt ein Ergebnis der Strukturierung der KE-Resistschicht 310 mit einem ersten Teil 310a und einem zweiten Teil 310b, die durch eine Öffnung 320 aufgrund der Strukturierung getrennt sind. Die Öffnung 320 ist entlang der vertikalen Schnittfugenlinie 332a positioniert (die sich in der Richtung senkrecht zu der Zeichenebene fortsetzt). Der erste Teil 310a der KE-Resistschicht ist daher auf dem ersten Chip 120a mit dem ersten Abdichtring 160a gebildet, der zweite Teil der KE-Resistschicht 310b ist auf dem zweiten Chip 120b mit dem zweiten Abdichtring 160b gebildet und entlang der Öffnung 300 ist die Isolationsschicht 226 freigelegt. Nach dem Freilegen der Isolationsschicht 226 kann eine Entwicklung an dem ersten und zweiten Teil der KE-Resistschichten 310a, 310b ausgeführt werden. Die Strukturierung der KE-Resistschicht 310 kann z. B. einen Ätzschritt aufweisen.
In 3C wird (oder wurde) ein Vorgang zum selektiven Ätzen ausgeführt, um die Isolationsschicht 226 und die weitere Isolationsschicht 225 zu entfernen, die z. B. ein Siliziumoxid und ein Nitrid aufweisen. Folglich ist die sechste Ebene aus Metallschichten M6 entlang der Öffnung 320 freigelegt. Anders ausgedrückt kann ein Trockenplasmaätzen (oder alternativ ein nasschemisches Ätzen) ausgeführt werden, um die letzten dielektrischen Passivierungsschichten über der Metallstapelschnittfuge zu entfernen.
Nach dem KE-Ätzen der oberen Oxid-Nitrid-Schicht zeigt 3D einen Ätzvorgang, bei dem das leitende Material entlang dem Schichtstapel 220 von der Öffnung 320 zu der ersten Oberfläche 212 des Substrats 210 entfernt wird. Daher wird entlang der vertikalen Schnittfugenlinienregion 132a der Schichtstapel 220 des ersten Chips 120a mit dem ersten Abdichtring 160a von dem Schichtstapel 220 des zweiten Chips 120b mit dem zweiten Abdichtring 160b getrennt. Der Schritt des Entfernens der leitenden Materialien entlang der vertikalen Schnittfugenlinienregion 132a kann z. B. einen Ätzschritt aufweisen, der selektiv die Metallschichten M6–M1, den Durchkontaktierungskontakt V1–V5 und den Kontaktstecker CP ätzt, z. B. auf dem Substrat 210. Während dieses Ätzprozesses kann das Substrat 210 auch zu einem gewissen Grad geätzt werden (in dieser Figur nicht gezeigt), so dass auch ein Teil des Substrats 210 während dieses Schritts entfernt wird.
Der Vorgang des Entfernens der leitenden Materialien kann z. B. das KE-Schnittfugenätzen, Nassätzen, das z. B. auf einer chemischen Lösung, genannt Piranha, basiert, aufweisen, das selektiv organische Photoresiste sowie Metalle entfernt. Natürlich können auch andere chemische Lösungen anwendbar sein. Zu der Zeit, zu der das leitende Material innerhalb der Öffnung 320 entlang der vertikalen Schnittfugenlinienregion 320a entfernt wird, kann auch die KE-Resistschicht 310 (oder ihre Teile 310a, 310b etc.) entfernt werden. Dies ist möglich durch geeignetes Auswählen der chemischen Lösung.
3E zeigt einen Schritt, bei dem ein Teil 326 des Substrats 210 entfernt wird, z. B. bis zu einer Tiefe D, die z. B. kleiner ist als die Dicke L des Substrats 210. 3E zeigt ferner, dass während des Ätzschrittes, der die metallischen Schichten innerhalb des Schichtstapels 220 entfernt, auch eine kleine Menge der Dicke ΔD des Substrats 210 entfernt wird. Dieser Schritt kann ein anisotropes Ätzen aufweisen, das Substratmaterial nur entlang der vertikalen Schnittfugenlinienregion 132a entfernt, und kann einen Plasmaätzschritt aufweisen. Entsprechend können die folgenden Handlungen ausgeführt werden: Durchführen eines nasschemischen Ätzens (basierend auf einer geeigneten Lösung eines Wasser-Schwefelsäure-Wasserstoffperoxids, im Allgemeinen bezeichnet als Piranha), um den Photoresist zu entfernen sowie eine volle Metallstapelschnittfuge. Piranha ist selektiv für Siliziumoxid und Siliziumnitrid. Als Ergebnis wird das Wafersubstrat freigelegt. Anders ausgedrückt, während der gesamte Metallstapel oder die Säule entfernt wird, ist das umliegende Oxid nicht oder nur vernachlässigbar durch den Nassätzprozess beeinträchtigt.
Die Grabenstruktur kann eine Tiefe D von 10 bis 50 μm aufweisen, vorzugsweise 15 bis 40 μm und vorzugsweise 20 bis 30 μm. Die Grabenstruktur kann üblicherweise eine Minimaltiefe von 1 μm aufweisen.
Mit einer Tiefe D der Grabenstruktur von mindestens 10 μm sind die modifizierten Substratregionen, die während des Stealth-Dicing-Prozesses erzeugt werden, ausreichend weit entfernt von den elektronischen Strukturen 230a, 230b, wie z. B. Transistoren, Dioden etc., die sich üblicherweise in den Chips 120a, 120b finden. Auf diese Weise tritt praktisch keine Modifikation der elektrischen Eigenschaften der Halbleiterbauelemente 230a, 230b während des Vorgangs der Bestrahlung des Substrats mit dem Laserstrahl auf.
Der Metallstapel, der weggeätzt wird, um die Grabenstruktur freizulegen, kann mit derselben Präzision positioniert sein wie die Halbleiterstrukturen, die in den Chips 120a, 120b erzeugt sind. Während des Vorgangs der Bestrahlung des Substrats mit einem Laserstrahl, wie nachfolgend Bezug nehmend auf 3H oder 3I erklärt wird, kann eine Kamera das Vorhandensein der Gräben oder Schlitze erkennen, die auf einer unteren Oberfläche sind. Auf diese Weise kann eine hochpräzise Positionierung des Stealth-Dicing-Werkzeugs erreicht werden.
3E zeigt ferner das Ergebnis eines Plasmatrockenätzens des Wafersubstrats, um einen Grabenschlitz um jeden Chip zu bilden.
3F zeigt das Ergebnis eines anschließenden Verdünnungsprozesses des Wafers 210 von der zweiten Oberfläche 214, so dass das Substrat eine Dicke L' aufweist, die im Allgemeinen größer ist als die Tiefe D des Teils 326 des Substrats 210, was in dem vorangehenden Schritt entfernt wurde. Dieser Verdünnungsprozess zum Reduzieren der Dicke des Substrats 210 von einem Anfangswert L auf einen kleineren Wert L' ist optional. Somit wird ein Waferrückseitenschleifen ausgeführt, um die Wafersubstratdicke auf den benötigten Wert zu reduzieren (optionaler Schritt).
3G zeigt einen Vorgang des Wafervereinzelungsprozesses, bei dem ein Laserrückseiten-Stealth-Dicing ausgeführt wird. Eine Laserquelle 380 erzeugt einen Laserstrahl, der auf eine Tiefe innerhalb des Substrats 210 zwischen einem Boden des Teils 326, der eine Graphenstruktur bildet, und der zweiten Hauptoberfläche 214 fokussiert ist. Die zweite Hauptoberfläche 214 ist üblicherweise gegenüberliegend zu der ersten Hauptoberfläche 212. Es wird darauf hingewiesen, dass abhängig davon, ob der optionale Schleifvorgang, der in 3F gezeigt ist, ausgeführt wurde oder nicht, die Distanz zwischen der ersten Hauptoberfläche 212 und der zweiten Hauptoberfläche 214 entweder der Originalwert L oder der reduzierte Wert L' sein kann.
Der Laserstrahl, der auf die Substratregion zwischen der Grabenstruktur 326 und der zweiten Hauptoberfläche 214 fokussiert ist, kann das Substratmaterial in der Nähe des Brennpunkts lokal modifizieren, wenn die Leistung des Laserstrahls in einem bestimmten Leistungsbereich ist. Genauer gesagt kann der Laserstrahl das Substratmaterial modifizieren durch Umwandeln des anfänglich monokristallinen Substratmaterials in eine polykristalline Struktur. 3G zeigt zwei modifizierte Regionen 381, die durch Fokussieren des Laserstrahls auf zwei unterschiedliche Tiefen innerhalb des Volumens des Substrats 210 erhalten werden. Eine einzelne, modifizierte Region 381 könnte ebenfalls eingesetzt werden, oder eine größere Anzahl von modifizierten Regionen als zwei. Üblicherweise ist die modifizierte Region 381 linienförmig in der Richtung senkrecht zu der Zeichenebene von 3G.
Ein Stealth-Dicing-Werkzeug, das zum Ausführen des Vorgangs des Laserrückseiten-Stealth-Dicings verwendet wird, kann Ausrichtungsmerkmale aufweisen, die üblicherweise durch eine Infrarot-Kamera unterstützt werden. Die Ausrichtungsmerkmale des Stealth-Dicing-Werkzeugs sind in der Lage, den Laser auszurichten, der auf den Boden der Grabenstruktur 236 schießt, gebildet bei dem Vorgang, der in 3F dargestellt ist.
Der Materialstapel, der weggeätzt wird, um die Grabenstruktur zu bilden, kann mit derselben Präzision positioniert werden wie die Halbleiterstrukturen, die in den Chips 120a, 120b erzeugt sind. Während des Vorgangs der Bestrahlung des Substrats mit einem Laserstrahl kann eine Kamera das Vorhandensein der Gräben oder Schlitze sehen, die auf einer unteren Oberfläche vorhanden sind. Auf diese Weise kann eine hochpräzise Positionierung des Stealth-Dicing-Werkzeugs erhalten werden.
Die Chips sollen singuliert bzw. vereinzelt sein, sobald sie durch das Expandermodul des Stealth-Dicing-Werkzeugs verarbeitet wurden, wie im Kontext der Beschreibung von 4 erklärt wird.
Als eine Alternative für die Vorgänge gemäß 3F und 3G können die Vorgänge, die in 3H und 3I dargestellt sind, ausgeführt werden. Anstatt ein Plasmatrockenätzen des Wafersubstrats 210 auszuführen, um einen Grabenschlitz um jeden Chip zu bilden, kann ein nasschemisches Ätzen (basierend auf einer geeigneten KOH-Lösung) ausgeführt werden. Aufgrund der anisotropen Ätzeigenschaften der KOH-Lösung weist der resultierende Grabenschlitz 327 ein V-förmiges Profil auf. Das Ergebnis des nasschemischen Ätzens ist in 3H gezeigt. Ein typisches Verhältnis zwischen der Breite W und der Tiefe D des V-förmigen Profils kann D = 0,7 W sein.
Der Vorgang, der in 3I dargestellt ist, entspricht weitgehend dem Vorgang, der in 3G dargestellt ist. Die Laserquelle 380 erzeugt einen Laserstrahl, der auf eine Tiefe innerhalb des Volumens des Substrats 210 zwischen der Grabenstruktur 327 und der zweiten Hauptoberfläche 214 des Substrats 210 fokussiert ist. Zwei modifizierte Substratregionen 381 sind in 3I dargestellt, die vertikal zu der Spitze der Grabenstruktur 327 ausgerichtet sind. Es wird darauf hingewiesen, dass die Größe der modifizierten Region 381 nicht notwendigerweise maßstabsgetreu z. B. mit der Breite W der Grabenstruktur 327 ist. Zum Beispiel könnten die modifizierten Regionen 381 so breit oder sogar breiter sein als die Breite W der Grabenstruktur 327.
Gemäß einigen Ausführungsbeispielen der hierin offenbarten Lehren ist ein durchgehender Abschnitt, der entweder Metall oder ein dielektrisches Material sein kann, um jeden Chip definiert, d. h. entlang der Anreißlinien. Dieser kontinuierliche oder durchgehende Abschnitt wird dann mit Hilfe eines selektiven Ätzprozesses geätzt, so dass jegliches umliegende Material nicht oder nur vernachlässigbar durch den selektiven Ätzprozess beeinträchtigt wird. Wenn der Ätzprozess die erste Hauptoberfläche des Substrats erreicht, wird ein Überätzen ausgeführt, um einen Graben zu bilden. Alternativ kann ein anderer Ätzprozess verwendet werden, der insbesondere das Substratmaterial ätzt. Ein nachfolgender Stealth-Dicing-Vorgang wird üblicherweise von der Rückseite des Substrats ausgeführt, d. h. von der Seite der zweiten Hauptoberfläche 214. Das Stealth-Dicing könnte jedoch auch von der Vorderseite des Wafers ausgeführt werden.
4 stellt eine Anzahl von Vorgängen dar, die während eines zweiten Teils des Wafervereinzelungsprozesses ausgeführt werden, gemäß den hierin offenbarten Lehren. Die Vorgänge, die in 4 dargestellt sind, beginnen nachdem alle Ätzvorgänge auf dem Wafer ausgeführt wurden, d. h. entweder nachfolgend zu dem Zustand, der in 3F dargestellt ist, oder nachfolgend zu dem Zustand, der in 3H dargestellt ist.
In 4a) ist der Wafer 110 an einer Waferbefestigungseinrichtung 410 befestigt. Bei dem in 4 gezeigten Beispiel ist der Wafer 110 ein 8''-Wafer. Die Waferbefestigungseinrichtung 410 ist an einem 8''-Rahmen 412 befestigt. 4b) entspricht 3G oder 3I. Der Wafer 110, der umgedreht auf der Waferbefestigungseinrichtung 410 platziert ist, wird einer Stealth-Dicing-Operation unter Verwendung der Laserquelle 380 unterzogen. Es wird darauf hingewiesen, dass auf dieser Stufe der Wafer 110 noch nicht tatsächlich singuliert ist, sondern nur an der vorgesehen Vereinzelungsstelle geschwächt wurde, aufgrund des Stealth-Dicing-Prozesses und der vorangehend gebildeten Grabenstrukturen.
Die eigentliche Singulierung wird während eines Vorgangs ausgeführt, der in 4c) dargestellt ist. Die Waferbefestigungseinrichtung 410 wird mit Hilfe eines Klemmrings 413 erweitert, ein Brechwerkzeug 414 kann über die untere Oberfläche der Waferbefestigungseinrichtung 410 geschoben werden, die gegenüberliegend zu der Oberfläche ist, wo der Wafer 110 platziert ist. Das Brechwerkzeug 414 lenkt die Waferbefestigungseinrichtung 410 und den Wafer 110 lokal ab, was verursacht, dass der Wafer 110 an den vorgesehenen Singulierungspositionen bricht, wenn das Brechen noch nicht aufgrund der Erweiterung der Waferbefestigungseinrichtung 410 aufgetreten ist. Die Vorgänge, die in 4c) gezeigt sind, führen zu einzelnen, singulierten Chips 12a, 120b.
Abhängig von der gewünschten Verpackung oder dem Versand der einzelnen, singulierten Chips 120a, 120b, etc. bestehen unterschiedliche Optionen zum Handhaben der Chips 120, 120b, ....
4 stellt zwei dieser Optionen dar. Eine erste Option ist in 4d1) gezeigt. Während sie immer noch auf der Waferbefestigungseinrichtung 410 sind, werden die singulierten Chips mit ultraviolettem Licht bestrahlt. Wenn der Wafer auf der Befestigungseinrichtung platziert ist (4a), kann er durch ein spezielles Haftband gehalten werden, das die Eigenschaft hat, seine Haftstärke wesentlich zu reduzieren, wenn es durch eine geeignete Dosis ultravioletter (UV-Energie) bestrahlt wird. In einem nachfolgenden Schritt, gezeigt in 4e, werden die individuellen, singulierten Chips durch einen Die-Bonder bzw. Chipverbinder verarbeitet. Der Chipverbinder ist das Werkzeug, das die singulierten Chips nimmt und den Drahtbondprozess ausführt.
Eine andere Option, die in 4d2) dargestellt ist, besteht an der Neubefestigung der singulierten Chips 120a, 120b an einem anderen Träger 415, von dem sie während einer Anordnung der elektronischen Bauelemente aufgenommen werden können.
Der hierin beschriebene Wafervereinzelungsprozess führt zu einer hohen Vereinzelungsqualität. Um die wichtigsten Vorteile zu erwähnen: sehr scharfe Chipseitenwände, praktisch keine Risse, praktisch kein Splittern, praktisch keine Anschlussflächenkorrosion, kein Waferstaub auf der Chipoberfläche, praktisch keine Delaminierung der oberen Schichten des Chips.
Im Gegensatz zu der mechanischen Blattvereinzelung ist der Singulierungsprozess nicht auf quadratische oder rechteckige Chipformen oder auf rechteckige Singulierungslinien begrenzt, die sich über den gesamten Wafer erstrecken. Stattdessen können Chips aller Formen singuliert werden, insbesondere wenn das Stealth-Dicing-Werkzeug modifiziert wurde, um beliebige Formen der Singulierungslinien zu unterstützen.
Ein hoher Verwendungsprozentsatz des Waferbereichs wird erreicht, insbesondere wenn die Schnittfugenbreite auf die besagten ≤ 2 μm reduziert wird.
Da keine kritische Abmessungssteuerung erforderlich ist, um die benötigten Waferherstellungsoperationen auszuführen, sobald das Ätzen beendet ist, besteht ein Vorteil der hierin offenbarten Lehren in der Tatsache, dass die notwendigen Werkzeuge nicht besonders fortschrittlich sein müssen (zumindest im Hinblick auf den aktuellen technischen Stand). Die Werkzeuge könnten vollständig veraltet sein, wodurch die Herstellungskosten der Operationen minimiert werden.
Die klassischen Vereinzelungswerkzeuge, die auf Hochgeschwindigkeitsdrehblättern basieren, sind nicht mehr notwendig. Sie können durch die Stealth-Laser-Vereinzelungswerkzeuge ersetzt werden.
Aufgrund des Vorhandenseins des tiefen Grabens ist die Vereinzelungsgeschwindigkeit des Stealth-Dicing-Werkzeugs höher als in einem Fall ohne Graben (weniger Laserpulsdurchläufe sind notwendig).
Aufgrund des Vorhandenseins des Grabens ist die Trennlinie zwischen Chips auf der Waferoberfläche viel präziser als in dem Fall ohne Graben (insbesondere in dem Fall gedrehter Siliziumwafer).
5 zeigt einen Querschnitt eines Wafers 110 ähnlich zu dem Querschnitt des Wafers, der in 3A gezeigt ist. Im Vergleich jedoch zu der Struktur, die in 3A gezeigt ist, ist die gesamte Schnittfugenbreite weiter reduziert durch Weglassen der Abdichtringe 160a, 160b. Wie oben erwähnt wurde, ist es möglich, sehr scharfe Chipseitenwände zu erhalten und das Risiko eines Brechens, Splitterns, einer Anschlussflächenkorrosion oder einer Delaminierung der oberen Schichten des Chips wird wesentlich reduziert. Anstatt die Abdichtringe 160a, 160b vollständig wegzulassen, kann es ebenfalls möglich sein, die laterale Abmessung der Abdichtringe zu reduzieren, z. B. auf die Hälfte der Größe der Abdichtringe 160a, 160b, gezeigt in 3A.
6 zeigt eine perspektivische Teilansicht eines singulierten Halbleiterbauelements, das unter Verwendung eines Wafervereinzelungsverfahrens gemäß den hierin offenbarten Lehren erhalten wird. Das Halbleiterbauelement weist das Substrat 210 und den Schichtstapel 220 auf. Auf der oberen Hauptoberfläche des Schichtstapels 220 ist eine Anzahl von Strukturen schematisch dargestellt, die nicht weiter spezifiziert werden. Zum Beispiel könnten diese Strukturen Verbindungsanschlussflächen sein. An der lateralen Oberfläche oder Seitenoberfläche des Substrats können zwei Regionen beobachtet werden. Eine untere Region entspricht dem entfernten Teil 326, erhalten während des Ätzens des Substrats 210. Gemäß 3E hat diese Region eine Höhe von D (oder D + ΔD, um es genauer auszudrücken).
Eine zweite Region der Seitenwand des Halbleiterbauelements ist zwischen einem Boden der vorherigen Grabenstruktur 326 und einer zweiten Hauptoberfläche 214 des Substrats 210 angeordnet. Der vorherige Boden der Grabenstruktur 326 könnte immer noch als kleines Podest sichtbar sein; dies ist jedoch nicht notwendigerweise der Fall. Die zweite Region der Seitenwand des Substrats 210 weist eine oder mehrere modifizierte Substratregionen 281 in der Form von Linien auf der Seitenoberfläche auf, die sich in Richtungen parallel zu der ersten und zweiten Hauptoberfläche 212, 214 erstrecken. Die modifizierte Substratregion 381 kann als Belastungslinien sichtbar sein, die durch die Stealth-Laser-Pulse erzeugt werden, unter Verwendung eines herkömmlichen Mikroskops oder eines Elektronenmikroskops.
Die obere Region der Seitenwand des Substrats 210, die der vorherigen Grabenstruktur 326 entspricht, ist im Wesentlichen fluchtend mit einer Seitenwand des Schichtstapels 220.
Die Stealth-Laser-Pulse lassen üblicherweise ein deutliches Zeichen ihrer Anwendung, wie durch Vorhandensein von dunkleren und raueren Linien deutlich wird, die durch Inspizieren der Kanten der singulierten Chips sichtbar werden, z. B. unter Verwendung eines Elektronenmikroskops. Ferner ist die Schärfe der Kanten der Chips ein Zeichen, dass kein klassisches mechanisches Sägen (Blattvereinzelung) verwendet wurde.
Eine Untersuchung der Seite des Chips von der oberen Siliziumfläche abwärts für einige Mikrometer kann üblicherweise eine sehr glatte Oberfläche ergeben, ein Zeichen des Trockenplasmagrabenätzens.
Eine Inspektion des endgefertigten Stapels (back-end-of-line stack) kann üblicherweise eine Art von Zickzackprofil ergeben, ein Zeichen des ursprünglichen Vorhandenseins einer Metallstapel-Schnittfuge (Metal Stack Kerf) (siehe z. B. 3D).
Daher kann es mit Hilfe geeigneter Entkapselungstechniken möglich sein, zu bestimmen, ob die Stealth-Laser-Vereinzelung in Verbindung mit einer Metallstapel-Schnittfuge und Silizium-Plasma-Graben-Ätzen angewendet wurde.
Das Verfahren der Vereinzelung eines Halbleiterwafers gemäß den hierin offenbarten Lehren kann durch Halbleiterherstellungsunternehmen verwendet werden, wie z. B. Gießereien und Hersteller integrierter Bauelemente (IDM; integrated device manufacturer). Genauer gesagt können die hierin offenbarten Lehren für Produkte verwendet werden, deren Bereich kleiner als ungefähr 3 × 3 mm² ist, Produkte/Chips unterschiedlicher Größen, die in einer unregelmäßigen Matrix auf gemeinschaftlich verwendeten Retikeln angeordnet sind, oder Produkte, die eine besondere Vereinzelungsqualität erfordern. Ein Verfahren zum Vereinzeln eines Halbleiterwafers gemäß den hierin offenbarten Lehren kann insbesondere wirtschaftlich überzeugend für Produkte mit kleinem Bereich sein, d. h. weniger als ungefähr 3 × 3 mm², wie oben erwähnt wurde. Die Größe der Chips kann z. B. 1 mm², 0,25 mm², 0,16 mm² oder 0,1225 mm² sein. Unter Verwendung der hierin offenbarten Lehren können die einzelnen Chips nahe beieinander auf dem Wafer 110 positioniert sein.
Obwohl einige Aspekte in dem Kontext einer Vorrichtung beschrieben wurden, ist es offensichtlich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, wobei ein Block oder ein Bauelement einem Verfahrensschritt oder einem Merkmal eines Verfahrensschrittes entspricht. Entsprechend stellen Aspekte, die in dem Kontext eines Verfahrensschrittes beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Elements oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können ausgeführt werden durch (oder unter Verwendung von) eine Hardwarevorrichtung, wie z. B. einem Mikroprozessor, einem programmierbaren Computer oder einer elektronischen Schaltung. Bei einigen Ausführungsbeispielen können ein oder mehrere der wichtigsten Verfahrensschritte durch eine solche Vorrichtung ausgeführt werden.
Die oben beschriebenen Ausführungsbeispiele sind nur darstellend für die Prinzipien der vorliegenden Erfindung. Es wird darauf hingewiesen, dass Modifikationen und Variationen der Anordnungen und der hierin beschriebenen Details für andere Fachleute auf dem Gebiet offensichtlich sind. Es ist daher die Absicht, dass die Erfindung nur durch den Schutzbereich der anhängigen Patentansprüche beschränkt ist und nicht durch die spezifischen Details, die durch Beschreibung und Erklärung der Ausführungsbeispiele hierin vorgelegt werden.

Claims

Verfahren zum Vereinzeln eines Halbleiterwafers (110), wobei das Verfahren folgende Schritte aufweist: Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats (210); Ätzen des Schichtstapels und eines Teils des Substrats gemäß einem Muster, das einen vorgesehenen Vereinzelungsort definiert, um eine Grabenstruktur zu erhalten; und Bestrahlen des Substrats (210) mit einem Laserstrahl, um das Substrat lokal zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche zu modifizieren.
Verfahren gemäß Anspruch 1, bei dem das Bilden des Schichtstapels folgende Schritte aufweist: Bilden einer Verbindungsschicht, die eine Metallregion an dem vorgesehenen Vereinzelungsort aufweist; und Bilden einer Durchkontaktierungsschicht benachbart zu der Verbindungsschicht, wobei die Durchkontaktierungsschicht einen metallischen Durchkontaktierungsstab an dem vorgesehenen Vereinzelungsort aufweist, der die Metallregion der Verbindungsschicht kontaktiert.
Verfahren gemäß Anspruch 2, bei dem der metallische Durchkontaktierungsstab als ein Schlitz geformt ist.
Verfahren gemäß Anspruch 2 oder 3, bei dem die Metallregion und der metallische Durchkontaktierungsstab zumindest eine Schleife bilden, um zumindest eine Chipregion des Halbleiterwafers seitlich einzuschließen.
Verfahren gemäß einem der Ansprüche 1 bis 4, das ferner folgende Schritte aufweist: Ausrichten einer Lithographiemaske, die den vorgesehenen Vereinzelungsort auf einer schützenden Oxid/Nitrid-Schicht definiert, die eine obere Schicht des Schichtstapels ist; und Entfernen der schützenden Oxid/Nitrid-Schicht unter Verwendung eines Trockenplasmaätzens oder eines nasschemischen Ätzens, um eine Metallschicht des Schichtstapels unter der schützenden Oxid/Nitrid-Schicht freizulegen.
Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem das Ätzen des Schichtstapels unter Verwendung eines Nassätzens ausgeführt wird.
Verfahren gemäß Anspruch 6, bei dem das Nassätzen zumindest entweder auf Wasserstoffperoxid, Schwefelsäure oder deionisiertem Wasser basiert.
Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem das Ätzen des Substrats unter Verwendung von zumindest entweder Trockenplasmaätzen oder nasschemischen Ätzen ausgeführt wird.
Verfahren gemäß einem der Ansprüche 1 bis 8, bei dem das Bestrahlen des Substrats mit einem Laserstrahl von der zweiten Hauptoberfläche des Substrats ausgeführt wird.
Verfahren gemäß einem der Ansprüche 1 bis 9, das ferner folgenden Schritt aufweist: Ausrichten einer Laserquelle mit dem vorgesehenen Vereinzelungsort unter Verwendung einer Infrarotkamera vor dem Bestrahlen des Substrats.
Verfahren gemäß einem der Ansprüche 1 bis 10, bei dem das Ätzen des Schichtstapels und eines Teils des Substrats eine Grabenstruktur mit einer Breite von 10 μm oder weniger erzeugt.
Verfahren gemäß einem der Ansprüche 1 bis 11, bei dem ein Ätzen des Teils des Subtrats bis zu einer Tiefe von 1 μm oder mehr ausgeführt wird.
Verfahren gemäß einem der Ansprüche 1 bis 12, bei dem das Bilden des Schichtstapels während eines Produktionsabschlussprozesses eines Halbleiterherstellungsprozesses ausgeführt wird.
Verfahren gemäß einem der Ansprüche 1 bis 13, das ferner folgenden Schritt aufweist: Ausführen eines Waferrückseitenschleifens vor dem Bestrahlen des Wafers.
Verfahren gemäß einem der Ansprüche 1 bis 14, das ferner nach dem Bestrahlen des Substrats folgenden Schritt aufweist: Singulieren einer Mehrzahl von Chipelementen, die auf dem Halbleiterwafer gebildet sind, unter Verwendung eines Expanders, der eine expandierbare Oberfläche aufweist, auf der der Wafer platziert ist.
Verfahren gemäß einem der Ansprüche 1 bis 15, bei dem das Bestrahlen des Substrats das Fokussieren des Laserstrahls auf eine Tiefe innerhalb des Substrats und das Bewegen des Laserstrahls entlang dem vorgesehenen Vereinzelungsort aufweist.
Verfahren gemäß einem der Ansprüche 1 bis 16, bei dem das Bestrahlen des Substrats das Fokussieren des Laserstrahls aufeinanderfolgend auf eine Mehrzahl von Tiefen innerhalb des Substrats aufweist, um eine verteilte oder vergrößerte modifizierte Substratregion zu erhalten.
Verfahren gemäß einem der Ansprüche 1 bis 17, bei dem das Bestrahlen des Substrats eine modifizierte Substratregion mit zumindest entweder einer polykristallinen Morpohologie oder einer amorphen Morphologie erzeugt.
Verfahren zum Vereinzeln eines Halbleiterwafers, wobei das Verfahren folgende Schritte aufweist: Definieren eines kontinuierlichen Metallabschnitts oder eines Dielektrikums um einen Chip in einem Schichtstapel auf einer ersten Hauptoberfläche eines Substrats; Ätzen des kontinuierlichen Abschnitts, um einen oberen Abschnitt einer Grabenstruktur zu erhalten; Ätzen des Substrats an Orten, die durch den oberen Abschnitt der Grabenstruktur freigelegt sind, um einen unteren Abschnitt der Grabenstruktur zu erhalten; und Bestrahlen des Substrats mit einem Laserstrahl, der auf eine Region zwischen dem unteren Abschnitt der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche fokussiert ist.
Verfahren zum Vereinzeln eines Halbleiterwafers, wobei das Verfahren folgende Schritte aufweist: Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats, wobei der Schichtstapel eine Endpassivierungsschicht und eine Metallregion an einem vorgesehenen lateralen Vereinzelungsort aufweist; Bilden einer Photoresistschicht auf der Endpassivierungsschicht; Ausführen eines photolithographischen Prozesses zum selektiven Entfernen der Photoresistschicht an einem Ort, der im Wesentlichen mit der Metallregion ausgerichtet ist; Ätzen der Endpassivierungsschicht an den Ort, der im Wesentlichen mit der Metallregion ausgerichtet ist, aufgrund des vorangehenden photolithographischen Prozesses; Ätzen der Metallregion des Schichtstapels, um die erste Hauptoberfläche des Substrats an dem vorgesehenen lateralen Vereinzelungsort freizulegen; Ätzen des Substrats durch eine Öffnung in dem Schichtstapel, die während des Ätzens der Metallregion erhalten wird, um eine Grabenstruktur in dem Substrat zu erhalten; Bestrahlen des Substrats mit einem Laserstrahl, um das Substrat zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche lokal zu modifizieren; und Singulieren einzelner Chips von dem Wafer.
Wafer, der folgende Merkmale aufweist: ein Substrat; einen Schichtstapel, der auf einer ersten Oberfläche des Substrats angeordnet ist, wobei der Schichtstapel zumindest eine leitfähige Verbindungsschicht aufweist; eine Grabenstruktur in dem Schichtstapel und einen Abschnitt des Substrats als eine Grenze von zumindest einer Chipregion des Wafers; und eine modifizierte Substratregion, die zwischen einem Boden der Grabenstruktur und einer zweiten Oberfläche des Substrats gegenüberliegend zu der ersten Oberfläche angeordnet ist.
Wafer gemäß Anspruch 21, bei dem die modifizierte Region eine polykristalline Morphologie oder eine amorphe Morphologie aufweist.
Wafer gemäß Anspruch 22, bei dem die modifizierte Region ein Ergebnis der Bestrahlung des Substrats mit einem Laserstrahl ist, der auf einen Brennpunkt in einer Tiefe innerhalb des Substrats fokussiert ist.
Wafer gemäß einem der Ansprüche 21 bis 23, bei dem die Grabenstruktur zumindest eines der folgenden aufweist: einen gebogenen Grabenabschnitt; einen Schnittpunkt zwischen zwei oder mehr Grabensektionen, wobei zumindest eine der Grabensektionen an dem Schnittpunkt endet; und einen Schnittpunkt zwischen zwei oder mehr Grabensektionen, wobei zumindest eine der Grabensektionen sich in eine unterschiedliche Richtung auf den zwei Seiten des Schnittpunkts erstreckt.
Halbleiterbauelement, das folgende Merkmale aufweist: ein Substrat, das eine erste Hauptoberfläche und eine laterale Substratoberfläche aufweist; einen Schichtstapel, der auf der ersten Hauptoberfläche des Substrats angeordnet ist und eine laterale Schichtstapeloberfläche aufweist, wobei die laterale Schichtstapeloberfläche fluchtend mit der lateralen Substratoberfläche ist; und eine modifizierte Substratregion, die an der lateralen Substratoberfläche zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche angeordnet ist.
Halbleiterbauelement gemäß Anspruch 25, bei dem die modifizierte Substratregion eine Linienform aufweist, die sich in einer Richtung parallel zu der erste Hauptoberfläche und der zweiten Hauptoberfläche erstreckt.
Halbleiterbauelement gemäß Anspruch 25 oder 26, bei dem die laterale Substratoberfläche und die laterale Schichtstapeloberfläche eine im Wesentlichen einheitliche laterale Oberfläche des Halbleiterbauelements bilden.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 27, bei dem das Substrat eine laterale Oberfläche aufweist, die zumindest entweder gekrümmt oder konkav ist.