DE102012111702A1 - Elektroplattierungs-Verfahren zum Herstellen von integrierten Halbleiterschaltungs-Vorrichtungen und damit hergestellte Vorrichtungen - Google Patents

Elektroplattierungs-Verfahren zum Herstellen von integrierten Halbleiterschaltungs-Vorrichtungen und damit hergestellte Vorrichtungen Download PDF

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Abstract

Bereitgestellt werden Verfahren zum Herstellen einer Halbleitervorrichtung und damit hergestellte Halbleitervorrichtungen. Bei den Verfahren können Dummy-Vertiefungsbereiche (20) gebildet werden zwischen Zellvertiefungsbereichen (10) und einem Peripherieschaltungsbereich (PER). Aufgrund des Vorhandenseins der Dummy-Vertiefungsbereiche (20) kann es möglich sein, einen Konzentrationsgradienten eines in einer Plattierungslösung enthaltenen Suppressors (13) nahe dem Dummy-Musterbereich (DPR) zu verringern, um die Konzentration des Suppressors (13) in dem Zellmusterbereich (CPR) gleichmäßiger zu machen, und einen elektrischen Strom effizienter in den Zellmusterbereich (CPR) zu liefern. Als Folge kann eine Plattierungsschicht (9a, 9b) in dem Zellmusterbereich (CPR) gleichmäßiger, ohne Bildung eines Hohlraums darin gebildet werden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese US-Non-Provisional-Patentanmeldung beansprucht unter 35 U. S. C. §119 die Priorität der am 7. Dezember 2011 beim Koreanischen Amt für Geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2011-0129985 , deren Inhalte hiermit durch Inbezugnahme in Ihrer Gesamtheit mit aufgenommen werden.
  • HINTERGRUND DER ERFINDUNG
  • Ausführungsformen des erfinderischen Konzepts beziehen sich auf Verfahren zum Herstellen von integrierten Schaltungsvorrichtungen und integrierte Schaltungsvorrichtungen, die damit hergestellt wurden.
  • Von Halbleitervorrichtungen können höhere Integration, höhere Dichte, geringere Leistungsaufnahme und schnellere Betriebsgeschwindigkeiten gefordert werden. Eine Halbleitervorrichtung mit hochintegrierten Schaltungen kann eine mehrlagige Verdrahtungsstruktur enthalten, die aus einem metallischen Material (z. B. Aluminium) ausgebildet sein kann. Die Bildung der Aluminiumverdrahtungsleitungen kann das Abscheiden einer Aluminiumschicht auf eine Isolierschicht und das Ätzen dieser zum Freilegen der Isolierschicht enthalten.
  • Jedoch nimmt die Verwendung von Kupfer anstelle von Aluminium als ein Material für die Verdrahtungsleitung zu mit abnehmender Entwurfsregel der Halbleitervorrichtungen. Dies könnte an dem relativ hohen elektrischen Widerstand von Aluminium liegen. Zum Beispiel nimmt der Widerstand einer Aluminiumverdrahtungsleitung zu mit abnehmender Breite und somit kann es schwierig sein, Halbleitervorrichtungen mit hohen Betriebsgeschwindigkeiten zu realisieren. Kupfer kann Vorteile bei den Kosten und der elektrischen Leitfähigkeit bieten, aber es kann Schwierigkeiten beim Strukturieren einer Kupferschicht unter Verwendung einer Ätztechnologie geben. Auch ein Damascene-Verfahren kann verwendet werden zum Bilden von Kupferverbindungsleitungen. Zum Beispiel kann das Bilden der Kupferverbindungsleitungen das Bilden einer Isolierschicht mit einem Aussparungs- oder Vertiefungsbereich zum Abscheiden einer Kupferverbindungsleitung, das Bilden einer Barriereschicht und einer Keimschicht darauf, das Bilden einer Kupferschicht zum Füllen des Aussparungsbereiches unter Verwendung einer Elektroplattierungstechnik und dann das Entfernen der Kupferschicht von einer oberen Oberfläche des Zwischenschichtdielektrikums.
  • Jedoch kann eine Dicke der Keimschicht mit abnehmender Entwurfsregel abnehmen, was zu einer Zunahme des elektrischen Widerstands der Keimschicht führen kann, insbesondere für die in einem Zellarraybereich dicht vorgesehenen Verbindungsleitungen. Als Folge der Zunahme des elektrischen Widerstands der Keimschicht kann ein elektrischer Strom während des Elektroplattierungs-Verfahrens möglicherweise nicht ausreichend in den Zellarraybereich geliefert werden, so dass die Plattierungsschicht mit einer Lücke oder Kavität darin gebildet werden könnte.
  • Zusätzlich können Unterschiede in der Musterdichte zwischen einem Peripherschaltungsbereich und dem Zellarraybereich zu einer abrupten Änderung der Konzentration einer Plattierungslösung führen, was zu Schwierigkeiten beim gleichmäßigen Bilden der Plattierungsschicht und beim Verhindern des Bildens von Hohlräumen führen kann.
  • KURZFASSUNG
  • Ausführungsformen des erfinderischen Konzepts können Halbleitervorrichtungs-Herstellungsverfahren bereitstellen, die in der Lage sind, eine Plattierungsschicht ohne Hohlräume gleichmäßig zu bilden.
  • Weitere Ausführungsformen des erfinderischen Konzepts können Halbleitervorrichtungen mit verbesserter Zuverlässigkeit und einer hohen Integrationsdichte bereitstellen.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts kann ein Verfahren zum Herstellen einer Halbleitervorrichtung das Bilden eines Zwischenschichtdielektrikums auf einem Substrat mit einem Zellarraybereich und einem Peripherieschaltungsbereich, das Ätzen des Zwischenschichtdielektrikums zum Bilden einer Mehrzahl von Zellvertiefungsbereichen und zumindest einem Dummy-Vertiefungsbereich in dem Zellarraybereich, das Bilden einer Keimschicht auf dem Zwischenschichtdielektrikum und das Durchführen eines Elektroplattierungs-Verfahrens zum Bilden einer Plattierungsschicht, welche die Zellvertiefungsbereiche und die Dummy-Vertiefungsbereiche ausfüllt, enthalten. Der Dummy-Vertiefungsbereich kann gebildet werden zwischen den Zellvertiefungsbereichen und dem Peripherieschaltungsbereich.
  • Bei beispielhaften Ausführungsformen kann das Ätzen des Zwischenschichtdielektrikums durchgeführt werden zum Bilden einer Mehrzahl von Dummy-Vertiefungsbereichen in dem Zellarraybereich, und ein Raum zwischen den aneinander angrenzenden Dummy-Vertiefungsbereichen kann größer sein als der zwischen den aneinandergrenzenden Zellvertiefungsbereichen.
  • Bei beispielhaften Ausführungsformen kann der Zellvertiefungsbereich derart ausgebildet werden, dass er eine im Wesentlichen lineare Form besitzt, die sich in einer ersten Richtung erstreckt, und der Dummy-Vertiefungsbereich kann derart ausgebildet werden, dass er eine Balkenform besitzt, die sich entlang einer zweiten Richtung, welche die erste Richtung kreuzt, erstreckt.
  • Bei beispielhaften Ausführungsformen kann der Zellarraybereich einen Zellmusterbereich enthalten, in dem die Zellvertiefungsbereiche ausgebildet werden können, und zumindest einen Dummy-Musterbereich, in dem zumindest ein Dummy-Vertiefungsbereich ausgebildet werden kann, und der Dummy-Musterbereich kann zwischen dem Zellmusterbereich und dem Peripherieschaltungsbereich positioniert sein.
  • Bei beispielhaften Ausführungsformen kann ein Belegungsbereich des Zwischenschichtdielektrikums in dem Dummy-Musterbereich kleiner sein als in dem Peripherieschaltungsbereich und größer sein als der in dem Zellmusterbereich.
  • Bei beispielhaften Ausführungsformen kann das Elektroplattierungs-Verfahren weiter das Behandeln des mit der Keimschicht vorgesehenen Substrates unter Verwendung einer einen Suppressor enthaltenden Plattierungslösung, und eine Konzentration des Suppressors in dem Dummy-Musterbereich kann geringer als die in dem Peripherieschaltungsbereich und höher als die in dem Zellmusterbereich sein, während des Elektroplattierungs-Verfahrens.
  • Bei beispielhaften Ausführungsformen kann der Zellarraybereich eine Mehrzahl von Dummy-Musterbereichen enthalten, die bezüglich des Zellmusterbereichs symmetrisch angeordnet sind.
  • Bei beispielhaften Ausführungsformen kann eine Länge des Dummy-Vertiefungsbereiches kürzer sein als die des Zellvertiefungsbereiches in der ersten Richtung.
  • Gemäß weiteren beispielhaften Ausführungsformen des erfinderischen Konzepts kann eine Halbleitervorrichtung ein Substrat mit einem Zellarraybereich und einem Peripherieschaltungsbereich, ein auf dem Substrat angeordnetes Zwischenschichtdielektrikum, eine Mehrzahl von in dem Zellarraybereich angeordneten Zellmustern, wobei jedes der Zellmuster in dem Zwischenschichtdielektrikum vorgesehen ist, und eine Mehrzahl von in dem Zellarraybereich angeordneten Dummy-Mustern aufweisen, wobei die Dummy-Muster zwischen den Zellmustern und dem Peripherieschaltungsbereich vorgesehen sind. Ein Raum zwischen den zueinander benachbarten Dummy-Mustern kann größer sein als der zwischen den zueinander benachbarten Zellmustern.
  • Bei beispielhaften Ausführungsformen kann ein Raum zwischen den zueinander benachbarten Dummy-Mustern größer sein als der zwischen den zueinander benachbarten Zellmustern.
  • Bei beispielhaften Ausführungsformen kann jedes der Zellmuster im Wesentlichen eine lineare Form besitzen, die sich entlang einer ersten Richtung erstreckt, und jedes der Dummy-Muster kann eine Balkenform besitzen, die sich entlang einer zweiten Richtung, welche die erste Richtung kreuzt, erstreckt.
  • Bei beispielhaften Ausführungsformen kann eine Länge des Dummy-Musters kürzer sein als die des Zellmusters in der ersten Richtung.
  • Gemäß noch weiteren Ausführungsformen enthält eine integrierte Schaltungsvorrichtung ein Substrat mit einem Zellarraybereich und einem Peripherieschaltungsbereich, und eine Mehrzahl von koplanar plattierten leitfähigen Muster in dem Zellarraybereich. Die leitfähigen Muster sind voneinander durch ein Zwischenschichtdielektrikum getrennt. Die leitfähigen Muster können jeweils eine oder mehrere von einer plattierten Schicht, einer Keimschicht und einer Barrierenschicht umfassen. Die leitfähigen Muster enthalten eine Mehrzahl von Zellmustern und eine Mehrzahl von Dummy-Muster. Die Dummy-Muster sind zwischen den Zellmustern und dem Peripherieschaltungsbereich vorgesehen. Die Zellmuster erstrecken sich kontinuierlich entlang der ersten Richtung. Die Dummy-Muster enthalten eine Mehrzahl von Segmenten, die sich diskontinuierlich entlang der ersten Richtung erstrecken und voneinander durch das Zwischenschichtdielektrikum getrennt sind.
  • Bei einigen Ausführungsformen kann eine Dichte der Dummy-Muster einen Übergang zwischen derjenigen der Zellmuster in dem Zellarraybereich und derjenigen der Muster in den Peripheriebereichen bereitstellen.
  • Bei einigen Ausführungsformen können benachbarte Segmente getrennt sein mit einem Abstand, der größer ist als der zwischen benachbarten Zellmustern.
  • Bei einigen Ausführungsformen kann ein Bereich des Zwischenschichtdielektrikums zwischen den Dummy-Mustern größer sein als ein Bereich des Zwischenschichtdielektrikums zwischen den Zellmustern in dem Zellarraybereich. Bei einigen Ausführungsformen kann die Fläche des Zwischenschichtdielektrikums zwischen den Dummy-Muster geringer sein als eine Fläche des Zwischenschichtdielektrikums zwischen Muster in dem Peripherieschaltungsbereich.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Beispielhafte Ausführungsformen werden anhand der folgenden kurzen Beschreibung in Zusammenhang mit den begleitenden Figuren deutlicher verstanden werden. Die begleitenden Figuren geben nicht-beschränkende, beispielhafte Ausführungsformen wieder, wie sie hier beschrieben sind.
  • 1 ist ein Flussdiagramm, das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt;
  • 2 stellt ein Layout eines Substrats gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte dar;
  • 3A und 3B sind Querschnittsansichten entlang Linien I-I' bzw. II-II' aus 2;
  • 4A, 5A und 9A sind Querschnittsansichten, die sequentiell rstellungsschritte gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte bezüglich des in 3A gezeigten Querschnitts darstellen;
  • 4B, 5B und 9B sind Querschnittsansichten, die sequentiell Herstellungsschritte gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte bezüglich des in 3B gezeigten Querschnitts darstellen;
  • 6 ist eine Querschnittsansicht, die ein Beispiel einer Elektroplattierungsvorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte zeigt;
  • 7 stellt den elektrischen Strom und den Plattierungslösungsfluss auf einem Wafer während eines Elektroplattierungs-Verfahrens gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte dar;
  • 8A und 8B sind schematische Diagramme, welche das Vorhandensein von Additiven auf einer Oberfläche einer Keimschicht darstellen, wenn Elektroplattierungs-Verfahren gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte durchgeführt werden, bezüglich dem in 4A bzw. 4B gezeigten Querschnitt;
  • 10A ist eine Draufsicht auf ein Substrat gemäß weiteren beispielhaften Ausführungsformen der erfinderischen Konzepte; und
  • 11 ist eine Draufsicht auf ein Substrat gemäß noch weiteren beispielhaften Ausführungsformen der erfinderischen Konzepte.
  • Es sollte bemerkt werden, dass diese Figuren dazu gedacht sind, die allgemeinen Eigenschaften von Verfahren, Strukturen und/oder Materialien, welche bei beispielhaften Ausführungsformen verwendet werden, zu zeigen und die unten bereitgestellte Beschreibung zu ergänzen. Diese Figuren sind jedoch nicht maßstabsgerecht und geben möglicherweise nicht genau den Aufbau oder die Leistungsmerkmale irgendeiner gegebenen Ausführungsform wieder, und sollten nicht als den von den beispielhaften Ausführungsformen umfassten Bereich von Werten oder Eigenschaften definierend oder limitierend interpretiert werden. Zum Beispiel können die relativen Dicken und Positionen von Molekülen, Schichten, Bereichen und/oder strukturellen Elementen verringert oder übertrieben werden zum Zwecke der Klarheit. Die Verwendung von gleichen oder identischen Bezugszeichen in den verschiedenen Figuren ist dazu gedacht, das Vorhandensein eines ähnlichen oder identischen Elementes oder Merkmales anzuzeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Beispielhafte Ausführungsformen der erfinderischen Konzepte werden nun vollständiger mit Bezug auf die begleitenden Figuren beschrieben werden, in denen beispielhafte Ausführungsformen gezeigt sind. Beispielhafte Ausführungsformen der erfinderischen Konzepte können jedoch in vielen verschiedenen Formen ausgebildet sein und sollten nicht als auf die hier ausgeführten Ausführungsformen beschränkt ausgelegt werden; vielmehr sind diese Ausführungsformen so vorgesehen, dass diese Offenbarung durchgängig und vollständig sein wird, und das Prinzip der beispielhaften Ausführungsformen dem Durchschnittsfachmann vollständig vermittelt wird. In den Figuren sind Dicken von Schichten und Bereichen zum Zwecke der Klarheit übertrieben. Gleiche Bezugszeichen in den Figuren bezeichnen gleiche Elemente, und somit wird ihre Beschreibung ausgelassen werden.
  • Es ist selbstverständlich, dass, wenn ein Element als „verbunden” mit einem anderen Element oder „gekoppelt” an ein anderes Element bezeichnet wird, es direkt mit dem anderen Element verbunden oder direkt an das andere Element gekoppelt sein kann oder dazwischenliegende Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als „direkt verbunden” mit einem anderen Element oder „direkt gekoppelt” an ein anderes Element bezeichnet wird, gibt es keine dazwischenliegenden Elemente. Gleiche Nummern bezeichnen durchgehend gleiche Elemente. Wie hier verwendet enthält der Begriff „und/oder” irgendeinen oder alle Kombinationen von einem oder mehreren der verknüpft aufgelisteten Gegenstände. Andere zum Beschreiben der Beziehung zwischen Elementen oder Schichten verwendeten Worte sollten in der gleichen Art und Weise interpretiert werden (z. B. „zwischen” im Gegensatz zu „direkt dazwischen”, „angrenzend” im Gegensatz zu „direkt angrenzend”, „auf” im Gegensatz zu „direkt auf”).
  • Es wird selbstverständlich sein, dass obwohl die Begriffe „erster/erste/erstes”, „zweiter/zweite/zweites” usw. hier verwendet werden können zum Beschreiben verschiedener Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte, diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte nicht durch diese Begriffe beschränkt sein sollen. Diese Begriffe werden nur verwendet zum Unterscheiden eines Elementes, einer Komponente, eines Bereiches, einer Schicht oder eines Abschnittes von einem anderen Element, einer anderen Komponente, einem anderen Bereich, einer anderen Schicht oder einem anderen Abschnitt. Somit könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder ein erster Abschnitt, die unten diskutiert werden, als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder ein zweiter Abschnitt bezeichnet werden, ohne von der Lehre der beispielhaften Ausführungsformen abzuweichen.
  • Räumlich relative Begriffe wie z. B. „unterhalb”, „unter”, „niedriger”, „oberhalb”, „über” und dergleichen können hier verwendet werden zum Zwecke einer vereinfachten Beschreibung zum Beschreiben der Beziehung eines Elementes oder Merkmals zu einem anderen Element (zu anderen Elementen) oder Merkmal (zu anderen Merkmalen), wie es in den Figuren dargestellt ist. Es wird selbstverständlich sein, dass räumlich relative Begriffe dazu gedacht sind, verschiedene Orientierungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung zu umfassen. Zum Beispiel, wenn die Vorrichtung in den Figuren umgedreht wird, würden dann als „unter” oder „unterhalb” anderen Elementen oder Merkmalen beschriebene Elemente „oberhalb” der anderen Elemente oder Merkmale orientiert sein. Somit kann der Begriff „unter” sowohl eine Orientierung oberhalb als auch unterhalb einschließen. Die Vorrichtung kann anders orientiert (um 90° gedreht oder in anderen Orientierungen) sein, und die räumlich relativen Beschreibungen, die hier verwendet werden, können dementsprechend ausgelegt werden.
  • Die hier verwendete Terminologie dient nur der Beschreibung von bestimmten Ausführungsformen und ist nicht gedacht zum Beschränken von beispielhaften Ausführungsformen. Wie hier beschrieben sind die Singularformen „einer/eine/eines” und „der/die/das” dazu gedacht, die Pluralformen auch mit zu umfassen, es sei denn der Zusammenhang zeigt eindeutig anderes an. Es wird weiter selbstverständlich sein, dass die Begriffe „umfasst”, „umfassend”, „enthält” und/oder „enthaltend”, wenn sie hier verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Handlungen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder das Hinzufügen von einem oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Handlungen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
  • Beispielhafte Ausführungsformen der erfinderischen Konzepte werden hier beschrieben mit Bezug auf Querschnittsansichten, die schematische Darstellungen von idealisierten Ausführungsformen (und Zwischenstrukturen) von beispielhaften Ausführungsformen sind. Somit sind Abwandlungen von den Formen der Darstellungen als Folge von zum Beispiel Herstellungsverfahren und/oder -toleranzen zu erwarten. Daher sollten beispielhafte Ausführungsformen der erfinderischen Konzepte nicht als die bestimmten Formen von hier dargestellten Bereichen beschränkend ausgelegt werden, sondern sollen Abweichungen in den Formen einschließen, die zum Beispiel vom Herstellen resultieren. Zum Beispiel kann ein als Rechteck dargestellter implantierter Bereich gerundete oder gekrümmte Merkmale und/oder Gradienten der Implantationskonzentration an seinen Rändern aufweisen anstelle einer binären Änderung vom implantierten zum nicht-implantierten Bereich. Genauso kann ein durch Implantation gebildeter vergrabener Bereich in einer gewissen Implantation in dem Bereich zwischen dem vergrabenen Bereich und der Oberfläche resultieren, durch die die Implantation stattfindet. Somit sind die in den Figuren dargestellten Bereiche ihrer Natur nach schematisch und sollen nicht die tatsächliche Form eines Bereichs oder einer Vorrichtung darstellen und sollen nicht den Umfang der beispielhaften Ausführungsformen beschränken.
  • Soweit nicht anders definiert besitzen alle hier verwendeten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlicherweise von einem Durchschnittsfachmann verstanden wird, auf den sich die beispielhaften Ausführungsformen der erfinderischen Konzepte beziehen. Es wird weiter selbstverständlich sein, dass Begriffe, wie z. B. die in gewöhnlich verwendeten Wörterbüchern definierten, eine Bedeutung aufweisend interpretiert werden sollten, die konsistent ist mit ihrer Bedeutung in dem Zusammenhang des relevanten technischen Gebiets und wird nicht interpretiert in einer idealisierten oder formalen Art und Weise, es sei denn es ist ausdrücklich hier so definiert.
  • 1 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt. 2 veranschaulicht ein Layout eines Substrates gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte, und 3A und 3B sind Querschnittsansichten entlang von Linien I-I' und II-II', jeweils aus 2.
  • Bezug nehmend auf 1, 2, 3A und 3B kann ein Zwischenschichtdielektrikum (ILD) 5 auf einem Substrat 1 gebildet werden (in S10). Das Substrat 1 kann einen Zellarraybereich CAR und einen Peripherieschaltungsbereich PER enthalten. Bei beispielhaften Ausführungsformen kann der Zellarraybereich CAR zumindest einen Zellmusterbereich CPR und zumindest einen Dummy-Musterbereich DPR enthalten. Der Dummy-Musterbereich DPR kann zwischen dem Peripherieschaltungsbereich PER und dem Zellmusterbereich CPR vorgesehen sein. Bei beispielhaften Ausführungsformen kann der Zellarraybereich CAR eine Mehrzahl von Dummy-Musterbereichen DPR enthalten, die symmetrisch bezüglich dem Zellmusterbereich CPR angeordnet sein können. Zum Beispiel können die Dummy-Musterbereiche DPR wie in 2 gezeigt auf gegenüberliegenden Seiten des Zellmusterbereiches CPR vorgesehen sein. Ähnlich kann der Peripherieschaltungsbereich PER derart vorgesehen sein, dass er eine symmetrische Anordnung bezüglich des Zellarraybereichs CAR besitzt. Darüber hinaus kann bei einigen Ausführungsformen der Peripherieschaltungsbereich PER derart ausgestaltet sein, dass er den Zellarraybereich CAR umgibt. Bei beispielhaften Ausführungsformen kann es einen Leseverstärkerbereich und/oder einen Dekodierschaltungsbereich in dem Peripherieschaltungsbereich PER geben. Vor der Bildung des Zwischenschichtdielektrikums 5 kann eine Isolierschicht 3 auf dem Substrat 1 gebildet werden. Eine Vorrichtungsisolierschicht und eine Mehrzahl von Transistoren können auf dem Substrat 1 gebildet werden vor der Bildung der unteren Isolierschicht 3. Bei beispielhaften Ausführungsformen kann die untere Isolierschicht 3 als eine Ätzstoppschicht oder als ein solche Transistoren bedeckendes unteres Zwischenschichtdielektrikum dienen.
  • Das Zwischenschichtdielektrikum 5 kann geätzt werden zum Bilden von Zellvertiefungsbereichen oder Gräben 10 und von Dummy-Vertiefungsbereichen oder Gräben 20 (in S20). Die Zellvertiefungsbereiche 10 können auf dem Zellmusterbereich CPR gebildet werden, und die Dummy-Vertiefungsbereiche 20 können auf dem Dummy-Musterbereich DPR gebildet werden. Jeder der Zellvertiefungsbereiche 10 kann im Wesentlichen eine lineare Furche sein, die sich kontinuierlich entlang einer ersten Richtung X (z. B. der X-Richtung) erstreckt. Jeder der Dummy-Vertiefungsbereiche 20 kann derart ausgebildet sein, dass er eine lochartige Struktur oder einen balkenförmigen Graben oder Furche oder eine andere diskontinuierliche Struktur besitzt, die sich entlang der ersten Richtung X erstreckt. Bei beispielhaften Ausführungsformen kann zumindest einer der Zellvertiefungsbereiche 10 derart konfiguriert sein, dass er einen Raum zum Anordnen einer Verbindungsleitung (z. B. einer Bitleitung) bereitstellt. Ein Raum D2 zwischen benachbarten von den Dummy-Vertiefungsbereichen 20 kann größer sein als ein Abstand D1 zwischen benachbarten der Zellvertiefungsbereiche 10. Zusätzlich kann eine Länge L2 des Dummy-Vertiefungsbereiches 20 kürzer sein als eine Länge L1 des Zellvertiefungsbereiches 10, wenn er entlang der ersten Richtung X gemessen wird. Ein Belegungsbereichsverhältnis pro Einheitsfläche des Zwischenschichtdielektrikums 5 in dem Dummy-Musterbereich DPR kann geringer sein als in dem Peripherieschaltungsbereich PER und größer als in dem Zellmusterbereich CPR. Bei einigen Ausführungsformen kann ein Volumen des Zwischenschichtdielektrikums 5 in dem Dummy-Musterbereich DPR geringer sein als das in dem Peripherieschaltungsbereich PER und größer als das in dem Zellmusterbereich CPR.
  • 4A, 5A und 9A sind Schnittansichten, die Herstellungsschritte zeigen, welche an der in 3A gezeigten Struktur durchgeführt werden, und 4B, 5B und 9B sind Querschnittsansichten, die Herstellungsschritte darstellen, die an der in 3B gezeigten Struktur durchzuführen sind.
  • Bezug nehmend auf 1, 4A und 4B kann eine Barrierenschicht 6 konform auf dem geätzten Zwischenschichtdielektrikum 5 mit den Zellvertiefungsbereichen 10 und den Dummy-Vertiefungsbereichen 20 darin gebildet werden. Die Barrierenschicht 6 kann aus Titan, Titannitrid, Tantal und/oder Tantalnitrid gebildet werden. Die Barrierenschicht 6 kann gebildet werden unter Verwendung eines Abscheidungsverfahrens wie z. B. chemischer Gasphasenabscheidung (CVD) oder physikalischer Gasphasenabscheidung (PVD). Die Barrierenschicht 6 kann ausgestaltet sein zum Verhindern, dass eine in einem anschließenden Verfahren bereitzustellende Kupferschicht in das geätzte Zwischenschichtdielektrikum 5 diffundiert. Eine Keimschicht 7 kann auf dem geätzten Zwischenschichtdielektrikum 5 mit der Barrierenschicht 6 darauf gebildet werden (in S30). Die Keimschicht 7 kann gebildet werden aus zum Beispiel Kupfer. Die Keimschicht 7 kann gebildet werden unter Verwendung eines Abscheidungsverfahrens wie z. B. PVD. Bei beispielhaften Ausführungsformen kann die Keimschicht 7 derart gebildet werden, dass sie eine erste Dicke T1 auf dem Zwischenschichtdielektrikum 5 außerhalb der Vertiefungsbereiche 10 und 20 und eine zweite Dicke T2 in den Zell- und Dummy-Vertiefungsbereichen 10 und 20 besitzt, wobei die erste Dicke T1 größer ist als die zweite Dicke T2. Dies kann an einer Schwierigkeit beim Liefern eines Quellgases für die Keimschicht 7 in die Vertiefungsbereiche 10 und 20 während des Abscheidungsverfahrens liegen. Es ist zu erwarten, dass dieser Effekt zunimmt mit abnehmender Entwurfsregel.
  • Bezug nehmend auf 1, 5A und 5B kann ein Elektroplattierungs-Verfahren durchgeführt werden zum Bilden einer Plattierungsschicht 9a und 9b in dem Zellvertiefungsbereich 10 und in dem Dummy-Vertiefungsbereich 20 (in S40). Die Plattierungsschicht 9a und 9b kann ein Zellmuster 9a, das in dem Zellvertiefungsbereich 10 vorgesehen ist, sowie ein Dummy-Muster 9b enthalten, das in dem Dummy-Vertiefungsbereich 20 vorgesehen ist.
  • Das Elektroplattierungs-Verfahren wird unten genauer beschrieben werden.
  • 6 ist eine Querschnittsansicht, die schematisch ein Beispiel einer Elektroplattierungsvorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts zeigt. 7 zeigt einen elektrischen Strom und Plattierungslösungsfluss auf einem Wafer während eines Elektroplattierungs-Verfahrens, und 8A und 8B sind schematische Diagramme, welche die Verteilung von Zusatzstoffen auf einer Oberfläche einer Keimschicht zeigen, wenn Elektroplattierungs-Verfahren an den in 4A bzw. 4B gezeigten Strukturen durchgeführt werden.
  • Bezug nehmend auf 6 kann eine Elektroplattierungsvorrichtung 300 ein Plattierungsbad 200 enthalten. Das Plattierungsbad 200 kann wie ein Zylinder geformt sein, dessen Oberseite offen ist, und kann einen Innenraum besitzen, welcher einen Wafer 100 und eine Plattierungslösung 210 darin enthalten kann. Eine Aufspannvorrichtung 206 kann an einem oberen Teil des Plattierungsbades 200 zum Fixieren des Wafers 100 vorgesehen sein. Die Aufspannvorrichtung 206 kann mit einer rotierenden Achse 208 verbunden sein und kann derart konfiguriert sein, dass sie um die rotierende Achse 208 drehbar ist. Eine obere Elektrode kann elektrisch mit dem Wafer 100 in der Aufspannvorrichtung 206 verbunden sein. Eine untere Elektrode 204 kann unter dem Plattierungsbad 200 vorgesehen sein. Eine Plattierungslösungszufuhrleitung 202 kann an einem unteren Teil des Plattierungsbades 200 zum Zuführen einer Plattierungslösung 210 in das Plattierungsbad 200 vorgesehen sein.
  • Bezug nehmend auf 7 enthält der Wafer 100 eine Mehrzahl von Chipbereichen 50. Jeder der Chipbereiche 50 kann den Peripherischaltungsbereich PER und den Zellarraybereich CAR aus 2 enthalten. Ein elektrischer Strom kann von einem Rand des Wafers 100 zu einem Mittenabschnitt des Wafers fließen, wie durch einen ersten Pfeil 70 dargestellt ist, während die Plattierungslösung 210 auf dem Wafer 100 entlang eines im Wesentlichen kreisförmigen Pfades fließen kann, wie er durch einen zweiten Pfeil 71 dargestellt ist.
  • Bezug nehmend auf 6, 8A und 8B kann die Plattierungslösung 210 eine Elektrolytlösung enthalten, die einem elektrischen Strom erlaubt, hindurchzufließen. Zum Beispiel kann die Plattierungslösung 210 Schwefelsäure (H2SO4), Kupfersulfat (Cu2SO4), Chlorwasserstoffsäure (HCl), usw. enthalten. Zusätzlich kann die Plattierungslösung 210 weiter ein Additiv enthalten, das vorgesehen ist zum Bilden einer gleichmäßigeren Plattierungsschicht. Das Additiv kann einen Suppressor 13, einen Beschleuniger 11 und/oder einen Nivellierer 15 enthalten. Der Suppressor 13 kann ausgewählt werden zum Unterdrücken vom Wachstum einer Plattierungsschicht oder Bewegung von die Plattierungsschicht bildenden Metallionen, und der Beschleuniger 11 kann derart ausgewählt werden, dass er als ein Katalysator zum Verringern von Reaktion von die Plattierungsschicht bildenden Metallionen dient, wodurch eine Abscheidungsrate von die Plattierungsschicht bildenden Metallen erhöht wird. Der Nivellierer 15 kann an einer Elektrodenfläche adsorbiert werden zum Verringern einer Stromeffizienz und einer Abscheiderate, und somit kann die Plattierungsschicht eine im Wesentlichen flache oberseitige Oberfläche besitzen. Der Suppressor 13 kann eine große Partikelgröße besitzen und kann hauptsächlich außerhalb der Vertiefungsbereiche 10 und 20 (z. B. auf dem Zwischenschichtdielektrikum 5) vorhanden sein oder sich anhäufen, viel mehr als in den Vertiefungsbereichen 10 und 20. Dementsprechend kann eine Konzentration des Suppressors 13 proportional zu einem Belegungsbereich des Zwischenschichtdielektriums 5 oder einem Bereich einer oberseitigen Oberfläche der Keimschicht 7 sein. Der Beschleuniger 11 kann eine geringere Partikelgröße besitzen und kann hauptsächlich in den Vertiefungsbereichen 10 und 20 vorhanden sein oder sich anhäufen. Die Plattierungsschicht kann kaum gebildet werden in einem Bereich, der mit dem Suppressor 13 versehen ist, und kann leichter gebildet werden in einem Bereich, der mit dem Beschleuniger 11 versehen ist, und somit kann die Plattierungsschicht 9a und 9b an Bodenflächen der Gräben/Vertiefungsbereiche 10, 20 abgeschieden werden und kann sich zum Füllen der Vertiefungsbereiche 10 und 20 nach oben erstrecken.
  • Bezug nehmend auf 6 und 7 kann die Plattierungslösung 210 auf oder entlang einer Oberfläche des Wafers entlang eines im Wesentlichen kreisförmigen Pfades, der durch den zweiten Pfeil 71 dargestellt ist, fließen. Der Fluss der Plattierungslösung 210 kann zu Unterschieden in der Konzentration von Zusatzstoffen (z. B. dem Suppressor 13) auf dem Zellarraybereich CAR des Substrates 1 führen.
  • Zum Beispiel kann die Konzentration des Suppressors 13 aufgrund des Flusses der Plattierungslösung 210 höher sein an einem Rand des Zellarraybereiches CAR benachbart zu dem Peripherieschaltungsbereich PER als in einem mehr zentralen Abschnitt des Zellarraybereiches CAR. Dies kann an einer abrupten Änderung in der Musterdichte an dem Rand des Zellarraybereiches CAR liegen. Dementsprechend kann in dem traditionellen Fall, in dem die Zellvertiefungsbereiche 10 (aber nicht der Dummy-Vertiefungsbereich 20 der Ausführungsformen des erfinderischen Konzepts) an dem Rand des Zellarraybereiches CAR vorgesehen sind, die Plattierungsschicht kaum gebildet werden an dem Rand des Zellarraybereiches CAR aufgrund des Vorhandenseins des Suppressors 13 in dem Zellvertiefungsbereich 10.
  • Im Gegensatz dazu kann gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte der Dummy-Musterbereich DPR eher als der Zellmusterbereich CPR an dem Rand des Zellarraybereichs CAR vorgesehen sein. Die Plattierungsschicht kann somit gleichmäßiger gebildet werden, da die Konzentration des Suppressors 13 gleichmäßiger in dem Zellmusterbereich CPR sein kann aufgrund des Vorhandenseins des Dummy-Musterbereichs DPR. In anderen Worten kann der Dummy-Musterbereich DPR eine Musterdichte besitzen, die einen Übergang (anders als die traditionelle abrupte Änderung) zwischen einer Musterdichte des Peripherieschaltungsbereiches PER und einer Musterdichte des Zellmusterbereichs CPR vorsieht, wodurch die Konzentration des Suppressors 13 gleichmäßiger verteilt wird.
  • Wenn es darüber hinaus keinen Dummy-Vertiefungsbereich 20 gibt, kann es eine abrupte Änderung der Musterdichte nahe einer Grenze zwischen dem Peripherieschaltungsbereich PER dem Zellarraybereich CAR geben. Dies kann zu einer abrupten Änderung der Fläche der oberseitigen Oberfläche der Keimschicht 7 oder des Zwischenschichtdielektrikums 5 relativ zu der des Peripherieschaltungsbereiches PER führen, was eine Wahrscheinlichkeit des Vorhandenseins des Suppressors 13 bestimmen oder beeinflussen kann. Als eine Folge kann es eine abrupte Änderung der Konzentration des Suppressors 13 nahe einer Grenze zwischen dem Peripherieschaltungsbereich PER und dem Zellarraybereich CAR geben. Zum Beispiel kann die Konzentration des Suppressors 13 an dem Rand des Zellarraybereichs CAR höher sein als in einem mehr zentralen Abschnitt des Zellarraybereichs CAR. Dementsprechend kann in dem traditionellen Fall, in dem die Zellvertiefungsbereiche 10 (aber nicht der Dummy-Vertiefungsbereich 20 der Ausführungsformen des erfinderischen Konzepts) an dem Rand des Zellarraybereiches CAR vorgesehen sind, die Plattierungsschicht kaum gebildet werden an dem Rand des Zellarraybereiches CAR aufgrund des Vorhandenseins des Suppressors 13 in dem Zellvertiefungsbereich 10.
  • Im Gegensatz dazu kann gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte der Dummy-Musterbereich DPR an dem Rand des Zellarraybereiches CAR vorgesehen sein. Da das Belegungsflächenverhältnis pro Einheitsfläche des Zwischenschichtdielektrikums 5 in dem Dummy-Musterbereich DPR geringer sein kann als in dem Peripherieschaltungsbereich PER und größer als in dem Zellmusterbereich CPR, kann der Suppressor 13 in dem Dummy-Musterbereich DPR eine Konzentration besitzen, die in dem Bereich von der in dem Zellmusterbereich CPR bis zu der in dem Peripherieschaltungsbereich PER liegt. In anderen Worten kann der Dummy-Musterbereich DPR einen Übergang zwischen dem Flächenverhältnis des Zwischenschichtdielektrikums 5 in dem Peripherieschaltungsbereich PER und dem Flächenverhältnis des Zwischenschichtdielektrikums 5 in dem Zellmusterbereich CPR vorsehen, der eine Verringerung eines Konzentrationsgradienten des Suppressors 13 nahe dem Rand des Zellmusterbereichs CPR ermöglicht. Dementsprechend kann die Konzentration des Suppressors 13 gleichmäßiger über im Wesentlichen den gesamten Bereich des Zellmusterbereiches CPR sein, und die Plattierungsschicht kann gleichmäßiger auf dem Zellmusterbereich CPR gebildet werden.
  • Bezug nehmend auf 2, 7, 8A und 8B kann bei der Elektroplattierungsvorrichtung 300 der in dem Elektroplattierungs-Verfahren verwendete Strom von dem Rand des Wafers 100 zu dem Mittenabschnitt des Wafers 100 fließen, wie durch den ersten Pfeil 70 dargestellt ist. Dies bedeutet, dass gemäß einer Position jedes Chipbereichs 50 in dem Wafer 100 eine Richtung des Flusses des elektrischen Stroms im Wesentlichen parallel zu einer Längsrichtung (z. B. der ersten Richtung X) des Zellvertiefungsbereiches 10, oder im Wesentlichen parallel zu einer Transversalrichtung davon (z. B. einer zweiten Richtung Y) sein kann.
  • In dem Fall, in dem der elektrische Stromfluss im Wesentlichen parallel zu der ersten Richtung X ist, kann der elektrische Strom effektiv zu Abschnitten der Keimschicht 7 fließen, die in den Zellvertiefungsbereichen 10 mit einer relative geringeren Dicke (z. B. eine zweite Dicke T2) vorgesehen sind, über andere Abschnitte der Keimschicht 7, die zwischen den Zellvertiefungsbereichen 10 mit einer relativ großen Dicke (z. B. eine erste Dicke T1) auf dem Zwischenschichtdielektrikum 5 vorgesehen sind. Als Folge kann die Plattierungsschicht ohne einen Hohlraum gebildet werden.
  • Im Gegensatz dazu kann in dem traditionellen Fall, bei dem der elektrische Stromfluss im Wesentlichen parallel zu der zweiten Richtung Y ist und der Dummy-Musterbereich DPR nicht zwischen dem Zellarraybereich CAR und dem Peripherieschaltungsbereich PER vorgesehen ist, der elektrische Strom durch die Abschnitte der Keimschicht 7 mit der relativ dünnen Dicke oder der zweiten Dicke T2 fließen. Diese geringe Dicke kann zu einer Zunahme des elektrischen Widerstands der Abschnitte der Keimschicht 7 führen, und somit kann der elektrische Strom nicht ausreichend geliefert werden zu dem Mittenabschnitt des Zellarraybereiches CAR. Als eine Folge kann die Plattierungsschicht derart gebildet werden, dass sie einen Hohlraum in dem Zellarraybereich CAR besitzt.
  • Da jedoch gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte die Dummy-Vertiefungsbereiche 20 mit dem relativ breiten Raum D2 und der relativ geringen Länge L2 an dem Rand des Zellarraybereiches CAR vorgesehen sind, kann der elektrische Strom effektiv und ausreichend in dem Zellmusterbereich CPR über Abschnitte der Keimschicht 7 mit der relativ großen ersten Dicke T1 geliefert werden. Als Folge kann die Plattierungsschicht gleichmäßiger gebildet werden ohne Hohlraumbildung darin.
  • Bezug nehmend wieder auf 5A und 5B kann die Plattierungsschicht 9a und 9b in dem Zellvertiefungsbereich 10 und in dem Dummy-Vertiefungsbereich 20 unter Verwendung des oben beschriebenen Elektroplattierungs-Verfahrens ausgebildet werden (in S40). Die Plattierungsschicht 9a und 9b kann das Zellmuster 9a, das in dem Zellvertiefungsbereich 10 vorgesehen ist, und das Dummy-Muster 9b enthalten, das in dem Dummy-Vertiefungsbereich 20 vorgesehen ist.
  • Bezug nehmend auf 9A und 9B kann eine Planarisierung und/oder ein selektives Ätzverfahren durchgeführt werden zum Entfernen von Abschnitten der Barriereschicht 6, der Keimschicht 7 und der Plattierungsschicht 9a und 9b auf dem Zwischenschichtdielektrikum 5 außerhalb der Gräben/Vertiefungsbereiche 10 und 20 darin. Dementsprechend kann die oberseitige Oberfläche des Zwischenschichtdielektrikums 5 freigelegt sein, und das Zellmuster 9a und das Dummy-Muster 9b können sich innerhalb dem Zellvertiefungsbereich 10 bzw. dem Dummy-Vertiefungsbereich 20 befinden.
  • Bezug nehmend auf 2, 9A und 9B kann eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte das Substrat 1 mit dem Zellarraybereich CAR und dem Peripherieschaltungsbereich PER enthalten. Die untere Isolierschicht 3 kann auf dem Substrat 1 vorgesehen sein. Das Zwischenschichtdielektrikum 5 kann auf der unteren Isolierschicht 3 vorgesehen sein. Der Zellarraybereich CAR kann den Zellmusterbereich CPR und den Dummy-Musterbereich DPR enthalten. Der Dummy-Musterbereich DPR kann vorgesehen sein nahe dem Rand des Zellarraybereichs CAR. In anderen Worten kann der Dummy-Musterbereich DPR angeordnet sein zwischen dem Zellmusterbereich CPR und dem Peripherieschaltungsbereich PER. In dem Dummy-Musterbereich DPR kann es zumindest ein in dem Zwischenschichtdielektrikum 5 vorgesehenes Dummy-Muster 9b geben. In dem Zellmusterbereich CPR kann eine Mehrzahl von Zellmustern 9a vorgesehen sein, die in dem Zwischenschichtdielektrikum 5 vorgesehen sind. Die Barriereschicht 6 und die Keimschicht 7 können vorgesehen sein zwischen dem Muster 9a und 9b und dem Zwischenschichtdielektrikum 5. Somit können das/die Dummy-Muster und die Zellmuster jedes ein leitfähiges Muster mit einer plattierten Schicht 9b/9a, einer Keimschicht 7 und einer Barriereschicht 6 definieren. Ein Raum D2 zwischen benachbarten der Dummy-Muster 9b kann größer sein als ein Raum D1 zwischen benachbarten der Zellmuster 9b. In der ersten Richtung X kann eine Länge L2 des Dummy-Musters 9b kürzer sein als eine Länge R1 des Zellmusters 9b.
  • Bei beispielhaften Ausführungsformen der erfinderischen Konzepte können die oben beschriebenen Halbleitervorrichtungen verwendet werden zum Realisieren einer Vielzahl von Halbleiterspeichervorrichtungen, wie z. B. Flash-Speichervorrichtungen, Speichervorrichtungen mit variablem Widerstand oder dynamische Direktzugriffsspeichervorrichtungen. Bei diesen Halbleiterspeichervorrichtungen kann zumindest eines der Zellmuster 9a verwendet werden als eine Verbindungsleitung, wie z. B. eine Bitleitung und zumindest eines der Dummy-Muster 9b kann verwendet werden als ein Testmuster.
  • 10 ist eine Draufsicht auf ein Substrat gemäß anderen beispielhaften Ausführungsformen der erfinderischen Konzepte. Bezug nehmend auf 10 kann ein Dummy-Vertiefungsbereich 20 gemäß den vorliegenden Ausführungsformen derart gebildet werden, dass er eine Balkenform besitzt, die sich kontinuierlich entlang der zweiten Richtung Y erstreckt. Zum Beispiel kann der Dummy-Vertiefungsbereich 20 derart gebildet werden, dass er eine Längsachse orthogonal zu den Zellvertiefungsbereichen 10 besitzt.
  • 11 ist eine Draufsicht auf ein Substrat gemäß noch weiteren beispielhaften Ausführungsformen der erfinderischen Konzepte. Bezug nehmend auf 11 kann ein Dummy-Musterbereich DPR gemäß den vorliegenden Ausführungsformen derart ausgestaltet sein, dass er zumindest zwei Arten von Dummy-Vertiefungsbereichen 20 enthält. In anderen Worten kann einer der Dummy-Vertiefungsbereiche 20 verschieden sein von anderen hinsichtlich seiner Form oder Längsrichtung. Wie in 11 gezeigt kann der Dummy-Musterbereich DPR sowohl die lochförmigen oder anders diskontinuierlichen Dummy-Vertiefungsbereiche 20 aus 2 sowie die balkenförmigen oder kontinuierlichen Dummy-Vertiefungsbereiche 20 aus 10 enthalten, die sich in der Y-Richtung erstrecken.
  • Bei beispielhaften Ausführungsformen der erfinderischen Konzepte kann in Draufsicht eine Form des Dummy-Vertiefungsbereiches 20 geformt sein wie eine von einer Kreisform, Ellipsenform, Dreiecksform, Vierecksform oder Diamantform.
  • Bei Verfahren zum Herstellen von Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte können die Dummy-Vertiefungsbereiche gebildet werden zwischen den Zellvertiefungsbereichen und dem Peripherieschaltungsbereich. Die Dummy-Vertiefungsbereiche können einen Raum und eine Länge besitzen, die geringer sind als diejenigen der Zellvertiefungsbereiche, und somit kann ein oberseitiger Oberflächenbereich eines Zwischenschichtdielektrikums größer in dem Dummy-Musterbereich sein als in dem Zellmusterbereich. Dieser Unterschied des oberseitigen Oberflächenbereichs des Zwischenschichtdielektrikums ermöglicht es, einen Konzentrationsgradienten eines in einer Plattierungslösung enthaltenen Suppressors nahe dem Dummy-Musterbereich zu verringern, und es ist möglich, die Konzentration des Suppressors in dem Zellmusterbereich gleichmäßiger zu machen. Als Ergebnis kann eine Plattierungsschicht in dem Zellmusterbereich gleichmäßiger, ohne Hohlraumbildung darin gebildet werden.
  • Darüber hinaus kann aufgrund des Vorhandenseins des Dummy-Musterbereichs ein elektrischer Strom effizienter an den Zellmusterbereich geliefert werden. Als eine Folge kann eine Plattierungsschicht in dem Zellmusterbereich gleichmäßiger, ohne Hohlraumbildung darin gebildet werden.
  • Während beispielhafte Ausführungsformen des erfinderischen Konzepts insbesondere gezeigt und beschrieben wurden ist es selbstverständlich, dass ein Durchschnittsfachmann Variationen in Form und in Details dabei machen kann ohne von der Idee und dem Umfang der angefügten Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 10-2011-0129985 [0001]

Claims (10)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: Bilden (S10) eines Zwischenschichtdielektrikums (5) auf einem Substrat (1) mit einem Zellarraybereich (CAR) und einem Peripherieschaltungsbereich (PER); Ätzen (S20) des Zwischenschichtdielektrikums (5) zum Bilden einer Mehrzahl von Zellvertiefungsbereichen (10) und einer oder mehrerer Dummy-Vertiefungsbereiche (20) in dem Zellarraybereich (CAR) zwischen den Zellvertiefungsbereichen (10) und dem Peripherieschaltungsbereich (PER); Bilden (S30) einer Keimschicht (7) auf dem Zwischenschichtdielektrikum (5); und Durchführen (S40) eines Elektroplattierungs-Verfahrens zum Bilden einer Plattierungsschicht (9a, 9b), welche die Zellvertiefungsbereiche (10) und den einen oder die mehreren Dummy-Vertiefungsbereiche (20) ausfüllt.
  2. Verfahren nach Anspruch 1, wobei das Ätzen des Zwischenschichtdielektrikums (5) derart durchgeführt wird, dass eine Mehrzahl von Dummy-Vertiefungsbereichen (20) in dem Zellarraybereich (CAR) gebildet wird, und wobei ein Raum zwischen benachbarten der Dummy-Vertiefungsbereiche (20) größer ist als der zwischen benachbarten der Zellvertiefungsbereiche (10).
  3. Verfahren nach Anspruch 1, wobei Zellvertiefungsbereiche (10) eine im Wesentlichen lineare Form besitzen, die sich kontinuierlich entlang einer ersten Richtung (X) erstreckt, und wobei die Dummy-Vertiefungsbereiche (20) eine Balkenform besitzen, die sich entlang einer zweiten Richtung (Y) erstreckt, welche die erste Richtung (X) kreuzt.
  4. Verfahren nach Anspruch 1, wobei der Zellarraybereich (CAR) einen Zellmusterbereich (CPR), in dem die Zellvertiefungsbereiche (10) ausgebildet sind, und zumindest einen Dummy-Musterbereich (DPR) aufweist, in dem der zumindest eine Dummy-Vertiefungsbereich (20) ausgebildet ist, und wobei der Dummy-Musterbereich (DPR) zwischen dem Zellmusterbereich (CPR) und dem Peripherieschaltungsbereich (PER) positioniert ist.
  5. Verfahren nach Anspruch 4, wobei eine von dem Zwischenschichtdielektrikum (5) belegte Fläche in dem Dummy-Musterbereich (DPR) geringer ist als die in dem Peripherieschaltungsbereich (PER) und größer ist als die in dem Zellmusterbereich (CPR).
  6. Verfahren nach Anspruch 4, wobei das Elektroplattierungs-Verfahren weiter aufweist: das Behandeln des mit einer Keimschicht (7) versehenen Substrates (1) unter Verwendung einer Plattierungslösung, welche einen Suppressor (13) enthält, wobei während des Elektroplattierungs-Verfahrens eine Konzentration des Suppressors (13) in dem Dummy-Musterbereich (DPR) geringer ist als die in dem Peripherieschaltungsbereich (PER) und höher ist als die in dem Zellmusterbereich (CPR).
  7. Verfahren nach Anspruch 4, wobei der Zellarraybereich (CAR) eine Mehrzahl von Dummy-Musterbereichen (DPR) aufweist, die symmetrisch bezüglich dem Zellmusterbereich (CPR) angeordnet sind.
  8. Verfahren nach Anspruch 1, wobei eine Länge des Dummy-Vertiefungsbereiches (20) kürzer ist als die des Zellvertiefungsbereiches (10) in der ersten Richtung (X).
  9. Halbleitervorrichtung mit: einem Substrat (1) mit einem Zellarraybereich (CAR) und einem Peripherieschaltungsbereich (PER); einem auf dem Substrat (1) angeordneten Zwischenschichtdielektrikum (5); einer Mehrzahl von in dem Zellarraybereich (CAR) angeordneten Zellmustern, wobei jedes der Zellmuster in dem Zwischenschichtdielektrikum (5) vorgesehen ist; und einer Mehrzahl von in dem Zellarraybereich (CAR) angeordneten Dummy-Mustern (9b), wobei die Dummy-Muster (9b) zwischen den Zellmustern (9a) und dem Peripherieschaltungsbereich (PER) vorgesehen sind, wobei ein Raum zwischen benachbarten der Dummy-Muster (9b) größer ist als der zwischen benachbarten der Zellmuster (9a).
  10. Vorrichtung nach Anspruch 9, wobei jedes der Zellmuster eine im Wesentlichen lineare Form besitzt, die sich kontinuierlich entlang einer ersten Richtung (X) erstreckt, und jedes der Dummy-Muster (9b) eine Balkenform besitzt, die sich entlang einer zweiten Richtung (Y) erstreckt, welche die erste Richtung (X) kreuzt.
DE102012111702A 2011-12-07 2012-12-03 Elektroplattierungs-Verfahren zum Herstellen von integrierten Halbleiterschaltungs-Vorrichtungen und damit hergestellte Vorrichtungen Pending DE102012111702A1 (de)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107533392B (zh) * 2014-03-13 2021-02-26 Lg伊诺特有限公司 触摸窗以及具有触摸窗的显示器
KR20150139223A (ko) * 2014-06-03 2015-12-11 삼성전자주식회사 반도체 소자
KR102373816B1 (ko) * 2015-08-06 2022-03-15 삼성전자주식회사 반도체 소자
CN110528042B (zh) * 2019-08-28 2021-02-09 深圳赛意法微电子有限公司 一种半导体器件电镀方法及用于电镀的活化槽
US11257710B2 (en) * 2020-01-10 2022-02-22 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method of fabricating semiconductor device
CN114496924B (zh) * 2022-04-01 2022-07-01 合肥晶合集成电路股份有限公司 半导体器件的形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110129985A (ko) 2009-04-12 2011-12-02 유디 홀딩스, 엘엘씨 적외선 검출기

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP5600280B2 (ja) * 1997-03-31 2014-10-01 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP3191759B2 (ja) 1998-02-20 2001-07-23 日本電気株式会社 半導体装置の製造方法
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2001332557A (ja) 2000-05-25 2001-11-30 Hitachi Ltd 半導体装置およびその製造方法
US6486066B2 (en) 2001-02-02 2002-11-26 Matrix Semiconductor, Inc. Method of generating integrated circuit feature layout for improved chemical mechanical polishing
JP3530149B2 (ja) 2001-05-21 2004-05-24 新光電気工業株式会社 配線基板の製造方法及び半導体装置
JP3536104B2 (ja) 2002-04-26 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
US7124386B2 (en) 2002-06-07 2006-10-17 Praesagus, Inc. Dummy fill for integrated circuits
JP4504633B2 (ja) * 2003-05-29 2010-07-14 パナソニック株式会社 半導体集積回路装置
JP2005005370A (ja) 2003-06-10 2005-01-06 Renesas Technology Corp 半導体装置の配線構造
KR100610022B1 (ko) * 2005-01-18 2006-08-08 삼성전자주식회사 반도체 메모리 장치
US7470630B1 (en) 2005-04-14 2008-12-30 Altera Corporation Approach to reduce parasitic capacitance from dummy fill
US7446040B2 (en) 2006-01-12 2008-11-04 International Business Machines Corporation Structure for optimizing fill in semiconductor features deposited by electroplating
US7767570B2 (en) 2006-03-22 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vias for damascene process
JP2008021675A (ja) * 2006-07-10 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
KR20090043948A (ko) 2007-10-30 2009-05-07 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
JP2009231621A (ja) * 2008-03-24 2009-10-08 Toshiba Corp 不揮発性半導体メモリ
JP2010050357A (ja) * 2008-08-22 2010-03-04 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR101043870B1 (ko) * 2008-12-19 2011-06-22 주식회사 하이닉스반도체 Cmp 더미 패턴을 갖는 반도체 소자 및 그 cmp 더미 패턴 형성 방법
JP2010245160A (ja) * 2009-04-02 2010-10-28 Renesas Electronics Corp 半導体装置の製造方法
JP2011222857A (ja) * 2010-04-13 2011-11-04 Renesas Electronics Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110129985A (ko) 2009-04-12 2011-12-02 유디 홀딩스, 엘엘씨 적외선 검출기

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