CN103151334A - 用于制造集成电路器件的电镀方法和由此制造的器件 - Google Patents

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Abstract

本发明提供了制造半导体器件的方法和由此制造的半导体器件。在所述方法中，可以在单元凹陷区和周边电路区之间形成伪凹陷区。由于伪凹陷区的存在，可以减小伪图案区附近电镀溶液中所含的抑制剂的浓度梯度，以使单元图案区中抑制剂的浓度更均匀，并向单元图案区更有效地供给电流。结果，在单元图案区中能更均匀地形成电镀层，其中没有空隙形成。

Description

用于制造集成电路器件的电镀方法和由此制造的器件
技术领域
发明构思的多个实施方式涉及制造集成电路器件的方法和由此制造的集成电路器件。
背景技术
半导体器件可以被要求具有更高的集成度、更高的密度、更低的功耗和更快的运行速度。具有高度集成的电路的半导体器件可以包括多层互连结构，该互连结构可以由金属材料（例如铝）形成。铝互连线的形成可以包括在绝缘层上沉积铝层和蚀刻铝层以露出绝缘层。
然而，铜取代铝作为用于互连线的材料的应用随着半导体器件的设计规则减小而不断增长。这可归因于铝的较高的电阻率。例如，随着铝互连线宽度减小，其电阻增大，于是难以实现具有更高运行速度的半导体器件。铜可以提供成本和电导率方面的优点，但是用蚀刻技术对铜层进行构图可能存在困难。也可以使用镶嵌工艺来形成铜互连线。例如，铜互连线的形成可以包括：形成绝缘层，该绝缘层具有用于沉积铜互连线的凹陷区域；在其上形成阻挡层和籽层；用电镀技术形成铜层以填充凹陷区域；然后将铜层从层间电介质的顶表面去除。
然而，籽层的厚度会因减小的设计规则而减小，这能导致籽层电阻的增大，尤其是对于设置于单元阵列区内的拥挤的互连线。作为籽层电阻增大的结果，在电镀工艺过程中，电流可能不会被充分地供给至单元阵列区，使得电镀层可能被形成为其中具有空隙或空洞。
另外，周边电路区和单元阵列区之间的图案密度的差别可能导致电镀溶液浓度的突然变化，这可能导致难以均匀地形成电镀层和防止空隙形成。
发明内容
发明构思的多个实施方式提供半导体器件制造方法，其能均匀地形成电镀层而没有空隙。
发明构思的其它实施方式提供具有提高的可靠性和高集成密度的半导体器件。
根据发明构思的多个示例性实施方式，制造半导体器件的方法可以包括：在包括单元阵列区和周边电路区的衬底上形成层间电介质；蚀刻层间电介质以在单元阵列区内形成多个单元凹陷区和至少一个伪凹陷区；在层间电介质上形成籽层；以及进行电镀工艺以形成填充单元凹陷区和伪凹陷区的电镀层。伪凹陷区可以形成在单元凹陷区和周边电路区之间。
在多个示例性实施方式中，层间电介质的蚀刻可以被执行以在单元阵列区内形成多个伪凹陷区，彼此相邻的伪凹陷区间的间隔可以比彼此相邻的单元凹陷区之间的间隔大。
在多个示例性实施方式中，单元凹陷区可以被形成为具有沿第一方向延伸的基本上线形形状，伪凹陷区可以被形成为具有沿第二方向延伸的杆形，第二方向与第一方向交叉。
在多个示例性实施方式中，单元阵列区可以包括单元图案区（单元凹陷区可以形成在其中）和至少一个伪图案区（该至少一个伪凹陷区可以形成在其中），且伪图案区可以位于单元图案区和周边电路区之间。
在多个示例性实施方式中，伪图案区中层间电介质的所占面积可以比周边电路区中层间电介质的所占面积小，且比单元图案区中层间电介质的所占面积大。
在多个示例性实施方式中，电镀工艺还可以包括使用含有抑制剂的电镀溶液来处理设置有籽层的衬底，并且在电镀工艺过程中，伪图案区中抑制剂的浓度可以低于周边电路区中抑制剂的浓度，且高于单元图案区中抑制剂的浓度。
在多个示例性实施方式中，单元阵列区可以包括多个伪图案区，所述多个伪图案区可以相对于单元图案区对称设置。
在多个示例性实施方式中，在第一方向上，伪凹陷区的长度可以短于单元凹陷区的长度。
根据发明构思的另外的示例性实施方式，半导体器件可以包括：包括单元阵列区和周边电路区的衬底；设置在衬底上的层间电介质；设置在单元阵列区内的多个单元图案，每个单元图案设置在层间电介质内；以及设置在单元阵列区内的多个伪图案，伪图案设置在单元图案和周边电路区之间。彼此相邻的伪图案之间的间隔可以大于彼此相邻的单元图案之间的间隔。
在多个示例性实施方式中，彼此相邻的伪图案之间的间隔可以大于彼此相邻的单元图案之间的间隔。
在多个示例性实施方式中，每个单元图案可以具有沿第一方向延伸的基本上线形形状，且每个伪图案可以具有沿第二方向延伸的杆形，第二方向与第一方向交叉。
在多个示例性实施方式中，在第一方向上，伪图案的长度可以短于单元图案的长度。
根据另外的实施方式，集成电路器件包括：包括单元阵列区和周边电路区的衬底；以及单元阵列区内的多个共面的电镀导电图案。导电图案通过层间电介质而彼此隔离。导电图案可以分别包括电镀层、籽层和阻挡层中的一个或更多个。导电图案包括多个单元图案和多个伪图案。伪图案设置在单元图案和周边电路区之间。单元图案沿第一方向连续延伸。伪图案包括多个段，所述多个段沿第一方向断续地延伸，且彼此通过层间电介质隔开。
在一些实施方式中，伪图案的密度可以提供单元阵列区中单元图案的密度与周边电路区中图案的密度之间的过渡。
在一些实施方式中，伪图案的相邻段可以隔开一距离，该距离大于单元图案中相邻单元图案之间的距离。
在一些实施方式中，伪图案之间的层间电介质的面积可以大于单元阵列区内单元图案之间的层间电介质的面积。在一些实施方式中，伪图案之间的层间电介质的面积可以小于周边电路区中图案之间的层间电介质的面积。
附图说明
由以下结合附图的简洁扼要的说明，示例性实施方式将被更清楚地理解。附图示出如本文所述的非限制性、示例性实施方式。
图1是流程图，示出根据发明构思的多个示例性实施方式的制造半导体器件的方法；
图2示出根据发明构思的多个示例性实施方式的衬底的布局图；
图3A和3B是分别沿图2的线I-I’和II-II’截取的截面图；
图4A、5A和9A是截面图，顺序示出针对图3A所示横截面的根据发明构思的多个示例性实施方式的制造步骤；
图4B、5B和9B是截面图，顺序示出针对图3B所示横截面的根据发明构思的多个示例性实施方式的制造步骤；
图6是截面图，示意性示出根据发明构思的多个示例性实施方式的电镀设备的示例；
图7示出根据发明构思的多个示例性实施方式的电镀工艺过程中，晶片上的电流和电镀溶液流；
图8A和8B是示意图，示出分别针对图4A和4B所示的横截面实施根据发明构思的多个示例性实施方式的电镀工艺时，添加剂在籽层的表面上的存在状态；
图10是根据发明构思的另外的示例性实施方式的衬底的俯视图；以及
图11是根据发明构思的另外的示例性实施方式的衬底的俯视图。
应当注意，这些附图试图示出某些示例性实施方式中使用的方法、结构和/或材料的一般特性，并对以下提供的文字说明进行补充。然而，这些图未按比例绘制，可能未精确反映任何给定实施方式的精确结构或性能特性，并且不应当被解释为定义或限定了示例性实施方式所涵盖的数值或性能范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和位置可以被缩小或夸大。各图示中相似或相同附图标记的使用试图表示相似或相同元件或特征的出现。
具体实施方式
现在将参照示出了示例性实施方式的附图更全面地描述发明构思的示例性实施方式。然而，发明构思的示例性实施方式可以以诸多不同的形式实施，且不应当被解释为限于本文中阐述的实施方式；更确切地，这些实施方式被提供，从而本公开将会透彻且完整，且将全面地将示例性实施方式的概念传达给本领域普通技术人员。附图中，为了清楚起见，层和区域厚度得以夸大。图示中相同的附图标记表示相同的元件，于是其描述将被省略。
将理解，当一元件被称为“连接”或“耦接”到另一元件时，它可以直接连接到或直接耦接到该另一元件，或者可以存在中间元件。相反，当一元件被称为“直接连接”或“直接耦接”到另一元件时，则没有中间元件存在。自始至终，相同的附图标记表示相同的元件。如这里所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。用于描述元件或层间的关系的其它文字应当以相同的方式解释（例如，“在……之间”与“直接在……之间”相对，“相邻”与“直接相邻”相对，“在……之上”与“直接在……之上”相对）。
将理解，虽然这里可以使用术语“第一”、“第二”等来描述各元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，以下讨论的第一元件、第一部件、第一区域、第一层或第一部分可以被称为第二元件、第二部件、第二区域、第二层或第二部分，而不背离示例性实施方式的教导。
为了描述方便，这里可以使用空间关系术语诸如“在……下方”、“在……下面”、“下部的”、“在……上方”、“上部的”等来描述如附图所示的一元件或特征与另一（另一些）元件或特征的关系。将理解，空间关系术语旨在涵盖除附图所示的取向之外，器件在使用或运行中的不同取向。例如，如果附图中的器件被翻转，被描述为“在”其他元件或特征“下面”或“下方”的元件将会取向“在”所述其他元件或特征的“上方”。因此，示例性术语“在……下面”能够涵盖上方和下面两种取向。器件也可以有其它取向（旋转90度或处于其它取向），这里所使用的空间关系描述词作相应地解释。
这里所使用的术语只是为了描述特定的实施方式，而非旨在限制示例性实施方式。如这里所用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。还将理解，如果在本文中使用，则术语“包括”和/或“包含”指定了所述特征、整体、步骤、操作、元件和/或构件的存在，但并不排除一个或更多个其他特征、整体、步骤、操作、元件、构件和/或其组合的存在或增加。
这里参照截面图描述了发明构思的示例性实施方式，这些截面图是示例性实施方式的理想化实施例（和中间结构）的示意图。因此，作为例如制造技术和/或公差结果的相对于图示形状的变化将被预见到。因此，发明构思的示例性实施方式不应被解释为限于这里所示的区域的特定形状，而将包括例如由制造引起的形状偏差在内。例如，被示作矩形的注入区可以在其边缘处具有圆的或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元变化。类似地，通过注入形成的嵌入区可以导致在嵌入区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的真实形状并且不旨在限制示例性实施方式的范围。
除非另行定义，这里使用的所有术语（包括技术术语和科学术语）都具有发明构思的示例性实施方式所属领域内的普通技术人员通常所理解的同样的含义。将进一步理解的是，术语，诸如通用词典中所定义的术语，应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应在理想化或过于形式化的意义上被解释，除非本文明确地如此定义。
图1是流程图，示出根据发明构思的示例性实施方式的制造半导体器件的方法。图2示出根据发明构思的示例性实施方式的衬底的布局图，图3A和3B是分别沿图2的线I-I'和II-II'截取的截面图。
参见图1、2、3A和3B，层间电介质(ILD)5可以形成在衬底1上（在步骤S10中）。衬底1可以包括单元阵列区CAR和周边电路区PER。在多个示例性实施方式中，单元阵列区CAR可以包括至少一个单元图案区CPR和至少一个伪图案区DPR。伪图案区DPR可以设置在周边电路区PER和单元图案区CPR之间。在多个示例性实施方式中，单元阵列区CAR可以包括多个伪图案区DPR，所述多个伪图案区可以相对于单元图案区CPR对称设置。例如，如图2所示，伪图案区DPR可以设置在单元图案区CPR的对边。类似地，周边电路区PER可以被设置为相对于单元阵列区CAR具有对称构造。此外，在一些实施方式中，周边电路区PER可以被布置来围绕单元阵列区CAR。在多个示例性实施方式中，在周边电路区PER内可以有感测放大区和/或解码电路区。在形成层间电介质5以前，可以在衬底1上形成下部绝缘层3。在形成下部绝缘层3之前，可以在衬底1上形成器件隔离层和多个晶体管。在多个示例性实施方式中，下部绝缘层3可以用作蚀刻停止层或覆盖这些晶体管的下部层间电介质。
层间电介质5可以被蚀刻来形成单元凹陷区或沟槽10和伪凹陷区或沟槽20（在步骤S20中）。单元凹陷区10可以形成在单元图案区CPR上，伪凹陷区20可以形成在伪图案区DPR上。每个单元凹陷区10可以是沿第一方向X（例如X方向）连续延伸的基本上线形槽。每个伪凹陷区20可以被形成为具有沿第一方向X延伸的孔状结构或者杆状沟或槽或其它非连续结构。在多个示例性实施方式中，至少一个单元凹陷区10可以被构造来提供用于设置互联线（例如位线）的空间。伪凹陷区20中相邻伪凹陷区之间的间隔D2可以大于单元凹陷区10中相邻单元凹陷区之间的距离D1。另外，当沿第一方向X测量时，伪凹陷区20的长度L2可以短于单元凹陷区10的长度L1。伪图案区DPR中层间电介质5的每单位面积所占面积比(anoccupying area ratio per unit area)可以小于周边电路区PER中的，且大于单元图案区CPR中的。在一些实施方式中，伪图案区DPR中层间电介质5的体积可以小于周边电路区PER中的，且大于单元图案区CPR中的。
图4A、5A和9A是截面图，示出在图3A所示结构上执行的制造步骤；图4B、5B和9B是截面图，示出在图3B所示结构上执行的制造步骤。
参见图1、4A和4B，阻挡层6可以共形地形成在蚀刻过的层间电介质5上，该层间电介质5中包括单元凹陷区10和伪凹陷区20。阻挡层6可以由钛、氮化钛、钽和/或氮化钽形成。阻挡层6可以用沉积工艺形成，诸如化学气相沉积(CVD)或物理气相沉积(PVD)。阻挡层6可以被配置来防止后续工序中提供的铜层扩散进蚀刻过的层间电介质5内。籽层7可以形成在其上包括阻挡层6的蚀刻过的层间电介质5上（在步骤S30中）。籽层7可以由例如铜形成。籽层7可以用诸如PVD的沉积工艺形成。在多个示例性实施方式中，籽层7可以被形成为在凹陷区10和20之外的层间电介质5上具有第一厚度T1，在单元和伪凹陷区10和20内具有第二厚度T2，其中第一厚度T1可以大于第二厚度T2。这可归因于沉积工艺过程中难以将用于籽层7的源气体供应至凹陷区10和20内。此效应能被预见到会随设计规则减小而增强。
参见图1、5A和5B，可以执行电镀工艺以在单元凹陷区10和伪凹陷区20内形成电镀层9a和9b（在步骤S40中）。电镀层9a和9b可以包括设置在单元凹陷区10内的单元图案9a和设置在伪凹陷区20内的伪图案9b。
以下将更详细地说明电镀工艺。
图6是截面图，示意性示出根据发明构思的示例性实施方式的电镀设备的示例。图7示出电镀工艺过程中晶片上的电流和电镀溶液流，图8A和8B是示意图，示出分别在图4A和4B中示出的结构上进行电镀工艺时，添加剂在籽层表面上的分布。
参见图6，电镀设备300可以包括电镀槽200。电镀槽200可以成形为象顶部敞开的圆筒，且其内可以具有能容纳晶片100和电镀溶液210的内部空间。卡盘206可以被设置在电镀槽200的上部以固定晶片100。卡盘206可以与旋转轴208连接，且可以被配置来可绕旋转轴208旋转。在卡盘206中，上电极可以与晶片100电连接。下电极204可以设置在电镀槽200的下面。电镀溶液供给管道202可以设置在电镀槽200的下部，以将电镀溶液210供应至电镀槽200内。
参见图7，晶片100可以包括多个芯片区50。每个芯片区50可以包括图2的周边电路区PER和单元阵列区CAR。电流可以从晶片100的边缘向晶片100的中心部分流动，如第一箭头70所示，而电镀溶液210可以在晶片100上沿第二箭头71所示的基本上环形路径流动。
参见图6、8A和8B，电镀溶液210可以包括允许电流流过的电解质溶液。例如，电镀溶液210可以含有硫酸(H2SO4)、硫酸铜(Cu2SO4)、盐酸(HCl)等等。另外，电镀溶液210还可以包括添加剂，该添加剂被提供以形成更均匀的电镀层。添加剂可以包括抑制剂13、促进剂11和/或平整剂（leveler）15。抑制剂13可以被选择以抑制电镀层的生长或构成电镀层的金属离子的移动，促进剂11可以被选择以用作用于构成电镀层的金属离子的还原反应的催化剂，从而增大构成电镀层的金属的沉积速率。平整剂15可以被吸附在电极表面上，以减小电流效率和沉积速率，于是电镀层可以具有基本上平坦的顶表面。抑制剂13可以具有大的颗粒尺寸，且可以主要存在或积聚在凹陷区10和20之外（例如在层间电介质5上），而不是在凹陷区10和20内。因而，抑制剂13的浓度可以正比于层间电介质5的所占面积或籽层7的顶表面面积。促进剂11可以具有更小的颗粒尺寸，且可以主要存在或积聚于凹陷区10和20内。电镀层可以难以在具有抑制剂13的区域形成，而可以更易于在具有促进剂11的区域形成，于是电镀层9a和9b可以沉积在沟槽/凹陷区10、20的底表面上且可以向上延伸以填充凹陷区10和20。
参见图6和7，电镀溶液210可以在晶片100的表面上或沿该表面，沿第二箭头71所示的基本上环形路径流动。电镀溶液210的流动可以导致衬底1的单元阵列区CAR上添加剂（例如抑制剂13）的浓度差异。
例如，由于电镀溶液210的流动，抑制剂13的浓度在单元阵列区CAR的与周边电路区PER相邻的边缘处可以比在单元阵列区CAR的更中心的部分处更高。这可以归因于单元阵列区CAR的边缘处图案密度的突然变化。相应地，在单元凹陷区10（而非发明构思的实施方式的伪凹陷区20）设置在单元阵列区CAR边缘处的传统情形中，由于抑制剂13存在于单元凹陷区10中，所以电镀层可以难以形成在单元阵列区CAR的边缘处。
相反，根据发明构思的示例性实施方式，伪图案区DPR（而不是单元图案区CPR）可以设置在单元阵列区CAR的边缘处。于是，因为抑制剂13的浓度因伪图案区DPR的存在而在单元图案区CPR中可以更均匀，所以电镀层能更均匀地形成。换句话说，伪图案区DPR可以具有在周边电路区PER的图案密度和单元图案区CPR的图案密度之间提供过渡（而非传统的突然变化）的图案密度，从而更均匀地分布抑制剂13的浓度。
此外，如果没有伪凹陷区20，则在周边电路区PER和单元阵列区CAR之间的边界附近可以有图案密度的突然变化。这可以导致籽层7或层间电介质5的顶表面相对于周边电路区PER的顶表面的突然的面积变化，这可以决定或影响抑制剂13的存在概率。结果，在周边电路区PER和单元阵列区CAR之间的边界附近可以有抑制剂13的浓度的突然变化。例如，抑制剂13的浓度在单元阵列区CAR的边缘处可以比在单元阵列区CAR的更中心部分处更高。相应地，在单元凹陷区10（而非发明构思的实施方式的伪凹陷区20）设置在单元阵列区CAR边缘处的传统情形中，由于抑制剂13存在于单元凹陷区10中，所以电镀层可以难以形成在单元阵列区CAR的边缘处。
相反，根据发明构思的示例性实施方式，伪图案区DPR可以设置在单元阵列区CAR的边缘处。由于伪图案区DPR中层间电介质5的每单位面积所占面积比可以小于周边电路区PER中的，且大于单元图案区CPR中的，所以伪图案区DPR中的抑制剂13可以具有从单元图案区CPR中的浓度到周边电路区PER中的浓度范围的浓度。换句话说，伪图案区DPR能提供周边电路区PER中层间电介质5的面积比与单元图案区CPR中层间电介质5的面积比之间的过渡，这可以使得单元图案区CPR边缘附近抑制剂13的浓度梯度能减小。相应地，抑制剂13的浓度在单元图案区CPR的基本上整个区域上可以更均匀，且电镀层能更均匀地形成在单元图案区CPR上。
参见图2、7、8A和8B，在电镀设备300内，电镀工艺中使用的电流可以从晶片100的边缘向晶片100的中心部分流动，如第一箭头70所示。这意味着，根据晶片100中每个芯片区50的位置，电流流动的方向可以基本上平行于单元凹陷区10的纵向（例如第一方向X），或者可以基本上平行于其横向（例如第二方向Y）。
在电流流动基本上平行于第一方向X的情形下，经由籽层7的其它的设置在单元凹陷区10之间以在层间电介质5上具有相对厚的厚度（例如第一厚度T1）的部分，电流可以有效地流至籽层7的设置在单元凹陷区10内以具有相对薄的厚度（例如第二厚度T2）的部分。结果，能形成电镀层而没有空隙。
相反，在电流流动基本上平行于第二方向Y且单元阵列区CAR和周边电路区PER之间没有设置伪图案区DPR的传统情形下，电流可以流动通过籽层7的具有相对薄的厚度或第二厚度T2的部分。此薄的厚度可以导致籽层7的该部分的电阻的增大，于是电流不可以充分地供给至单元阵列区CAR的中心部分。结果，电镀层可以形成为在单元阵列区CAR中具有空隙。
然而，根据发明构思的示例性实施方式，由于具有相对宽的间隔D2和相对短的长度L2的伪凹陷区20设置在单元阵列区CAR的边缘，所以电流能经由籽层7的具有相对厚的第一厚度T1的部分有效且充分地供给至单元阵列区CPR。结果，电镀层能更均匀地形成，其中没有空隙形成。
回头参照图5A和5B，利用上述的电镀工艺，可以在单元凹陷区10和伪凹陷区20内形成电镀层9a和9b（在步骤S40中）。电镀层9a和9b可以包括设置在单元凹陷区10内的单元图案9a和设置在伪凹陷区20内的伪图案9b。
参见图9A和9B，可以进行平坦化和/或选择性蚀刻工艺，以将阻挡层6、籽层7和电镀层9a和9b的在其中的沟槽/凹陷区10和20之外的层间电介质5上的部分去除。相应地，层间电介质5的顶表面可以露出，且单元图案9a和伪图案9b可以分别定位在单元凹陷区10和伪凹陷区20内。
参见图2、9A和9B，根据发明构思的示例性实施方式的半导体器件可以包括具有单元阵列区CAR和周边电路区PER的衬底1。下部绝缘层3可以设置在衬底1上。层间电介质5可以设置在下部绝缘层3上。单元阵列区CAR可以包括单元图案区CPR和伪图案区DPR。伪图案区DPR可以设置在单元阵列区CAR的边缘附近。换句话说，伪图案区DPR可以设置在单元图案区CPR和周边电路区PER之间。在伪图案区DPR中，可以有至少一个设置在层间电介质5内的伪图案9b。在单元图案区CPR内，可以有多个设置在层间电介质5内的单元图案9a。阻挡层6和籽层7可以设置在图案9a和9b与层间电介质5之间。同样地，伪图案和单元图案均可以定义包括电镀层9b/9a、籽层7和阻挡层6的导电图案。伪图案9b中相邻伪图案之间的间隔D2可以大于单元图案9a中相邻单元图案之间的间隔D1。在第一方向X上，伪图案9b的长度L2可以短于单元图案9a的长度L1。
在发明构思的示例性实施方式中，上述半导体器件可以用来实现各种半导体存储器件，诸如快闪存储器件、可变电阻存储器件、或者动态随机存取存储器件。在这些半导体存储器件中，单元图案9a中的至少之一可以用作互连线，例如位线，伪图案9b中的至少之一可以用作测试图案。
图10是根据发明构思的其它示例性实施方式的衬底的俯视图。参见图10，根据当前实施方式的伪凹陷区20可以被形成为具有沿第二方向Y连续延伸的杆形。例如，伪凹陷区20可以被形成为具有与单元凹陷区10正交的纵轴。
图11是根据发明构思的再者其它示例性实施方式的衬底的俯视图。参见图11，根据当前实施方式的伪图案区DPR可以被构造为包括至少两种伪凹陷区20。换句话说，伪凹陷区20中的一种在形状或长度方向方面可以与另一种不同。如图11所示，伪图案区DPR可以包括图2的孔形或其它非连续伪凹陷区20、以及图10的在Y方向上延伸的杆形或连续伪凹陷区20两者。
在发明构思的多个示例性实施方式中，在俯视图中，伪凹陷区20的形状可以类似于圆形、椭圆形、三角形、四边形和菱形之一成形。
在根据发明构思的多个示例性实施方式的制造半导体器件的方法中，可以在单元凹陷区和周边电路区之间形成伪凹陷区。伪凹陷区可以具有比单元凹陷区的间隔大的间隔，还可以具有比单元凹陷区长度小的长度，于是层间电介质的顶表面面积在伪图案区可以比在单元图案区大。层间电介质顶表面面积的此差别使得能减小伪图案区附近电镀溶液中所含的抑制剂的浓度梯度，并且可以使抑制剂的浓度在单元图案区中更均匀。结果，能在单元图案区中更均匀地形成电镀层，其中没有空隙形成。
此外，由于伪图案区的存在，电流能被更有效地供应至单元图案区。结果，能在单元图案区中更均匀地形成电镀层，其中没有空隙形成。
虽然已经具体示出和说明了发明构思的多个示例性实施方式，但是本领域普通技术人员将理解，可以对其作形式和细节上的多种改变，而不背离所附权利要求的实质和范围。
本申请要求2011年12月7日在韩国知识产权局提交的第10-2011-0129985号韩国专利申请的优先权，因而其内容通过在此全文参考引用而被并入。

Claims (20)

1.一种集成电路器件，包括：
包括单元阵列区和周边电路区的衬底；以及
位于所述单元阵列区内且彼此通过层间电介质隔开的多个共面的电镀导电图案，所述导电图案包括多个单元图案和设置在所述单元图案和所述周边电路区之间的多个伪图案，
其中所述单元图案沿第一方向连续延伸，且其中所述伪图案包括多个段，所述多个段沿所述第一方向断续地延伸，且通过所述层间电介质彼此隔开。
2.如权利要求1所述的器件，其中所述伪图案的密度提供在、所述单元阵列区中所述单元图案的密度与所述周边电路区中图案的密度之间的过渡。
3.如权利要求2所述的器件，其中所述伪图案的相邻段隔开的距离大于所述单元图案中相邻单元图案之间的距离。
4.如权利要求3所述的器件，其中所述单元阵列区内的所述伪图案之间所述层间电介质的面积大于所述单元图案之间的所述层间电介质的面积。
5.如权利要求4所述的器件，其中所述伪图案之间的所述层间电介质的面积小于所述周边电路区中图案之间的所述层间电介质的面积。
6.如权利要求3所述的器件，其中所述导电图案分别包括电镀层、籽层和阻挡层中的一个或更多个。
7.一种制造半导体器件的方法，该方法包括：
在包括单元阵列区和周边电路区的衬底上形成层间电介质；
蚀刻所述层间电介质，以形成多个单元凹陷区和在所述单元阵列区内在所述单元凹陷区和所述周边电路区之间的至少一个伪凹陷区；
在所述层间电介质上形成籽层；以及
进行电镀工艺，以形成填充所述单元凹陷区和所述至少一个伪凹陷区的电镀层。
8.如权利要求7所述的方法，其中所述蚀刻所述层间电介质被执行以在所述单元阵列区内形成多个所述伪凹陷区，且其中所述伪凹陷区中彼此相邻的伪凹陷区之间的间隔比所述单元凹陷区中彼此相邻的单元凹陷区之间的间隔大。
9.如权利要求7所述的方法，其中所述单元凹陷区具有沿第一方向连续延伸的线形形状，且其中所述伪凹陷区具有沿第二方向延伸的杆形，所述第二方向与所述第一方向交叉。
10.如权利要求7所述的方法，其中所述单元阵列区包括单元图案区和至少一个伪图案区，所述单元凹陷区形成在所述单元图案区中，所述至少一个伪凹陷区形成在所述至少一个伪图案区中，且其中所述伪图案区位于所述单元图案区和所述周边电路区之间。
11.如权利要求10所述的方法，其中所述伪图案区中所述层间电介质所占的面积比所述周边电路区中所述层间电介质所占的面积小，且比所述单元图案区中所述层间电介质所占的面积大。
12.如权利要求10所述的方法，其中所述电镀工艺进一步包括：使用含有抑制剂的电镀溶液来处理设置有所述籽层的所述衬底，
其中，在所述电镀工艺过程中，所述伪图案区中所述抑制剂的浓度低于所述周边电路区中所述抑制剂的浓度，且高于所述单元图案区中所述抑制剂的浓度。
13.如权利要求10所述的方法，其中所述单元阵列区包括多个所述伪图案区，所述多个伪图案区相对于所述单元图案区对称设置。
14.如权利要求9所述的方法，其中在所述第一方向上，所述伪凹陷区的长度短于所述单元凹陷区的长度。
15.一种半导体器件，包括：
包括单元阵列区和周边电路区的衬底；
设置在所述衬底上的层间电介质；
设置在所述单元阵列区内的多个单元图案，每个所述单元图案设置在所述层间电介质内；以及
设置在所述单元阵列区内的多个伪图案，所述伪图案设置在所述单元图案和所述周边电路区之间，
其中，所述伪图案中彼此相邻的伪图案之间的间隔大于所述单元图案中彼此相邻的单元图案之间的间隔。
16.如权利要求15所述的器件，其中每个所述单元图案具有沿第一方向连续延伸的线形形状，且每个所述伪图案具有沿第二方向延伸的杆形，所述第二方向与所述第一方向交叉。
17.如权利要求15所述的器件，其中在所述第一方向上，所述伪图案的长度短于所述单元图案的长度。
18.如权利要求15所述的器件，其中所述单元阵列区包括单元图案区和伪图案区，所述单元图案设置在所述单元图案区中，所述伪图案设置在所述伪图案区中，且其中所述伪图案区位于所述单元图案区和所述周边电路区之间。
19.如权利要求18所述的器件，其中所述伪图案区中所述层间电介质所占的面积比所述周边电路区中所述层间电介质所占的面积小，且比所述单元图案区中所述层间电介质所占的面积大。
20.如权利要求18所述的器件，其中所述单元阵列区包括多个所述伪图案区，所述多个伪图案区相对于所述单元图案区对称设置。
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