DE102011003335B4

DE102011003335B4 - A/D-Wandlervorrichtung

Info

Publication number: DE102011003335B4
Application number: DE102011003335.1A
Authority: DE
Inventors: Seiji Sonoda
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-02-01
Filing date: 2011-01-28
Publication date: 2020-08-13
Anticipated expiration: 2031-01-29
Also published as: JP2011160199A; DE102011003335A1; JP5327085B2

Abstract

A/D-Wandlervorrichtung in einer elektronischen Steuereinheit (ECU) zur Steuerung eines zu steuernden Objekts abhängig von ersten bis N-ten (N = ganze Zahl größer als 1) Analogsignalen (AN1-AN4), welche eingegeben werden, indem eine A/D-Wandlung durchgeführt wird, bei der die ersten bis N-ten Analogsignale (AN1-AN4) zu Abtastintervallen A/D-gewandelt werden, welche für die ersten bis N-ten Analogsignalen (AN1-AN4) entsprechend bestimmt sind und die A/D-gewandelten Digitalwerte als Ergebnis der A/D-Wandlung in einem Speicher gespeichert werden, wobei die A/D-Wandlervorrichtung aufweist:einen A/D-Wandlerabschnitt (41) mit ersten bis N-ten Eingangsanschlüssen (T1-T4) zum jeweiligen Empfang der ersten bis N-ten Analogsignale (AN1-AN4) und einem A/D-Wandler (41a), wobei der A/D-Wandlerabschnitt (41) einen A/D-Wandlervorgang durchzuführen vermag, bei dem, wenn irgendeines von ersten bis N-ten A/D-Wandlertriggersignalen entsprechend den ersten bis N-ten Analogsignalen (AN1-AN4) an einem entsprechenden der ersten bis N-ten Eingangsanschlüsse (T1-T4) empfangen wird, das Empfangene aus den ersten bis N-ten Analogsignalen (AN1-AN4) in den A/D-Wandler (41a) eingegeben wird, um A/D-gewandelt zu werden und einen Datenspeicherprozess durchzuführen vermag, bei dem die A/D-gewandelten Digitalwerte in dem Speicher so gespeichert werden, dass identifiziert werden kann, welchem der ersten bis N-ten Analogwerte die A/D-gewandelten Digitalwerte entsprechen;erste bis N-te Timer (TM1-TM4), welche jeweils dem ersten bis N-ten Eingangsanschlüssen entsprechen und erste bis N-te A/D-Wandlertriggersignale an den A/D-Wandlerabschnitt (41) zu Abtastintervallen auszugeben vermögen, welche für die ersten bis N-ten Eingangsanschlüsse (T1-T4) bestimmt sind, so dass die Ausgangszeitpunkte der ersten bis N-ten Wandlertriggersignale zueinander verschoben sind; undeinen Zeitpunkteinstellabschnitt, der bei Erkennung eines anormalen Zustands, in welchem ein Zeitintervall der Ausgangszeitpunkte der ersten bis N-ten A/D-Wandlertriggersignale von einem bestimmten Wert abweicht, die ersten bis N-ten Timer (TM1-TM4) einzustellen vermag, so dass das Zeitintervall übereinstimmend mit dem bestimmten Wert wird.

Description

Die vorliegende Erfindung betrifft eine A/D-Wandlervorrichtung, welche mittels eines einzelnen A/D-Wandlers eine Mehrzahl von Analogsignalen A/D wandeln kann.
Wie beispielsweise in der japanischen Patentanmeldungsveröffentlichung JP H11-87 134 A (Patentdokument 1) beschrieben, ist eine Technik bekannt, eine Mehrzahl von Analogsignalen unter Verwendung eines einzelnen A/D-Wandlers A/D zu wandeln. Bei dieser Technik werden zwei Analogsignale abwechselnd einem A/D-Wandler eingegeben, in dem diese beiden Signale synchron mit den Anstiegszeitpunkten zweier Impulssignale geschaltet werden, welche unterschiedliche Phasen haben, um diese beiden Signale zu unterschiedlichen Zeitpunkten A/D zu wandeln. Das heißt, eines dieser beiden Analogsignale wird dem A/D-Wandler zu einem Zeitpunkt entsprechend eines Anstiegszeitpunkts eines der beiden Impulssignale eingegeben und das andere Analogsignal mit dem A/D-Wandler zu einem Zeitpunkt entsprechend einer Anstiegszeit des anderen Impulssignals eingegeben, sodass die A/D-Wandlerzeitpunkte der beiden Signale einander nicht überlappen.
Auf dem Gebiet der Steuerung eines Dieselmotors in einem Fahrzeug wurde bereits vorgeschlagen, dass ein Kraftstoffdrucksensor in einer Kraftstoffleitung zwischen dem Kraftstoffauslass einer Common Rail, wo unter hohem Druck stehender Kraftstoff, der von einer Kraftstoffpumpe zugeführt wird, gesammelt wird und den Kraftstoffeinspritzöffnungen von Kraftstoffeinspritzventilen angeordnet ist, die für die Zylinder des Dieselmotors vorgesehen sind und das Signal von diesem Kraftstoffdrucksensor wird in gleichmäßigen Zeitintervallen A/D-gewandelt, um den Wechsel des Kraftstoffdrucks bei der Kraftstoffeinspritzung in jedem Zylinder zu erkennen, damit die Einspritzcharakteristika der Kraftstoffventile abgeschätzt werden können, wobei wiederum die Schätzergebnisse als Rückkopplungsvariablen für die Kraftstoffeinspritzsteuerung verwendet werden. Bezug genommen sei hierbei beispielsweise auch auf die Patentanmeldungsveröffentlichung JP 2008 - 144 749 A (Patentdokument 2).
Es wurde auch vorgeschlagen, dass ein Sensor für den zylinderinternen Druck (Zylinderinnendruck) für jeden Zylinder eines Motors vorgesehen wird, um den Druck im jeweiligen Zylinder zu erkennen, wobei die Signale von den Drucksensoren in gleichmäßigen Zeitintervallen A/D-gewandelt werden, um Verbrennungszeitpunkte und Verbrennungszustände abzuschätzen, wobei die Schätzergebnisse als Rückkopplungsvariablen für die Kraftstoffeinspritzsteuerung verwendet werden. Auch hierzu sei auf das obige Patentdokument 2 ( JP 2008 - 144 749 A ) verwiesen.
Allgemein gesagt, die Signale von Kraftstoffdrucksensoren und Drucksensoren für den Zylinderinnendruck werden in gleichmäßigen oder regulären Abtastzeitintervallen A/D-gewandelt (beispielsweise alle -zig Mikrosekunden). Um die Genauigkeit einer Motorsteuerung sicherzustellen oder zu verbessern, müssen die Abtastzeitintervalle so genau wie möglich liegen.
Jedoch hat die in obigem Patentdokument 1 beschriebene Technik das Problem, dass eine relative Phasendifferenz zwischen den beiden Impulssignalen auftreten kann, welche als Auslöser für die A/D-Wandlungen der beiden Analogsignale verwendet werden. Wenn beispielsweise wenigstens einer von zwei Zeitgebern oder Timern, die verwendet werden, die beiden Impulssignale zu erzeugen, irregulär arbeitet, tritt eine Phasenänderung (-verschiebung) zwischen den beiden Impulssignalen auf, was eine Schwankung in der Differenz der Anstiegszeitpunkte zwischen diesen Impulssignalen verursacht.
Wenn eine solche Veränderung oder Schwankung auftritt, können die A/D-Wandlerperioden für die beiden Analogsignale einander überlappen. In diesem Fall wird, während eines der beiden Analogsignale A/D-gewandelt wird, ein Auslöser für die A/D-Wandlung des anderen Analogsignals erzeugt, was das Problem bewirkt, dass die A/D-Wandlung für das andere Analogsignal nicht durchgeführt oder zeitverzögert durchgeführt wird. Wenn somit eine derartige Änderung oder Schwankung in der Differenz der Anstiegszeitpunkte zwischen den beiden Impulssignalen auftritt, werden die A/D-Wandlerintervalle (Abtastintervalle) der A/D-Wandlung wenigstens eines der beiden Analogsignal fehlerhaft.
Dies senkt die Genauigkeit der Motorsteuerung in dem obigen Fall, wo die Signale von den Kraftstoffdrucksensoren oder den Zylinderinnendrucksensoren vom gleichen A/D-Wandler A/D-gewandelt werden und in einem Fall, wo das Signal von dem Kraftstoffdrucksensoren oder den Zylinderinnendrucksensoren und auch unterschiedliche Analogsignale vom gleichen A/D-Wandler A/D-gewandelt werden.
Weiterer relevanter Stand der Technik ist bekannt aus der US 6 507 298 B1 , der US 2008 / 0 224 907 A1 und der DE 198 20 735 C1 .
Die vorliegende Erfindung schafft demgegenüber eine A/D-Wandlervorrichtung in einer elektronischen Steuereinheit zur Steuerung eines zu steuernden Objekts abhängig von ersten bis N-ten (N ist eine ganze Zahl größer als 1) Analogsignalen, welche eingegeben werden, indem eine A/D-Wandlung durchgeführt wird, bei der die ersten bis N-ten Analogsignale zu Abtastintervallen A/D-gewandelt werden, welche für die ersten bis N-ten Analogsignalen entsprechend bestimmt sind und die A/D-gewandelten Digitalwerte als Ergebnis der A/D-Wandlung in einem Speicher gespeichert werden, wobei die A/D-Wandlervorrichtung aufweist: einen A/D-Wandlerabschnitt mit ersten bis N-ten Eingangsanschlüssen zum jeweiligen Empfang der ersten bis N-ten Analogsignale und einem A/D-Wandler, wobei der A/D-Wandlerabschnitt einen A/D-Wandlervorgang durchzuführen vermag, bei dem, wenn irgendeines von ersten bis N-ten A/D-Wandlertriggersignalen entsprechend den ersten bis N-ten Analogsignalen an einem entsprechenden der ersten bis N-ten Eingangssignale empfangen wird, das Empfangene aus den ersten bis N-ten Analogsignalen in einen A/D-Wandler eingegeben wird, um A/Dgewandelt zu werden und einen Datenspeicherprozess durchzuführen vermag, bei dem die A/D-gewandelten Digitalwerte in dem Speicher so gespeichert werden, dass identifiziert werden kann, welchem der ersten bis N-ten Analogwerte die A/D-gewandelten Digitalwerte entsprechen; erste bis N-te Timer, welche jeweils den ersten bis N-ten Eingangsanschlüssen entsprechen und erste bis N-te A/D-Wandlertriggersignale an den A/D-Wandlerabschnitt zu Abtastintervallen auszugeben vermögen, welche für die ersten bis N-ten Eingangsanschlüsse bestimmt sind, so dass die Ausgangszeitpunkte der ersten bis N-ten Wandlertriggersignale zueinander verschoben sind; und einen Zeitpunkteinstellabschnitt, der bei Erkennung eines anormalen Zustands, in welchem ein Zeitintervall der Ausgangszeitpunkte der ersten bis N-ten A/D-Wandlertriggersignale von einem bestimmten Wert abweicht, die ersten bis N-ten Timer einzustellen vermag, so dass das Zeitintervall übereinstimmend mit dem bestimmten Wert wird.
Gemäß der vorliegenden Erfindung wird eine A/D-Wandlervorrichtung geschaffen, die in der Lage ist, eine Mehrzahl von Analogsignalen mittels eines einzelnen A/D-Wandlers zu einem genauen Zeitintervall A/D zu wandeln.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich besser aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.
Es zeigt:

1 schematisch den Aufbau eines Kraftstoffeinspritzsteuersystems mit einer ECU (elektronischen Steuereinheit), welche als eine A/D-Wandlervorrichtung einer ersten Ausführungsform der vorliegenden Erfindung ausgelegt ist;
2 ein Diagramm zur Erläuterung von Zeitpunkten bzw. Zeiträumen, zu denen ein A/D-Wandlertriggersignal von jedem von Timern oder Zeitgebern ausgegeben wird, welche in der ECU der ersten Ausführungsform enthalten sind;
3 ein Diagramm zur Erläuterung eines Initialisierungsstartprozesses und eines Planungsneustartprozesses für jeden der Zeitgeber in der ECU der ersten Ausführungsform;
4 ein Diagramm zur Erläuterung eines Beispiels, bei dem ein Fehler in einem der Zeitgeber der ECU der ersten Ausführungsform auftritt;
5 ein Diagramm zur Erläuterung einer der Funktionen eines A/D-Wandlerabschnitts in der ECU der ersten Ausführungsform;
6A ein Flussdiagramm eines Abtaststartprozesses, der von der ECU der ersten Ausführungsform durchgeführt wird;
6B ein Flussdiagramm eines Abtaststoppprozesses, der von der ECU der ersten Ausführungsform durchgeführt wird;
7 ein Diagramm eines Zeitgeberprüfprozesses, der von der ECU der ersten Ausführungsform durchgeführt wird, wenn die A/D-Wandlertriggersignale von den jeweiligen Zeitgebern gemäß einer beabsichtigten Planung ausgegeben werden;
8 ein Diagramm zur Erläuterung eines Zeitgeberprüfprozesses, der von der ECU der ersten Ausführungsform durchgeführt wird, wenn die A/D-Wandlertriggersignale nicht von den jeweiligen Zeitgebern gemäß der beabsichtigten Planung ausgegeben werden;
9A ein Flussdiagramm eines Abtaststartprozesses, der von einer ECU einer zweiten Ausführungsform der Erfindung durchgeführt wird; und
9B ein Flussdiagramm eines Abtaststoppprozesses der von der ECU der zweiten Ausführungsform der Erfindung durchgeführt wird.

< Erste Ausführungsform >
1 zeigt den Aufbau eines Kraftstoffeinspritzsteuersystems für einen Vierzylinder-Dieselmotor 13 in einem Kraftfahrzeug mit einer elektronischen Steuereinheit (ECU) 11, welche als eine A/D-Wandlervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung konfiguriert sei. Die ECU 11 ist zur Steuerung von Einspritzern (Injektoren) IJ1 bis IJ4 für die jeweiligen Zylinder #1 bis #4 des Motors 13 vorgesehen. Bei dieser Ausführungsform ist jeder der Einspritzer IJ1 bis IJ4 ein Einspritzer vom elektromagnetischen Ventiltyp, dessen Ventil öffnet, wenn eine Spule hiervon mit einem Strom beaufschlagt wird. Es kann jedoch auch ein Injektor des Typs verwendet werden, der unter Wirkung eines Piezo-Stellglieds öffnet und schließt. Bei der vorliegenden Ausführungsform möge die Kraftstoffeinspritzung in der Reihenfolge von #1, #3, #4 und #2 durchgeführt werden.
Jeder der Injektoren IJ1 bis IJ4 ist mit einer Kraftstoffzufuhrleitung 17 verbunden, welche von einer Common Rail 15 her kommt, in der Kraftstoff gesammelt wird. Eine Kraftstoffpumpe 21 fördert Kraftstoff von einem Tank 19 zur Common Rail 15. Die Injektoren IJ1 bis IJ4 spritzen unter hohem Druck stehenden Kraftstoff von der Common Rail 15 über die Kraftstoffzufuhrleitungen 17 in die jeweiligen Zylinder #1 bis #4 über Ihre Einspritzöffnungen ein. Die Kraftstoffpumpe 21 kann eine motorbetriebene Hochdruckpumpe sein, welche durch die Drehung der Kurbelwelle des Motors 13 angetrieben wird.
Kraftstoffdrucksensoren Sa1 bis Sa4 liegen jeweils an den Enden der Kraftstoffzufuhrleitungen 17 auf Seiten der Einspritzer oder Injektoren IJ1 bis IJ4 (das heißt, an den Kraftstoffeinlässen der Injektoren IJ1 bis IJ4), um die Kraftstoffeinlassdrücke zu erkennen. Zylinderinnendrucksensoren Sb1 bis Sb4 sind jeweils in den Zylindern #1 bis #4 angeordnet, um die Drucke im Zylinderinneren zu erkennen.
Analoge Sensorsignale IP1 bis IP4 von den Drucksensoren Sa1 bis Sa4 (können nachfolgend auch als „Kraftstoffdrucksignale“ bezeichnet werden), analoge Sensorsignale CP1 bis CP4 von den Drucksensoren Sb1 bis Sb4 (können nachfolgend auch als „Zylinderinnendrucksignale“ bezeichnet werden) und Signale von anderen Sensoren zur Erkennung des Laufzustands des Motors 13 werden der ECU 11 eingegeben. Die anderen Sensoren umfassen hierbei beispielsweise einen Kurbelwinkelsensor 23, einen Ansaugluftmengensensor zur Messung der Ansaufluftmenge für den Motor 13, einen Wassertemperatursensor zur Messung der Kühlwassertemperatur des Motors 13, einen Gaspedalniederdrückungsbetragsensor, einen Luft/ Kraftstoff-Verhältnissensor etc.
Die ECU 11 enthält einen Mikrocomputer 31, der verschiedene Prozesse zur Steuerung des Motors 13 durchführt. Der Mikrocomputer 31 enthält einen A/D-Wandlerabschnitt 41 zur A/D-Wandlung einer Mehrzahl von Analogsignalen, welche aufeinanderfolgend eingegeben werden, eine CPU 42, ein ROM 43 zur Steuerung von Programmen für die CPU 42, ein RAM 44 zur Speicherung von Rechenergebnissen der CPU 42 und von digitalen Daten, welche als A/D-Wandlerergebnisse vom A/D-Wandlerabschnitt 41 erhalten werden (werden nachfolgend auch als „A/D-gewandelte Werte“ bezeichnet), einen Zeitgeber- oder Timerabschnitt 45 für den A/D-Wandlerabschnitt 41 zum Start des A/D-Wandlervorgangs und eine DMA-Steuerung 46 zur Durchführung einer Datenübertragung vom A/D-Wandlerabschnitt 41 an das RAM 44 (nachfolgend auch als „DMAC 46“ bezeichnet). Diese Bestandteile sind mit einem Bus 47 im Mikrocomputer 31 verbunden.
Der Mikrocomputer 31 verwendet zur Motorsteuerung die A/D-gewandelten Werte, die als Ergebnisse der A/D-Wandlung der Zylinderinnendrucksignale CP1 bis CP4 von den Drucksensoren Sb1 bis Sb4, der Kraftstoffdrucksignale IP1 bis IP4 von den Drucksensoren Sa1 bis Sa4 der Zylinder #1 bis #4 und der Analogsignale von den anderen Sensoren erhalten werden. Es sei jedoch nachfolgend aus Gründen der Einfachheit der Erläuterung angenommen, das vier Analogsignale einschließlich des Zylinderinnendrucksignals CP1 und des Kraftstoffdrucksignals IP1 vom Zylinder #1 und das Zylinderinnendrucksignal CP2 und das Kraftstoffdrucksignal IP2 für den Zylinder #2 von dem A/D-Wandlerabschnitt 41 A/D-gewandelt werden.
Der A/D-Wandler Abschnitt 41 enthält vier Eingangsanschlüsse T1 bis T4 zum entsprechenden Empfang der vier Analogsignale, welche mit AN1 bis AN4 bezeichnet sind, einen A/D-Wandler 41a, einen Multiplexer 41b zur Auswahl eines der Analogsignale AN1 bis AN4 an den Eingangsanschlüssen T1 bis T4 als ein Signal, das dem A/D-Wandler 41a einzugeben ist und vier Register ADR1 bis ADR4 zur Speicherung der A/D-gewandelten Werte.
Der A/D-Wandlerabschnitt 41 ist eine Mehrfachkanal-A/D-Wandler (Vierkanal-A/D-Wandler bei dieser Ausführungsform), bei dem die Analogsignale AN1 bis AN4 entsprechend den Eingangsanschlüssen T1 bis T4 vom gleichen A/D-Wandler 41a sequenziell A/D-gewandelt werden. Die Eingangsanschlüsse T1 bis T4 entsprechen jeweils den A/D-Wandlerkanälen CH1 bis CH4. Die Register ADR1 bis ADR4 sind entsprechend für die Eingangsanschlüsse T1 bis T4 vorgesehen. Der A/D-gewandelte Wert eines jeden der Analogsignale AN1 bis AN4 wird in einem entsprechenden der Register ADR1 bis ADR4 gespeichert.
Bei dieser Ausführungsform wird an den ersten Eingangsanschluss T1 das Zylinderinnendrucksignal CP1 des Zylinders #1 angelegt, an den zweiten Eingangsanschluss T2 das Kraftstoffdrucksignal IP1 des Zylinders #1, am dritten Eingangsanschluss T3 das Zylinderinnendrucksignal CP2 des Zylinders #2 und am vierten Eingangsanschluss T4 das Kraftstoffdrucksignal CP2 des Zylinders #2. In der nachfolgenden Erläuterung können die Eingangsanschlüsse T1 bis T4 auch A/D-Wandlerkanäle CH1 bis CH4 oder Kanäle CH1 bis CH4 genannt werden.
Der A/D-Wandlerabschnitt 41 empfängt A/D-Wandlertriggersignale von dem Timerabschnitt 45, welche jeweils den A/D-Wandierkanälen CH1 bis CH4 entsprechen. Das A/D-Wandlertriggersignal entsprechend dem A/D-Wandlerkanal CHn (n ist ganze Zahl von 1 bis 4) ist ein Signal, welches die Durchführung einer A/D-Wandlung an dem Analogsignal anweist, dass an dem A/D-Wandlerkanal CHn anliegt.
Der A/D-Wandlerabschnitt 41 führt einen Abtastvorgang („sampling“) auf die nachfolgend noch zu beschreibende Weise bei Empfang des A/D-Wandlertriggersignals entsprechend dem A/D-Wandlerkanal CHn vom Timerabschnitt 45 durch.
Der Multiplexer 41b wählt das Analogsignal an dem A/D-Wandlerkanal CHn (Eingangsanschluss Tn) und der A/D-Wandler 41a wird aktiviert, um das ausgewählte Analogsignal A/D zu wandeln. Wenn der A/D-Wandler 41a die A/D-Wandlung abgeschlossen hat und der A/D-gewandelte Wert im Register ADRn gespeichert worden ist, gibt der A/D-Wandlerabschnitt 41 ein A/D-Wandlungsabschlusssignal entsprechend dem A/D-Wandlerkanal CHn an den DMAC 46 aus. Das A/D-Wandlungsabschlusssignal entsprechend dem A/D-Wandlerkanal CHn ist ein Signal, das anzeigt, dass die A/D-Wandlung des Analogsignals, dass dem A/D-Wandlerkanal CHn zugeführt wurde, abgeschlossen ist.
Der Zeitgeber- oder Timerabschnitt 45 enthält Zeitgeber oder Timer TM1 bis TM4, die jeweils den A/D-Wandlerkanälen CH1 bis CH4 entsprechen. Jeder der Timer TM1 bis TM4 enthält einen Freilaufzähler, der gemäß internen Takten des Mikrocomputers 31 hochzählt, sowie ein Vergleichsregister. Der Timerabschnitt 45 vermag das A/D-Wandlertriggersignal an den A/D-Wandlerabschnitt 41 auszugeben und setzt den Freilaufzähler auf Null zurück, wenn der Zählwert des Freilaufzählers einen Vergleichswert erreicht, der in dem Vergleichsregister gesetzt ist.
Folglich wird beispielsweise vom Timer TM1 das A/D-Wandlertriggersignal entsprechend dem A/D-Wandlerkanal CH1 jedes Mal ausgegeben, wenn der Zählwert vom Freilaufzähler des Timers TM1 den Vergleichswert erreicht, der in dem Vergleichsregister dieses Freilaufzählers zu Zeitintervallen gesetzt wird, welche gleich dem Vergleichswert multipliziert mit einer Zykluszeit des internen Takts sind. Das oben gesagte trifft auch auf die anderen Timer TM2, TM3 und TM4 zu. Nachfolgend werden die Zählwerte der Freilaufzähler der Timer TM1 bis TM4 als Zählwerte der Timer TM1 bis TM4 bezeichnet.
Wenn der A/D-Wandlerabschnitt 41 das A/D-Wandlungsabschlusssignal entsprechend dem A/D-Wandlerkanal CHn ausgibt, überträgt der DMAC 46 den A/D-gewandelten Wert aus dem Register ADRn entsprechend dem A/D-Wandlerkanal CHn an einen Speicherbereich RAMn im RAM 44 für den A/D-Wandlerkanal CHn. Jeder der Speicherbereiche RAM1 bis RAM4 im RAM 44 ist in der Lage, eine Mehrzahl von A/D-gewandelten Werten zu speichern. Jedes Mal, wenn das A/D-Wandlungsabschlusssignal entsprechend dem A/D-Wandlerkanal CHn von dem A/D-Wandlerabschnitt 41 ausgegeben wird, überträgt der DMAC 46 den A/D-gewandeltem Wert in dem Register ADRn an das RAM 44, sodass der Wert im Speicherbereich RAMn ausgehend vom Kopf des Speicherbereichs RAMn gespeichert wird.
Folglich werden beispielsweise die A/D-gewandelten Werte des Analogsignals, das dem A/D-Wandlerkanal CH1 zugeführt wird, im Speicherbereich RAM1 gespeichert oder gesammelt und die A/D-gewandelten Werte des Analogsignals an dem A/D-Wandlerkanal CH2 werden im Speicherbereich RAM2 gespeichert oder gesammelt.
In 1 bezeichnen die Beschreibungen „DMA1“, „DMA2“, „DMA3“ und „DMA4“ jeweils die DMA-Kanäle in DMAC 46. Wie durch die gestrichelten Pfeile in 1 dargestellt, wird der im Register ADR1 gehaltene A/D-gewandelte Wert über den DMA-Kanal DMA1 dem Speicherbereich RAM1 DMA-übertragen, der A/D-gewandelte Wert im Register ADR2 wird über den DMA-Kanal DMA2 dem Speicherbereich RAM2 DMA-übertragen, der A/D-gewandelte Wert im Register ADR3 wird über den DMA-Kanal DMA3 dem Speicherbereich RAM3 DMA-übertragen und der A/D-gewandelte Wert im Register ADR4 wird über den DMA-Kanal DMA4 dem Speicherbereich RAM4 DMA-übertragen.
Nachfolgend erfolgt eine Erläuterung der zeitlichen Abläufe (Zeitpunkte, Zeitrahmen, etc.) zu welchen das A/D-Wandlertriggersignal von jedem der Timer TM1 bis TM4 ausgegeben wird; dies erfolgt unter Bezugnahme auf 2. In 2 bezeichnet jeder der nach oben weisenden Pfeile einen Zeitpunkt, zu dem das A/D-Wandlertriggersignal entsprechend dem A/D-Wandlerkanal CHn vom Timer TM1 ausgegeben wird. Dies trifft auch auf die späteren 4 und 5 zu.
Wie in 2 gezeigt, geben die Timer TM1 bis TM4 die A/D-Triggersignale zu unterschiedlichen Zeitpunkten und zu konstanten Abtastintervallen (Abtastzyklusperioden) aus, welche entsprechend für die Analogsignale an den A/D-Wandlerkanälen CH1 bis CH4 vorbestimmt sind, damit die A/D-Wandlerperioden nicht einander überlappen.
In 2 bezeichnet „Zyklus 1“ das Abtastintervall des Analogsignals AN1 (Zylinderinnendrucksignal CP1 des Zylinders #1) am A/D-Wandlerkanal CH1, „Zyklus 2“ bezeichnet das Abtastintervall des Analogsignals AN2 (Kraftstoffdrucksignal IP1 für den Zylinder #1) am A/D-Wandlerkanal CH2, „Zyklus 3“ bezeichnet das Abtastintervall des Analogsignals AN3 (Zylinderinnendrucksignal CP2 des Zylinders #2) am A/D-Wandlerkanal CH3 und „Zyklus 4“ bezeichnet das Abtastintervall des Analogsignals AN4 (Kraftstoffdrucksignal IP3 des Zylinders #2) am A/D-Wandlerkanal CH4.
In 2 gibt jeder der rechteckförmigen Rahmen in dem Abschnitt „A/D-Wandlerprozess“ die Zeit wieder zwischen dem Beginn vom A/D-Wandler 41a, eines der Analogsignale AN1 bis AN4 A/D zu wandeln, bis der A/D-gewandelte Wert als Ergebnis dieser A/D-Wandlung in einem entsprechenden ADR1 bis ADR4 gespeichert wird. In dieser Ausführungsform wird diese Zeit auch „notwendige Zeit für A/D-Wandlung“ genannt. Die Ausgangszeitpunkte der A/D-Wandlertriggersignale von den Timer TM1 bis TM4 sind zueinander um eine Zeit verschoben, die länger als die notwendige Zeit für die A/D-Wandlung ist. Aus Gründen der Einfachheit der Darstellung sind jedoch die Intervalle zwischen den A/D-Triggersignalen als gleich der notwendigen Zeit für die A/D-Wandlung dargestellt (der Zeitlänge des rechteckförmigen Rahmens).
In dieser Ausführungsform kann die DMA-Übertragung des A/D-gewandeften Werts von einem der Register ADR1 bis ADR4 zu einem entsprechenden Speicherbereich RAM1 bis RAM4 für einen der A/D-Wandlerkanäle gleichzeitig mit der A/D-Wandlung durch den A/D-Wandler 41a für einen anderen der A/D-Wandlerkanäle durchgeführt werden. In einem Fall jedoch, wo die DMA-Übertragung und A/D-Wandlung nicht gleichzeitig miteinander durchgeführt werden können (das heißt, wenn die notwendige Zeit für die DMA-Übertragung innerhalb der notwendigen Zeit für die A/D-Wandlung liegt), wird das Intervall (Zeitverschiebung) zwischen den Ausgangszeitpunkten der A/D-Wandlertriggersignale um die für die DMA-Übertragung notwendige Zeit verlängert. Die Analogsignale AN1 bis AN4 sind die Innendrucksignale CP1 und CP2 und die Kraftstoffdrucksignale IP1 und IP2, welche so A/D-gewandelt werden sollten, dass Ihre Wellenformen verfolgt werden können. Folglich ist jeder der Zyklen 1 bis 4 auf eine Zeit von einigen -zig Mikrosekunden festgesetzt.
Nachfolgend wird aus der Zusammenschau der 2 und 3 erläutert, wie die Ausgangszeitpunkte der A/D-Wandlertriggersignale zueinander verschoben werden. Aus Gründen der Einfachheit der Erläuterung sei angenommen, dass eine horizontale Unterteilung in dem Maßstab der gestrichelten Linien von 2 und 3 äquivalent einer Zykluszeit des internen Takts des Mikrocomputers 31 ist, das heißt gleich der Zeit, die der Freilaufzähler eines jeden der Timer TM1 bis TM4 benötigt, um um 1 hoch zu zählen. Hierbei ist eine Zykluszeit des internen Takts mit Tck bezeichnet.
Wie in 2 gezeigt, ist der Zyklus des A/D-Wandlertriggersignals entsprechend dem A/D-Wandlerkanal CH1 (Zyklus 1) und der Zyklus des A/D-Wandlertriggersignals entsprechend dem A/D-Wandlerkanal CH3 (Zyklus 3) gleich 12 x Tck. Andererseits ist der Zyklus des A/D-Wandlertriggersignals entsprechend dem A/D-Wandlerkanal CH2 (Zyklus 2) und der Zyklus des A/D-Wandlertriggersignals entsprechend dem A/D-Wandlerkanal CH4 (Zyklus 4) gleich 6 x Tck.
Jeweils zwei benachbarte A/D-Wandlertriggersignale werden aufeinanderfolgend mit einem Zeitintervall von 2 x Tck dazwischen ausgegeben. Um die Ausgabezyklen und Zeitintervalle der A/D-Wandlertriggersignale sicherzustellen, das heißt, um den Ausgabeablaufplan der A/D-Wandlertriggersignale und den A/D-Wandlerplan der Analogsignale sicherzustellen, veranlasst die CPU 42 des Mikrocomputers 31 die Timer TM1 bis TM4 jeweils von ihren Ausgangszuständen aus zu starten, indem ein Initialisierungsprozess durchgeführt wird, wenn beispielsweise die ECU 11 eingeschaltet wird und die CPU 42 mit ihrem Betrieb beginnt.
Genauer gesagt, was dem Timer TM1 betrifft, so setzt die CPU 42 den Wert von 12 in dem Vergleichsregister als Vergleichswert entsprechenden Zyklus 1, setzt den Zählwert des Timers TM1 (genauer gesagt den Zählwert des Freilaufzählers) auf den Start-Offsetwert von 0 und veranlasst dann den Timer TM1 (genauer gesagt den Freilaufzähler) zu starten.
Was den Timer TM2 betrifft, so setzt die CPU 42 den Wert von 6 im Vergleichsregister als Vergleichswert entsprechend dem Zyklus 2, setzt den Zählwert des Timers TM2 auf den Start-Offsetwert von 4 und veranlasst dann, den Timer 2 zu starten. Das heißt, der Zählwert des Timers T2 ist so versetzt, dass, wenn der interne Takt zu anderen zwei Zeiten auftritt, das A/D-Wandlertriggersignal vom Timer TM2 ausgegeben wird.
Was den Timer TM3 betrifft, so setzt die CPU 42 den Wert von 12 im Vergleichsregister als Vergleichswert entsprechend dem Zyklus 3, setzt den Zählwert des Timers TM3 auf den Start-Offsetwert von 6 und veranlasst dann den Timer TM3 zu starten. Das heißt, der Zählwert des Timers T3 ist so versetzt, dass, wenn der interne Takt weitere sechsmal auftritt, dann das A/D-Wandlertriggersignal vom Timer TM3 ausgegeben wird.
Was den Timer TM4 betrifft, so setzt die CPU 42 den Wert von 6 im Vergleichsregister als Vergleichswert entsprechend dem Zyklus 4, setzt den Zählwert des Timers TM4 auf den Start-Offsetwert von 2 und veranlasst dann, den Timer TM4 zu starten. Das heißt, der Zählwert des Timers T4 ist so versetzt, dass, wenn der interne Takt weitere viermal auftritt, dann das A/D-Wandlertriggersignal von Timer TM4 ausgegeben wird.
Durch Versetzen der Timer TM1 bis TM4 auf ihre Anfangszustände, wie oben beschrieben, werden die A/D-Wandlertriggersignal von den Timern TM1 bis TM4 gemäß den geplanten Zeiten (Zeiten gemäß Ablaufplan) von 2 ausgegeben. Wenn jedoch der Zählwert von irgendeinem der Timer TM1 bis TM4 sich aufgrund beispielsweise von Störrauschen ändert, ändert sich das Ausgabezeitverhalten der A/D-Wandlertriggersignale von diesem Timer, was Abweichungen in der Zeitintervallbeziehung zwischen dem A/D-Wandlerträgersignalen hervorruft, die von den anderen Timern ausgeben werden.
4 zeigt ein Beispiel einer solchen Abweichung, bei der der Zählwert von Timer TM2 vorübergehend auf einen Wert größer als der Vergleichswert 6 des Timers TM2 geändert wird. In diesem Fall wird das A/D-Wandlertriggersignal entsprechend dem A/D-Wandlerkanal CH2 nicht ausgegeben, bis der Zählwert vom Timer TM2 auf 0 zurückgekehrt ist, nachdem er einen maximal möglichen Zählwert erreicht hat und danach den Vergleichswert erreicht.
Folglich wird das Intervall der A/D-Wandlerträgersignale entsprechend dem A/D-Wandlerkanal CH2, das heißt das A/D-Wandlerintervall des Analogsignals AN2 an dem A/D-Wandlerkanal CH2 länger als das beabsichtigte Intervall (Zyklus 2), von 6 x Tck.
Wenn weiterhin die Ausgabe des A/D-Wandlertriggersignals zu einem Zeitpunkt wieder aufgenommen wird, der nicht die beabsichtigte Verschiebung (das Intervall) zu den anderen A/D-Wandlertriggersignalen erfüllt (das heißt, nicht die beabsichtigte A/D-Wandlerablaufplanung von 2 erfüllt), da die zeitliche Abweichung fortdauert, kann der Fall auftreten, dass, während eines der Analogsignale A/D-gewandelt wird, das A/D-Wandlertriggersignal für ein anderes der Analogsignale erzeugt wird.
Normalerweise sind die Ausgabezeiten der A/D-Wandlertriggersignale voneinander um 2 x Tck verschoben. Andererseits zeigt 4 einen Fall, wo der Wiederaufnahmezeitpunkt der Ausgabe des A/D-Wandlertriggersignals entsprechend dem A/D-Wandlerkanal CH2 um 1 x Tck verzögert ist (um eine horizontale Unterteilung in dem gestrichelt dargestellten Gitter), und zwar bezüglich der A/D-Wandlersignale entsprechend den anderen Kanälen.
Folglich wird in dem Fall gemäß 4, bevor die A/D-Wandlung des Analogsignals AN2 am A/D-Wandlerkanal CH2 abgeschlossen ist, das A/D-Wandlertriggersignal entsprechend dem A/D-Wandlerkanal CH4 erzeugt und die A/D-Wandlung dieses Analogsignals AN4 wird gezwungen abzuwarten, bis die A/D-Wandlung des Analogsignals AN2 abgeschlossen ist. Folglich wird das A/D-Wandlertriggersignal entsprechend dem A/D-Wandlerkanal CH1 erzeugt, bevor die A/D-Wandlung des Analogsignals AN4 abgeschlossen ist und die A/D-Wandlung des Analogsignals AN1 an dem A/D-Wandlerkanal CH1 wird gezwungen zu warten, bis die A/D-Wandlung des Analogsignals AN4 abgeschlossen ist. Auf ähnliche Weise wird das A/D-Wandlertriggersignal entsprechend dem A/D-Wandlerkanal CH3 erzeugt, bevor die A/D-Wandlung des Analogsignals AN4 abgeschlossen ist und die A/D-Wandlung des Analogsignals AN3 am A/D-Wandlerkanal CH3 wird gezwungen zu warten, bis die A/D-Wandlung des Analogsignals AN4 abgeschlossen ist. Folglich weichen die A/D-Wandlerintervalle der anderen A/D-Wandlersignale AN1, AN3 und AN4 auch von den beabsichtigten Intervallen ab.
Da bei dieser Ausführungsform der A/D-Wandlerabschnitt 41 so ausgelegt ist, dass das empfangene A/D-Wandlertriggersignal gespeichert wird, während die A/D-Wandlung eines der Analogsignale durchgeführt wird und die nächste A/D-Wandlung durchgeführt wird, nachdem die laufende A/D-Umwandlung abgeschlossen ist, ergibt sich der Zustand gemäß 4. Für den Fall jedoch, dass der A/D-Wandlerabschnitt 41 so konfiguriert ist, dass das A/D-Wandlertriggersignal ignoriert wird, das empfangen wird, während die A/D-Wandlung durchgeführt wird, hält der Zustand an, in welchem die A/D-Wandlung des Analogsignals AN4 nicht durchgeführt wird.
In dem in 4 gezeigten Fall kehren, obgleich die A/D-Wandlerintervalle der Analogsignale AN1 bis AN4 vorübergehend unregelmäßig werden, ihre A/D-Wandlerintervalle zufällig auf das beabsichtigte Intervall zurück, da die A/D-Wandlerzeitpunkte der jeweiligen Analogsignale AN1 bis AN4 gleichförmig verzögert sind. Es gibt jedoch viele unterschiedliche Fälle, welche auftreten können.
Wenn beispielsweise der Ausgabewiederaufnahmezeitpunkt des A/D-Triggersignals entsprechend dem A/D-Wandlerkanal CH2 nahezu gleich dem Ausgabezeitpunkt des A/D-Wandlertriggersignals entsprechend einem anderen Kanal ist, kann einer von ihnen weiterhin ignoriert werden oder es kann weiterhin unsicher sein, welcher von ihnen die A/D-Umwandlung bewirkt. Ein anderes Beispiel: Wenn zwei oder mehr der Zeitgeber oder Timer fehlerhaft arbeiten und im Ergebnis drei oder mehr der A/D-Wandlertriggersignale zeitlich sehr nahe beieinander auftreten, wird es unmöglich, die A/D-Umwandlung wenigstens eines der Analogsignale durchzuführen, solange der A/D-Wandlerabschnitt 41 eine Funktion hat, eine Mehrzahl von A/D-Wandlertriggersignalen zu speichern.
Folglich ist es unerwünscht, dass der Ausgabezeitpunkt des A/D-Wandlertriggersignals fortlaufend inkonsistent zu dem beabsichtigten Ablaufplan gemäß 2 bleibt. Nachfolgend wird erläutert, wie ein derartig unerwünschter Zustand bei dieser Ausführungsform verhindert wird.
Obgleich bei dieser Ausführungsform noch nicht näher beschrieben, empfängt der A/D-Wandlerabschnitt 41 einen Abtaststartbefehl und einen Abtaststoppbefehl für jeden der A/D-Wandlerkanäle CH1 bis CH4 von der CPU 42 über den Bus 47 oder eine spezielle Leitung.
Wie in 5 gezeigt, ist der A/D-Wandlerabschnitt 41 dafür ausgelegt, jedes Mal dann, wenn der Abtaststartbefehl empfangen wird, den oben beschriebenen Abtastvorgang durchzuführen (den Vorgang der Auswahl aus den Analogsignalen, der Durchführung der A/D-Wandlung am ausgewählten Analogsignal, der Speicherung des A/Dgewandelten Werts und der Ausgabe des A/D-Wandlungsabschlusssignals), und zwar für einen der A/D-Wandlerkanäle CH1 bis CH4 entsprechend dem empfangenen Abtaststartbefehl während einer Abtastperiode vom Empfang des Abtaststartbefehls bis zum Empfang des Abtaststoppbefehls.
Folglich wird der Ablauf der Durchführung der A/D-Wandlung und der Ablauf der Speicherung des A/D-gewandelten Werts im RAM 44 während der Abtastperiode zwischen dem Empfang des Abtaststartbefehls und dem Empfang des Abtaststoppbefehls jedes Mal dann durchgeführt, wenn das A/D-Wandlertriggersignal für jeden der A/D-Wandlerkanäle CH1 bis CH4 empfangen wird.
In 5 ist der mit der gestrichelten Linie eingefasste Teil eine Abtastperiode des Analogsignals AN2 für den A/D-Wandlerkanal CH2. Abtastperioden von zwei oder mehr A/D-Wandlerkanälen können einander überlappen, wenn die A/D-Wandlerzeitpunkte einander nicht überlagern.
Bei dieser Ausführungsform sind das Analogsignal AN1, das an dem A/D-Wandlerkanal CH1 anliegt und das Analogsignal AN2, das an dem A/D-Wandlerkanal CH2 anliegt, das Zylinderinnendrucksignal und das Kraftstoffdrucksignal für den Zylinder #1, das an dem A/D-Wandlerkanal CH3 anliegende Analogsignal AN3 und das an dem A/D-Wandlerkanal CH4 anliegende Analogsignal AN4 sind das Zylinderinnendrucksignal und das Kraftstoffdrucksignal des Zylinders #2. Das Zylinderinnendrucksignal und das Kraftstoffdrucksignal sind Signale, welche zu Abtastintervallen A/D zu wandeln sind, die es ermöglichen, ihre Wellenformen nachzuverfolgen.
Bei dieser Ausführungsform kann der Fall auftreten, dass eine erstmalige Kraftstoffeinspritzung in den Zylinder #n zu BTDC78°CA (Kurbelwinkel) durchgeführt wird, also um 78°CA früher als TDC (top dead center/oberer Totpunkt). In dieser Ausführungsform ist die letzte Kraftstoffeinspritzung in den Zylinder #n vor ATDC72°CA abgeschlossen, was um 72°CA später als TDC des Zylinders #n ist.
Folglich führt die CPU 42 den Abtaststartprozess gemäß 6A zu dem Zeitpunkt eines Kurbelwinkels etwas früher als BTDC78°CA des Zylinders #1 (bei BTDC98°CA in dieser Ausführungsform) durch, um den Abtastbefehl für A/D-Wandlerkanäle CH1 und CH2 ausgeben, wo das Zylinderinnendrucksignal CP1 bzw. Kraftstoffdrucksignal PT1 des Zylinders #1 vorliegen und führt danach den Abtaststoppprozess gemäß 6B zum Zeitpunkt von ATDC72°CA durch, um Abtaststoppbefehl auszugeben. Im Ergebnis werden das Zylinderinnendrucksignal CP1 und das Kraftstoffdrucksignal IP1 während einer Kraftstoffeinspritzdauer in den Zylinder #1 A/D-gewandelt. Der Kurbelwinkel wird basierend auf einem Ausgangssignal vom Kurbelwinkelsensor 23 erkannt.
Auf ähnliche Weise führt die CPU 42 den Abtaststartprozess gemäß 6A zum Zeitpunkt von BTDC98°CA des Zylinders #2 zur Ausgabe des Abtastbefehls für den A/D-Wandlerkanal CH3 und CH4 für das Zylinderinnendrucksignal CP2 und Kraftstoffdrucksignal IP2 des Zylinders #2 durch und führt danach den Abtaststoppprozess von 6B zum Zeitpunkt von ATDC72°CA des Zylinders #2 zur Ausgabe des Abtaststoppbefehls durch. Im Ergebnis werden das Zylinderinnendrucksignal CP2 und das Kraftstoffdrucksignal IP2 während einer Kraftstoffeinspritzdauer des Zylinders #2 AD gewandelt.
Das heißt, die CPU 42 führt den Abtaststartprozess gemäß 6A durch, wenn der Zeitpunkt von BTDC98°CA des Zylinders #1 oder der Zeitpunkt von BTDC98°CA des Zylinders #2 kommt.
Wenn der Zeitpunkt von BTDC98°CA des Zylinders #1 vorliegt, führt die CPU 42 den Schritt S110 durch, um den DMA-Kanal DMA1 und DMA2 entsprechend den A/D-Wandlerkanälen CH1 und CH2 zu initialisieren, so dass das Ziel der ersten Datenübertragung über die DMA-Kanäle DMA1 und DMA2 zurück auf die obersten Adressen der Speicherbereiche RAM1 und RAM2 im RAM 44 gesetzt wird und um den Abtaststartbefehl für den A/D-Wandlerkanal CH1 und den Abtaststartbefehl für den A/D-Wandlerkanal CH2 an den A/D-Wandlerabschnitt 41 auszugeben.
Wenn andererseits der Zeitpunkt von BTDC98°CA des Zylinders #2 vorliegt, führt die CPU42 Schritt S110 durch, um den DMA-Kanal DMA3 und DMA4 entsprechend den A/D-Wandlerkanälen CH3 und CH4 zu initialisieren, so dass das Ziel einer ersten Datenübertragung über die DMA-Kanäle DMA3 und DMA4 zurück auf die obersten Adressen der Speicherbereiche RAM3 und RAM4 des RAM 44 gesetzt wird und um den Abtaststartbefehl für den A/D-Wandlerkanal CH3 und den Abtaststartbefehl für den A/D-Wandlerkanal CH4 an den A/D-Wandlerabschnitt 41 auszugeben.
Nach Abschluss von Schritt S110 beendet die CPU 42 den Abtaststartprozess. Die CPU 42 beginnt den Abtaststoppprozess gemäß 6B, wenn der Zeitpunkt von ATDC72°CA des Zylinders #1 oder Zeitpunkt ATDC72°CA des Zylinders #2 kommt.
Wenn der Zeitpunkt von ATDC72°CA des Zylinders #1 kommt, führt die CPU 42 Schritt S210 durch, um den Abtaststoppbefehl für den A/D-Wandlerkanal CH1 und den Abtaststoppbefehl für den A/D-Wandlerkanal CH2 an den A/D-Wandlerabschnitt 41 auszugeben.
Wenn der Zeitpunkt von ATDC72°CA des Zylinders #2 vorliegt, führt die CPU 42 den Schritt S210 durch, um den Abtaststoppbefehl für den A/D-Wandlerkanal CH3 und den Abtaststoppbefehl für den A/D-Wandlerkanal CH4 an den A/D-Wandlerabschnitt 41 auszugeben.
Nach Abschluss von Schritt S210 führt die CPU 42 im Schritt S220 einen Timerüberprüfungsprozess durch. Der Timerüberprüfungsprozess ist ein Prozess zur Überprüfung, ob die Zeitintervalle der A/D-Wandlertriggersignale, die jeweils von den Timern TM1 bis TM4 ausgegeben werden, innerhalb eines normalen Bereichs liegen, das heißt, ob die A/D-Wandlertriggersignale von den Timern TM1 bis TM4 korrekt gemäß dem beabsichtigten Ablaufplan von 2 ausgegeben werden.
Der Timerüberprüfungsprozess wird wie folgt durchgeführt: Zuerst werden die momentanen Zählwerte der Timer TM1 bis TM4 gelesen, wobei ein Beispiel der gelesenen Zählwerte im Abschnitt (1) von 7 gezeigt ist. Nachfolgend wird von den Zählwerten des Timers TMn (n von 1 bis 4) ein Startoffsetwert des Timers TMn für einen Phasenabgleich subtrahiert, wobei ein Beispiel des Phasenabgleichs im Abschnitt (2) von 7 gezeigt ist. Die Startoffsetwerte der Timer TM1 bis TM4 sind Offsetwerte, die unter Bezugnahme auf 3 erläutert wurden. In diesem Beispiel betragen die Startoffsetwerte für den Timer TM1, TM2, TM3 und TM4 0 bzw. 4 bzw. 6 bzw. 2.
Nachfolgend erfolgt an jedem der Subtraktionsergebnisse eine Addition oder Subtraktion durch das Modul der Zyklen 1 bis 4 (der kürzesten der Perioden der Zyklen 1 bis 4) für eine Zyklusanpassung, um Verifizierungswerte der Timer TM1 bis TM4 zu erhalten, wobei ein Beispiel der Zyklusanpassung in Abschnitt (3) von 7 gezeigt ist. In 7 ist die Zyklusanpassung als „Höhenanpassung“ bezeichnet.
Genauer gesagt, da die Zyklen 2 und 4 die kürzesten Perioden haben (6 x Tck) und die Zyklen 1 und 3 eine Periode (12 x Tck) haben, die das zweifache der Zyklen 2 und 4 beträgt, ist der Wert 6 das Modul der Zyklen 1 bis 4. Die Verifizierungswerte werden erhalten, in dem an jedem der Rechenergebnisse aus Abschnitt (2) ein Prozess durchgeführt wird, bei dem vom Subtraktionsrechenergebnis nochmals 6 subtrahiert wird, wenn das Ergebnis größer oder gleich als 6 ist, 6 hinzu addiert wird, wenn das Ergebnis negativ ist und unverändert gelassen wird, wenn es nicht größer oder gleich 6 und nicht negativ ist.
Wenn alle Verifizierungswerte gleich sind, wie in Abschnitt (3) von 7 gezeigt, kann bestimmt werden, dass die A/D-Wandlertriggersignale korrekt ausgegeben werden, das heißt, von den Timern TM1 bis TM4 zu Zeitpunkten in Übereinstimmung mit der beabsichtigten Ablaufplanung gemäß 2 ausgegeben werden.
Wenn damit alle Verifizierungswerte gleich sind, wird bestimmt, dass der A/D-Wandlervorgang korrekt durchgeführt wird. Wenn andererseits alle Verifizierungswerte nicht gleich sind, wie in Abschnitt (3) von 8 gezeigt, wird bestimmt, dass der A/D-Wandlervorgang nicht korrekt durchgeführt wird.
Die obigen Bestimmungskriterien können so modifiziert werden, dass, wenn alle Verifizierungswerte nicht gleich sind, sondern ihre Differenzen innerhalb eines bestimmten Bereichs liegen, dann bestimmt wird, dass der A/D-Wandlervorgang korrekt durchgeführt wird. Der Bereich kann variabel abhängig vom Fehlergrad gesetzt werden, der erkennbar ist. Diese Abwandlung ist bevorzugt, wenn diese Ausführungsform nicht mit einer Funktion versehen ist, die Zählwerte der Timer TM1 bis TM4 zur gleichen Zeit aufzunehmen und folglich der Zählwert von wenigstens einem der Timer, der noch nicht gelesen wurde, sich ändern kann, während die Zählwerte der Timer aufeinanderfolgend gelesen werden.
Zurückkehrend zu 6B, so geht nach Abschluss des Timerüberprüfungsprozesses die CPU 42 zum Schritt S230, um zu bestimmen, ob oder ob es nicht einen Fehler in dem A/D-Wandlervorgang gibt, was auf dem Ergebnis des Timerüberprüfungsprozesses erfolgt. Wenn das Bestimmungsergebnis im Schritt S230 negativ ist, geht die CPU zum Schritt S240, um eine Datenverarbeitung durchzuführen und danach wird der Abtaststoppprozess beendet.
Wenn der aktuelle Abtaststoppprozess zum Zeitpunkt von ATDC72°CA des Zylinders #1 begonnen worden ist, da dies bedeutet, dass die Abtastperiode für die A/D-Wandlerkanäle CH1 und CH2 beendet ist, führt die CPU 42 einen Prozess durch, um die A/D-gewandelten Werte, die in den Speicherbereichen RAM1 und RAM2 des RAM 44 gespeichert sind, in unterschiedliche Rechenbereiche des RAM 44 zu kopieren. Wenn der aktuelle Abtaststoppprozess zum Zeitpunkt von ATDC72°CA des Zylinders #2 begonnen wurde, da dies bedeutet, dass die Abtastperiode für die A/D-Wandlerkanäle CH3 und CH4 beendet ist, führt die CPU 42 einen Prozess durch, um die A/Dgewandelten Werte, die in den Speicherbereichen RAM3 und RAM4 des RAM 44 gespeichert sind, in unterschiedliche Rechenbereiche des RAM 44 zu kopieren.
Die A/D-gewandelten Werte, die von dem Speicherbereich RAM1 kopiert wurden (das heißt, die A/D-gewandelten Werte des Zylinderinnendrucksignals CP1) werden einem weiteren Rechenprozess unterworfen, um zur Abschätzung des vorliegenden Verwendungszeitverhaltens oder Verwendungszustands von Zylinder #1 verwendet zu werden. Die A/D-gewandelten Werte, die vom Speicherbereich RAM2 kopiert wurden (das heißt, die A/D-gewandelten Werte des Kraftstoffdrucksignals IP1) werden einem anderen Rechenprozess unterworfen, um zur Abschätzung der vorliegenden Einspritzcharakteristika des Injektors IJ1 verwendet zu werden. Die A/D-gewandeften Werte, die von Speicherbereich RAM3 kopiert wurden (das heißt, die A/D-gewandelten Werte des Zylinderinnendrucksignals CP2) werden einem anderen Rechenprozess unterworfen, um zur Abschätzung des vorliegenden Verwendungszeitverhaltens oder Verwendungszustandes von Zylinder #2 verwendet zu werden. Die A/D-gewandelten Werte, die vom Speicherbereich RAM4 kopiert wurden (das heißt, die A/D-gewandelten Werte des Kraftstoffdrucksignals IP2) werden einem anderen Rechenprozess unterworfen, um zur Abschätzung der vorliegenden Einspritzcharakteristika des Injektors IJ2 verwendet zu werden. Das so geschätzte aktuelle oder vorliegende Verwendungszeitverhalten und der so abgeschätzte Verwendungszustand werden in einer Rückkopplungssteuerung der Kraftstoffeinspritzung verwendet.
Da verschiedene Verfahren zum Abschätzen von Verwendungszeitpunkt/Verwendungszeitverhalten und Verwendungszustand aus zeitseriellen A/D-gewandelten Werten von Zylinderinnendrucksignalen bekannt sind, sowie Verfahren zum Abschätzen der Einspritzcharakteristika aus zeitseriellen A/D-gewandelten Werten von Kraftstoffdrucksignalen, erfolgt eine genauere Erläuterung derartiger Verfahren hier nicht. Da weiterhin verschiedene Verfahren bekannt sind, die Kraftstoffeinspritzung basierend auf Schätzergebnissen von Kraftstoffeinspritzzeitpunkt und Einspritzcharakteristika zu steuern, erfolgt auch eine Erläuterung derartiger Verfahren hier nicht. Die obigen Rechenprozesse werden im Schritt S240 durchgeführt.
Wenn andererseits das Bestimmungsergebnis im Schritt S230 bejahend ist, geht die CPU 42 zum Schritt S250, um einen Planungsneustartprozess durchzuführen. Der Planungsneustartprozess ist ein Prozess, um eine Einstellung an den Zeitintervallen durchführen, zu den die Timer TM1 bis TM4 die A/D-Wandlertriggersignale ausgeben, so dass diese innerhalb eines normalen Bereichs liegen. Genauer gesagt, der Planungsneustartprozess ist ein Prozess, um zu veranlassen, dass die Timer TM1 bis TM4 von ihren Ausgangszuständen erneut starten, also ähnlich wie der Initialisierungsprozess, der unter Bezugnahme auf 3 erläutert wurde.
Das heißt, der Planungsneustartprozess setzt die Zählwerte der Timer TM1, TM2, TM3 und TM4 auf 0 bzw. 4 bzw. 6 bzw. 2. Im Ergebnis werden die TM1 bis TM4 auf ihre Ausgangszustände gemäß der linken Seite von 3 gesetzt und sie beginnen das Zählen aus diesen Ausgangszuständen heraus.
Durch Durchführung des Schrittes S250 werden die Timer TM1 bis TM4 normalisiert (auf ihre Normalzustände zurückversetzt) und danach geben sie die A/D-Wandlertriggersignale gemäß dem beabsichtigen Ablaufplan gemäß 2 aus. Nachfolgend werden im Schritt S260 die in der vorliegenden Abtastperiode gesammelten A/D-gewandelten Werte verworfen, so dass sie nicht für die Motorsteuerung verwendet werden. Genauer gesagt, wenn der aktuelle Abtaststoppprozess zum Zeitpunkt von ATDC72°CA des Zylinders #1 begonnen wurde, werden die A/D-gewandeften Werte, die in den Speicherbereichen RAM1 und RAM2 des RAM 44 gespeichert sind, nicht in die oben erläuterten Rechenbereiche des RAM 44 kopiert oder sie werden gelöscht. Auf ähnliche Weise, wenn der aktuelle Abtaststoppprozess zum Zeitpunkt von ATDC72°CA des Zylinders #2 begonnen wurde, werden die A/D-gewandelten Werte, die in den Speicherbereichen RAM3 und RAM4 des RAM 44 gespeichert wurden, nicht in die obigen Rechenbereiche des RAM 44 kopiert oder gelöscht.
Nach Abschluss vom Schritt S260 wird der Abtaststoppprozess beendet. In einem Fall, wo die Ausgabezeitpunkte des Abtaststartbefehls und des Abtaststoppbefehls für den A/D-Wandlerkanal CH1 gegenüber denjenigen des A/D-Wandlerkanals CH2 verschoben sind, so dass sich das Zylinderinnendrucksignal CP1 und das Kraftstoffdrucksignal IP1 teilweise überlappen, werden der Abtaststartprozess und der Abtaststoppprozess separat für jeden der Kanäle CH1 und CH2 durchgeführt. Da in diesem Fall die A/D-Wandlerkanäle CH1 und CH2 Kanäle sind, die für die A/D-Wandlung der Signale des gleichen Zylinders #1 verwendet werden und ihre Abtastperioden sich teilweise überlappen, werden, wenn ein Fehler für einen Kanäle CH1 und CH2 im Schritt S230 festgestellt wird, die A/D-gewandelten Werte für beide Kanäle CH1 und CH2, die in den Speicherbereichen RAM1 und RAM2 gespeichert sind, verworfen, da hinsichtlich der Zuverlässigkeit der A/D-gewandelten Werte für die beiden Kanäle CH1 und CH2 Zweifel bestehen. Dies trifft auch auf die Kanäle CH3 und CH4 zu.
Da bei der oben beschriebenen ECU 11 die Schritte S220, S230 und S250 gemäß 6B durchgeführt werden, wird, wenn eine Anomalie auftritt, bei der das Intervall der A/D-Wandlertriggersignale, die von den Timern TM1 bis TM4 ausgegeben werden, nicht innerhalb eines normalen Bereichs liegt, diese Anomalie erkannt und die Timer TM1 bis TM4 werden auf ihre normalen Zustände zurückversetzt, um die A/D-Wandlertriggersignale gemäß dem beabsichtigten Ablaufplan auszugeben. Folglich ist es bei dieser Ausführungsform möglich, eine Mehrzahl von Analogsignalen sukzessive durch einen einzelnen A/D-Wandler zu korrekten Zeitpunkten A/D zu wandeln. Weiterhin macht es der Planungsneustartprozess im Schritt S250 möglich, die Timer TM1 bis TM4 rasch zu normalisieren.
Da weiterhin der Timerprüfprozess im Schritt S220 am Ende der Abtastperiode durchgeführt wird, zu der der Abtaststoppbefehl erzeugt wird, wird, wenn ein Fehler durch diesen Prozess erkannt wird, nicht nur der Planungsneustartprozess im Schritt S250 durchgeführt, sondern auch die A/D-gewandelten Werte, die während der aktuellen Abtastperiode gesammelt wurden, im Schritt S260 verworfen, so dass es möglich ist, zu verhindern, dass Ergebnisse aus A/D-Wandlungen, die zu inkorrekten Zeitintervallen durchgeführt wurden, für eine Motorsteuerung verwendet werden.
Bei dieser Ausführungsform werden die Schritt S220, S230 und S250 für den Zylinderinnendrucksignal CP1 und das Kraftstoffdrucksignal IP1 von dem Zylinder #1 zum Zeitpunkt von ATDC72°CA des Zylinders #2 (das heißt zum Zeitpunkt von BTDC108°CA des Zylinders #1) durchgeführt, also zwischen: Kraftstoffeinspritzung in den Zylinder #2, der in der Kraftstoffeinspritzreihenfolge um eins vor dem Zylinder #1 liegt ist abgeschlossen und Kraftstoffeinspritzung in den Zylinder #1 beginnt. Folglich werden das Zylinderinnendrucksignal CP1 und das Kraftstoffdrucksignal IP1 zuverlässiger mit einem konstanten Abtastintervall während jeder Kraftstoffeinspritzperiode von Zylinder #1 A/D wandelbar, um einen hohen Grad der Genauigkeit der Motorsteuerung sicherzustellen. Dies deshalb, als, wenn die Ausgabezeitpunkte der AID-gewandelten Signale von den Timern TM1 bis TM4 untereinander unregelmäßig werden, dann die Timer TM1 bis TM4 durch den Planungsneustartprozess im Schritt S250 normalisiert werden, bevor die Kraftstoffeinspritzung in den Zylinder #1 begonnen wird (oder unmittelbar vor dem Beginn einer Abtastperiode für das Zylinderinnendrucksignal CP1 und das Kraftstoffdrucksignal IP1 von Zylinder #1).
Weiterhin ist es möglich, die Anzahl von Kanälen des A/D-Wandlerabschnitts 41 von 4 auf 8 zu erhöhen, so dass die Zylinderinnendrucksignale CP3 und CP4 und Kraftstoffdrucksignale IP3 und IP4 der Zylinder #3 und #4 auf gleiche Weise wie für die Zylinder #1 und #2 A/D-gewandelt werden können.
<Zweite Ausführungsform>
Nachfolgend wird eine zweite Ausführungsform der Erfindung beschrieben. Die ECU 11 der zweiten Ausführungsform unterscheidet sich von derjenigen der ersten Ausführungsform dahingehend, dass die CPU 42 des Mikrocomputers 31 einen Abtaststartprozess gemäß 9A anstelle des Abtaststartprozesses von 6A durchführt und einen Abtaststoppprozess gemäß 9B anstelle des Abtaststoppprozesses gemäß 6B durchführt. In den 9A und 9B sind gleiche Schritte wie in den 6A und 6B mit gleichen Schrittnummern versehen und werden nicht nochmals beschrieben, soweit es nicht für ein Verständnis der zweiten Ausführungsform notwendig ist.
Im Vergleich zum Abtaststartprozess gemäß 6A werden im Abtaststartprozess gemäß 9A die Schritte S220, S230 und S250 vor Durchführung des Schritts S110 durchgeführt. Das heißt, der Zeitüberprüfungsprozess erfolgt im Schritt S220 zuerst. Wenn bestimmt wird, dass kein Fehler vorhanden ist, wird Schritt S110 unmittelbar durchgeführt. Wenn andererseits im Schritt S230 bestimmt wird, dass ein Fehler vorhanden ist, wird Schritt S110 erst dann durchgeführt, nachdem der Planungsneustartprozess im Schritt S250 durchgeführt wurde.
Im Gegensatz zum Abtaststoppprozess gemäß 6B sind im Abtaststoppprozess von 9B die Schritt S220, S230, S250 und S260 weggelassen und nur die Schritte S210 und S240 werden durchgeführt.
Bei der zweiten Ausführungsform erfolgt der Timerprüfprozess im Schritt S220 zu Beginn einer Abtastperiode, zu der der Abtaststartbefehl an den A/D-Wandlerabschnitt 41 ausgegeben wird und wenn im Schritt S220 bestimmt wird, dass ein Fehler vorhanden ist, wird im Schritt S250 der Planungsneustartprozess durchgeführt. Folglich können bei der zweiten Ausführungsform die Analogsignale abgetastet werden, nachdem die Timer TM1 bis TM4 normalisiert wurden.
Bei der zweiten Ausführungsform erfolgt der Timerprüfprozess im Schritt S220 für den Zylinderinnendruck CP1 und das Kraftstoffdrucksignal IP1 des Zylinders #1 zum Zeitpunkt von BTDC98°CA des Zylinders #1 (das heißt zum Zeitpunkt von ATDC82°CA des Zylinders #2) zwischen Abschluss der Kraftstoffeinspritzung in den Zylinder #2, der in der Kraftstoffeinspritzreihenfolge um eins vor dem Zylinder #1 liegt und dem Beginn der Kraftstoffeinspritzung in den Zylinder #1. Wenn vom Schritt S220 bestimmt wird, dass ein Fehler vorhanden ist, wird im Schritt S250 der Planungsneustartprozess durchgeführt. Der Timerprüfprozess wird im Schritt S220 für den Zylinderinnendruck CP2 und das Kraftstoffdrucksignal IP2 des Zylinders #2 zum Zeitpunkt von BTDC98°CA des Zylinders #2 durchgeführt (das heißt zum Zeitpunkt ATDC82°CA des Zylinders #3), also zwischen Abschluss der Kraftstoffeinspritzung im Zylinder #3, der in der Kraftstoffeinspritzreihenfolge um eins vor dem Zylinder #2 liegt und Beginn der Kraftstoffeinspritzung in den Zylinder #2. Wenn von Schritt S220 bestimmt wird, dass ein Fehler vorhanden ist, wird im Schritt S250 der Planungsneustartprozess durchgeführt.
Folglich können das Zylinderinnendrucksignal und das Kraftstoffdrucksignal für jeden der Zylinder #1 und #2 zuverlässiger mit einem konstanten Abtastintervall während einer jeden Kraftstoffeinspritzperiode A/D-gewandelt werden, um einen hohen Genauigkeitsgrad der Motorsteuerung sicherzustellen.
Es ist ebenfalls möglich, die Anzahl der Kanäle des A/D-Wandlerabschnitts 41 von 4 auf 8 zu erhöhen, so dass die Zylinderinnendrucksignale CP3 und CP4 und Kraftstoffdrucksignale IP3 und IP4 der Zylinder #3 und #4 auf gleiche Weise wie für die Zylinder #1 und #2 A/D-gewandelt werden können.
Es versteht sich, dass an den obigen Ausführungsformen eine Vielzahl von Modifikationen und Abwandlungen möglich ist, von denen einige nachfolgend noch beschrieben werden.
Schritt S250 in den 6A und 9A kann modifiziert werden, um einen Prozess durchzuführen, bei dem gewartet wird, bis das A/D-Wandlertriggersignal von einem der Timer TM1 bis TM4 ausgegeben wird und wenn das A/D-Triggersignal ausgegeben wird, wird der Zählwert des Timers, der dieses A/D-Triggersignal ausgegeben hat (dieser Timer sei nachfolgend mit TMx bezeichnet) gelesen, Werte, welche die anderen Timer als Zählwerte haben sollten, wenn der Timer TMx den gelesenen Zählwert annimmt, werden berechnet und die anderen Timer werden auf die berechneten Werte gesetzt.
Wenn beispielsweise der Timer TM1 als erster das A/D-Wandlertriggersignal ausgibt und der Zählwert des Timers TM1 zu diesem Moment 9 beträgt, werden, da die anderen Timer TM2, TM3 und TM4 die Werte von 1 bzw. 3 bzw. 5 haben sollten, wie im Abschnitt (1) von 7 gezeigt, die Zählwerte der Timer TM2, TM3 und TM4 im Schritt S250 auf die Werte von 1 bzw. 3 bzw. 5 gesetzt.
Da bei dieser Abwandlung die Timer TM1 bis TM4 normalisiert werden, wenn das A/D-Wandlertriggersignal von irgendeinem der Timer TM1 bis TM4 ausgegeben wird, ergibt sich der Vorteil, dass das Ausgabeintervall der A/D-Wandlertriggersignale durch die Normalisierung der Timer nicht gestört wird.
Weiterhin kann der Schritt S250 in den 6A und 9A so modifiziert werden, dass ein Prozess durchgeführt wird, bei dem die Zählwerte aller Timer TM1 bis TM4 auf 0 gesetzt werden und danach wird einer hiervon, beispielsweise der Timer TM1 gestartet, nachfolgend wird der Timer TM2 aus dem Zustand seines Zählwerts 0 nach verstreichen des korrekten Zeitintervalls von 2 x Tck gestartet, nachfolgend wird der Timer TM4 aus seinem Zählwertzustand von 0 nach verstreichen des Zeitintervalls von 2 x Tck gestartet und nachfolgend wird der Timer TM3 aus seinem Zustand des Zählwerts 0 nach verstreichen des Zeitintervalls von 2 x Tck gestartet. Der voran stehende Aufbau zur Durchführung des Planungsneustartprozesses ist jedoch vorteilhafter, da alle Timer TM1 bis TM4 gleichzeitig normalisiert werden können.
Der A/D-Wandlerabschnitt 41 kann so modifiziert werden, dass die A/D-Wandlung jedes Mal dann durchgeführt wird, wenn das A/D-Wandlertriggersignal auch für einen Kanal eingegeben wird, der außerhalb der momentanen Abtastperiode liegt, jedoch wird das A/D-Wandlerabschlusssignal nicht an den DMA 46 ausgegeben, so dass der A/Dgewandelte Wert für diesen Kanal nicht im RAM 44 gespeichert wird.
Die Übertragung der A/D-gewandelten Werte von dem A/D-Wandlerabschnitt 41 an das RAM 44 kann durch eine Softwareverarbeitung durchgeführt werden. Die obigen Ausführungsformen können so konfiguriert werden, dass ein Interrupt auftritt, jedes Mal dann, wenn die A/D-Umwandlung in dem A/D-Wandlerabschnitt 41 abgeschlossen ist, so dass der A/D-gewandelte Wert vom RAM 44 gelesen und in eine Zieladresse geschrieben wird.
Die obigen Ausführungsformen können so konfiguriert werden, dass sie den Abtaststartprozess von 9A und den Abtaststoppprozess von 6B durchführen. Die Positionen, wo die Drucksensoren Sa1 bis Sa4 liegen, sind nicht auf die Kraftstoffeinlässe der Injektoren oder Einspritzer IJ1 bis IJ4 beschränkt. Sie können an beliebigen Positionen der Kraftstoffleitung zwischen dem Auslass der Common Rail 14 und den Einspritzöffnungen der Injektoren IJ1 bis IJ4 liegen.
Der Gegenstand der vorliegenden Erfindung ist darüber hinaus nicht auf einen Dieselmotor beschränkt. Die vorliegende Erfindung ist auch bei einem anderen Verbrennungsmotor, beispielsweise einem Ottomotor anwendbar.
Beschrieben wurde somit insoweit zusammenfassend eine A/D-Wandlervorrichtung mit einem A/D-Wandlerabschnitt mit einem einzelnen A/D-Wandler zum Umwandeln einer Mehrzahl von Analogsignalen, die aufeinanderfolgen über entsprechende A/D-Wandlerkanäle des A/D-Wandlerabschnitts eingegeben werden. Der A/D-Wandlerabschnitt führt eine A/D-Wandlung an jedem Analogsignal bei Empfang eines entsprechenden A/D-Wandlertriggersignals durch, welche von Timern ausgegeben werden, deren Ausgangszeitpunkte zueinander verschoben sind, so dass die A/D-Wandlerperioden der jeweiligen Analogsignale einander nicht überlappen. Bei Erkennung, dass ein Zeitintervall der A/D-Wandlertriggersignale von einem Normalwert abweicht, setzt ein Mikrocomputer des A/D-Wandlerabschnitts die Timer so, dass die Timer aus ihren Ausgangszuständen heraus starten.
Die obigen bevorzugten Ausführungsformen sind als rein exemplarisch und nicht als einschränkend zu verstehen. Der Gegenstand der vorliegenden Erfindung ist letztendlich durch den Umfang der nachfolgenden Ansprüche und deren Äquivalente definiert.

Claims

A/D-Wandlervorrichtung in einer elektronischen Steuereinheit (ECU) zur Steuerung eines zu steuernden Objekts abhängig von ersten bis N-ten (N = ganze Zahl größer als 1) Analogsignalen (AN1-AN4), welche eingegeben werden, indem eine A/D-Wandlung durchgeführt wird, bei der die ersten bis N-ten Analogsignale (AN1-AN4) zu Abtastintervallen A/D-gewandelt werden, welche für die ersten bis N-ten Analogsignalen (AN1-AN4) entsprechend bestimmt sind und die A/D-gewandelten Digitalwerte als Ergebnis der A/D-Wandlung in einem Speicher gespeichert werden, wobei die A/D-Wandlervorrichtung aufweist: einen A/D-Wandlerabschnitt (41) mit ersten bis N-ten Eingangsanschlüssen (T1-T4) zum jeweiligen Empfang der ersten bis N-ten Analogsignale (AN1-AN4) und einem A/D-Wandler (41a), wobei der A/D-Wandlerabschnitt (41) einen A/D-Wandlervorgang durchzuführen vermag, bei dem, wenn irgendeines von ersten bis N-ten A/D-Wandlertriggersignalen entsprechend den ersten bis N-ten Analogsignalen (AN1-AN4) an einem entsprechenden der ersten bis N-ten Eingangsanschlüsse (T1-T4) empfangen wird, das Empfangene aus den ersten bis N-ten Analogsignalen (AN1-AN4) in den A/D-Wandler (41a) eingegeben wird, um A/D-gewandelt zu werden und einen Datenspeicherprozess durchzuführen vermag, bei dem die A/D-gewandelten Digitalwerte in dem Speicher so gespeichert werden, dass identifiziert werden kann, welchem der ersten bis N-ten Analogwerte die A/D-gewandelten Digitalwerte entsprechen; erste bis N-te Timer (TM1-TM4), welche jeweils dem ersten bis N-ten Eingangsanschlüssen entsprechen und erste bis N-te A/D-Wandlertriggersignale an den A/D-Wandlerabschnitt (41) zu Abtastintervallen auszugeben vermögen, welche für die ersten bis N-ten Eingangsanschlüsse (T1-T4) bestimmt sind, so dass die Ausgangszeitpunkte der ersten bis N-ten Wandlertriggersignale zueinander verschoben sind; und einen Zeitpunkteinstellabschnitt, der bei Erkennung eines anormalen Zustands, in welchem ein Zeitintervall der Ausgangszeitpunkte der ersten bis N-ten A/D-Wandlertriggersignale von einem bestimmten Wert abweicht, die ersten bis N-ten Timer (TM1-TM4) einzustellen vermag, so dass das Zeitintervall übereinstimmend mit dem bestimmten Wert wird.
A/D-Wandlervorrichtung nach Anspruch 1, wobei der Zeitpunkteinstellabschnitt die ersten bis N-ten Timer (TM1-TM4) setzt, so dass die ersten bis N-ten Timer (TM1-TM4) ihren Betrieb aus vorbestimmten Ausgangszuständen heraus beginnen, so dass das Zeitintervall übereinstimmend mit dem bestimmten Wert wird.
A/D-Wandlervorrichtung nach Anspruch 1 oder 2, wobei der A/D-Wandlerabschnitt (41) von einem Verarbeitungsabschnitt der elektronischen Steuereinheit (ECU) einen Abtaststartbefehl und einen Abtaststoppbefehl für jeden der ersten bis N-ten Eingangsanschlüsse (T1-T4) empfängt und den A/D-Wandlerprozess und den Datenspeicherprozess jedes Mal dann durchführt, wenn irgendeines der ersten bis N-ten A/D-Wandlertriggersignale während einer Abtastperiode empfangen wird, welche zwischen dem Empfang des Abtaststartbefehls und dem Empfang des Abtaststoppbefehls für jeden der ersten bis N-ten Eingangsanschlüsse (T1-T4) liegt; und der Zeitpunkteinstellabschnitt mit seinem Betrieb jedes Mal dann beginnt, wenn der Abtaststoppbefehl von dem Verarbeitungsabschnitt an den A/D-Wandlerabschnitt (41) für jeden der ersten bis N-ten Eingangsanschlüsse (T1-T4) ausgegeben wird.
A/D-Wandlervorrichtung nach Anspruch 3, weiterhin aufweisend einen Datenverwerfungsabschnitt, der den A/D-gewandelten Digitalwert zu verwerfen vermag, der in dem Speicher gespeichert ist und von dem A/D-Wandlervorgang erhalten wurde, der während des anormalen Zustands durchgeführt wurde, der von dem Zeitpunkteinstellabschnitt erkannt worden ist.
A/D-Wandlervorrichtung nach einem der Ansprüche 1 bis 4, wobei der Zeitpunkteinstellabschnitt den Betrieb jedes Mal dann beginnt, wenn der Abtaststartbefehl von dem Verarbeitungsabschnitt an den A/D-Wandlerabschnitt (41) für jeden der ersten bis N-ten Eingangsanschlüsse (T1-T4) ausgegeben wird.
A/D-Wandlervorrichtung nach einem der Ansprüche 1 bis 5, wobei die elektronische Steuereinheit (ECU) zur Steuerung eines Fahrzeugmotors (13) dient, wobei wenigstens eines der ersten bis N-ten Analogsignale (AN1-AN4) ein von einem Drucksensor (Sa1-Sa4) ausgegebenes Signal zur Erkennung eines Kraftstoffdrucks an einer bestimmten Position zwischen einem Auslass eines Sammlers zur Speicherung von Hochdruckkraftstoff und einer Einspritzöffnung eines Einspritzers (IJ1-IJ4) an einem der Zylinder (#1 - #4) des Fahrzeugmotors (13) ist, und der Zeitpunkteinstellabschnitt während einer Periode zu arbeiten vermag, die zwischen der Kraftstoffeinspritzung in einen der Zylinder, der in der Kraftstoffeinspritzreihenfolge vor dem mit dem Drucksensor (Sa1-Sa4) versehenen Zylinder liegt, abgeschlossen ist bis zum Beginn der Kraftstoffeinspritzung in den Zylinder mit dem Drucksensor (Sa1-Sa4) liegt.