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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung komplexe integrierte Schaltungen mit modernen Transistorelementen, die Metallgateelektrodenstrukturen mit großem ε aufweisen, die in einer frühen Fertigungsphase hergestellt werden.
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Beschreibung des Stands der Technik
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Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierten Schaltungen) und dergleichen erfordert es, dass eine große Anzahl an Schaltungselementen auf einer gegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsverhalten der integrierten Schaltungen wesentlich bestimmen. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Bei der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche mit stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und mit einem leicht dotierten oder nicht dotierten Gebiet gebildet sind, etwa einem Kanalgebiet, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. In Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, ist somit die Leitfähigkeit des Kanalgebiets ein wesentlicher Einflussfaktor für das Leistungsverhalten von MOS-Transistoren. Da die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften bestimmen, ist somit die Skalierung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und die Verringerung des Gatewiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Gegenwärtig wird der Hauptanteil an integrierten Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahezu unbegrenzter Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl in der näheren Zukunft für Schaltungsgenerationen, die für Massenprodukte hergestellt sind. Ein Grund für die Wichtigkeit des Silizums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Sililziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolation unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie etwa für Ausheizzyklen erforderlich sind, um Dotiermittel zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
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Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Verhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, so dass der gewünschte Durchlassstrom bei einer vorgegebenen Versorgungsspannung erreicht wird, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator hervorgerufen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es erweist sich, dass eine Verringerung der Kanallänge eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und somit mit einer reduzierten Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf auf Grund der erforderlichen höheren kapazitiven Kopplung der Gateelektrode an das Kanalgebiet, was typischerweise bewerkstelligt wird, indem die Dicke der Siliziumdioxidschicht verringert wird. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl generell die Verwendung von Hochgeschwindigkeitstransistoren mit einem äußerst kurzen Kanal auf Hochgeschwindigkeitssignalwege beschränkt wird, wohingegen Transistoren mit einem längeren Kanal für weniger kritische Signalpfade eingesetzt werden, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Gateisolationsschicht hervorgerufen wird, Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm, die nicht mehr mit den Erfordernissen für viele Arten von integrierten Schaltungen verträglich sind.
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Daher wurde das Ersetzen des Siliziumdioxids oder zumindest eines Teils davon als Material für Gateisolationsschichten in Betracht gezogen. Mögliche alternative Dielektrika sind solche, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht dennoch eine kapazitive Kopplung mit sich bringt, die ansonsten durch eine extrem dünne Siliziumdioxidschicht erreicht würde. Es wurde daher vorgeschlagen, Siliziumdioxid durch hochpermittive Materialien, etwa Tantaloxid, Strontiumtitanoxid, Hafniumoxid, HfSiO, Zirkonoxid, und dergleichen zu ersetzen.
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Durch Weiterentwicklung komplexer Gatearchitekturen auf der Grundlage von Dielektrika mit großem ε kann das Transistorverhalten ferner verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode so vorgesehen wird, dass das für gewöhnlich verwendete Polysiliziummaterial ersetzt wird, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum zeigt, wodurch die wirksame Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine größere Kapazität sorgt, selbst bei einer größeren Dicke im Vergleich zu einer Siliziumdioxidschicht, während Leckströme somit auf einem akzeptablen Niveau gehalten werden. Andererseits wird ein metallenthaltendes nicht-Polysiliziummaterial, etwa Titannitrid, und dergleichen, so hergestellt, dass es direkt mit dem dielektrischen Material mit großem ε in Kontakt ist, wodurch die Anwesenheit einer Verarmungszone im Wesentlichen vermieden wird. Da die konventionellen Mechanismen zum Einstellen der Austrittsarbeit der Gateelektroden und somit der Schwellwertspannung der Transistoren durch geeignetes Dotieren des Polysiliziummaterials nicht mehr verfügbar sind in Metallgateelektroden mit großem ε, muss eine geeignete Einstellung der effektiven Austrittsarbeit im Hinblick auf die Leitfähigkeitsart des betrachteten Transistors in den Prozessablauf eingerichtet werden, um die Metallgateelektrodenstrukturen mit großem ε herzustellen.
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Beispielsweise werden geeignete metallenthaltende Gateelektrodenmaterialien, etwa Titannitrid, und dergleichen, häufig in Verbindung mit einer geeigneten Metallsorte, etwa Lanthanum, Aluminium, und dergleichen verwendet, um somit die Austrittsarbeit jeweils für jede Transistorart in geeigneter Weise einzustellen, d. h. für n-Kanaltransistoren bzw. p-Kanaltransistoren, wobei eine zusätzliche Bandlückenverschiebung in p-Kanaltransistoren erforderlich sein kann. Aus diesem Grunde wurde vorgeschlagen, die Schwellwertspannung von Transistorbauelementen in geeigneter Weise einzustellen, indem ein speziell gestaltetes Halbleitermaterial an der Grenzfläche zwischen dem dielektrischen Material mit großem ε und dem Kanalgebiet des Transistorbauelements vorgesehen wird, um damit in geeigneter Weise die Bandlücke des speziell gestalteten Halbleitermaterials an die Austrittsarbeit des metallenthaltenden Gateelektrodenmaterials „anzupassen”, wodurch die gewünschte geringe Schwellwertspannung des betrachteten Transistors erreicht wird. Typischerweise wird ein entsprechendes speziell gestaltetes Halbleitermaterial, etwa Silizium/Germanium, und dergleichen, mittels einer epitaktischen Aufwachstechnik in einer frühen Fertigungsphase vorgesehen, wobei dies wiederum einen zusätzlichen komplexen Prozessschritt bedeutet, der jedoch komplexe Prozesse zum Einstellen der Austrittsarbeit und somit der Schwellwertspannungen in einer sehr fortgeschrittenen Prozessphase vermeidet, wie dies in sogenannten Austautschgateverfahren der Fall ist.
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Es erweist sich jedoch, dass die Fertigungssequenz zur Herstellung der schwellwerteinstellenden Halbleiterlegierung einen wesentlichen Einfluss auf die Transistoreigenschaften ausübt, wobei dies durch eine Asymmetrie des Prozessablaufes für aktive Gebiete von p-Kanaltransistoren und n-Kanaltransistoren während der komplexen Fertigungssequenz zum Strukturieren der Gateelektrodenstrukturen hervorgerufen wird. Es ist gut bekannt, dass die Strukturierung komplexer Gateelektrodenstrukturen mit einer Gatelänge von 50 nm und weniger sehr aufwendige Lithographie- und Ätztechniken in Verbindung mit komplexen Abscheideprozessen zum Bereitstellen der Materialien der Gateelektrodenstruktur notwendig macht. Während des Lithographieprozesses, des Abscheideprozesses und während der nachfolgenden Strukturierungsprozesse übt die bestehende Topographie des Halbleiterbauelements ein wesentlichen Einfluss aus und es werden daher große Anstrengungen unternommen, um eine im Wesentlichen ebene Oberfläche in den aktiven Gebieten und in den benachbarten Isolationsgebieten zu erzeugen, die vorgesehen sind, um die aktiven Gebiete lateral zu begrenzen. Dazu wird typischerweise die Prozesssequenz so gestaltet, dass Ätzprozesse und Reinigungsprozesse, die während und nach den Fertigungsprozessen zur Herstellung der Flachgrabenisolation anzuwenden sind, zu einem Materialverbrauch in den aktiven Gebieten und insbesondere in flachen Grabenisolationen führen, die im Wesentlichen das gleiche Höhenniveau ergeben, bevor die Fertigungssequenz zur Herstellung der komplexen Gateelektrodenstrukturen ausgeführt wird. Zu diesem Zweck werden die diversen Prozesse im Voraus im Hinblick auf den Materialverbrauch und dergleichen bewertet und auf der Grundlage dieser Ergebnisse werden geeignete Prozessanpassungen durchgeführt, beispielsweise wird eine Anfangszusatzhöhe der flachen Grabenisolationsgebiete und dergleichen in geeigneter Weise eingestellt.
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Wenn die Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden, müssen zusätzlich zu den komplexen Lithographie- und Strukturierungsprozesse weitere Materialschichten mit einer Dicke von mehreren Angstrom bis mehrere Nanometer vorgesehen werden, wodurch ebenfalls eine bessere anfängliche Oberflächentopographie vor einem Gatestrukturierungsprozess erforderlich ist. Ferner müssen nach dem Fertigstellen der komplexen Gateelektrodenstrukturen jegliche empfindliche Materialien der komplexen Gateelektrodenstapel zuverlässig auf der Grundlage eines dünnen dielektrischen Materials, etwa Siliziumnitrid, eingeschlossen werden, wobei die Effizienz des Einschlusses ebenfalls von vorhergehenden Strukturierungsunregelmäßigkeiten abhängen kann.
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Da der Einbau einer schwellwerteinstellenden Halbleiterlegierung in eines der aktiven Gebiete, beispielsweise für die p-Kanaltransistoren, einen gewissen Grad an Asymmetrie ergibt, wird eine beeinträchtigte Oberflächentopographie vor dem eigentlichen Gatestrukturierungsprozess geschaffen, wie dies detaillierter mit Bezug zu den 1a bis 1f erläutert ist.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine siliziumbasierte Halbleitermaterialschicht 102 mit einer geeigneten Dicke ausgebildet ist, um darin und darüber Transistoren herzustellen. Ferner ist eine Isolationsstruktur 102c in Form einer flachen Grabenisolation in der Halbleiterschicht 102 ausgebildet, wodurch aktive Gebiete 102a, 102b lateral begrenzt und somit in der Größe und Position definiert werden. In diesem Zusammenhang ist ein aktives Gebiet als ein Halbleitermaterial zu verstehen, in welchem ein geeignetes Dotierstoffprofil ausgebildet ist oder zu erzeugen ist, um damit pn-Übergänge für einen oder mehrere Transistoren zu erzeugen. In dem in 1a gezeigten Beispiel entspricht das aktive Gebiet 102a einem p-Kanaltransistor, während das aktive Gebiet 102b einen n-Kanaltransistor repräsentiert. Somit weisen die aktiven Gebiete 102a, 102b eine geeignete Grunddotierstoffkonzentration auf, um die Leitfähigkeitsart eines p-Kanaltransistors bzw. eines n-Kanaltransistors festzulegen. Es sollte beachtet werden, dass die aktiven Gebiete 102a, 102b andere Materialsorten, etwa Germanium, Kohlenstoff und dergleichen, aufweisen können, oder diese erhalten können, um somit in geeigneter Weise die gesamten elektronischen Eigenschaften einzustellen. Wie zuvor erläutert ist, ist in dem aktiven Gebiet 102a ein geeigneter Valenzbandabstand im Hinblick auf eine komplexe Gateelektrodenstruktur einzustellen, die noch herzustellen ist. Zu diesem Zweck wird eine geeignete Halbleiterlegierung in dem aktiven Gebiet 102a vorgesehen, wie dies nachfolgend detaillierter beschrieben ist.
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Das in 1a gezeigte Halbeleiterbauelement 100 kann auf der Grundlage der folgenden konventionellen Prozessstrategien hergestellt werden. Zunächst wird die Isolationsstruktur 102c hergestellt, wobei gut etablierte Lithographie-, Ätz-, Abscheide- und Einebnungstechniken eingeebnet werden, in denen ein Graben in der Halbleiterschicht 102 hergestellt wird, der nachfolgend mit einem Siliziumdioxidmaterial beispielsweise auf der Grundlage von CVD (chemische Dampfabscheidung) mit hoch dichtem Plasma und dergleichen gefüllt wird. Nach dem Entfernen von überschüssigem Material geht die Bearbeitung weiter, indem typischerweise eine Vielzahl an Implantationsprozessen ausgeführt wird, wobei ein geeignetes Maskierungsschema angewendet wird, um die erforderlichen Dotierstoffsorten zum Erzeugen der grundlegenden Dotierstoffkonzentration in den aktiven Gebieten 102a, 102b einzuführen, so dass diese Konzentrationen den darin und darüber zu erzeugenden Transistoren entspricht. Wie zuvor erläutert ist, sind die Prozesse zur Herstellung der Isolationsstruktur 102c, zum Entfernen von jeglichen Maskenmaterialien und die nachfolgende Prozesssequenz zum Einbau der Dotierstoffsorte so gestaltet, dass eine im Wesentlichen ebene Oberflächentopographie im Hinblick auf die aktiven Gebiete 102a, 102b und das Isolationsgebiet 102c erhalten wird. Nach dem Aktivieren der Dotierstoffsorten in den aktiven Gebieten 102a, 102b und dem Rekristallisieren von durch Implantation hervorgerufenen Schäden geht die weitere Bearbeitung weiter, indem das Bauelement 100 der Einwirkung einer oxidierenden Umgebung 110 ausgesetzt wird, die typischerweise auf der Grundlage erhöhter Temperaturen beispielsweise im Bereich von 700 Grad C bis 1200 Grad C eingerichtet wird, wobei Sauerstoff zugeführt wird, um damit eine gewünschte Oxidationsrate für freiliegende Oberflächenbereiche der aktiven Gebiete 102a, 102b zu erreichen. Während des Oxidationsprozesses 110 wird somit eine Maskenschicht 104 in gut steuerbarer Weise mit einer Dicke von beispielsweise 10 nm oder weniger gebildet.
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1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Ätzmaske 105, etwa eine Lackmaske, über dem Halbleitergebiet 100 so gebildet ist, dass das Maskenmaterial 104 auf dem ersten aktiven Gebiet 102a zusammen mit einem Bereich des Isolationsgebiets 102c frei liegt, während das Maskenmaterial 104, das auf dem zweiten aktiven Gebiet 102b und einem benachbarten Teil des Isolationsgebiets 102c ausgebildet ist, durch die Maske 105 geschützt ist. Die Ätzmaske 105 kann durch gut etablierte Lithographietechniken hergestellt werden. Daraufhin wird ein Ätzprozess angewendet, um das Maskenmaterial 104 selektiv von dem ersten aktiven Gebiet 102a zu entfernen, was bewerkstelligt werden kann unter Anwendung von wässriger Flusssäure (HF), die ein selektives Entfernen von Siliziumdioxidematerial ermöglicht, während Siliziummaterial im Wesentlichen nicht angegriffen wird. Während des Ätzprozesses auf der Grundlage von HF erleidet daher auch der freigelegte Bereich des Grabenisolationsgebiets 102c einen gewissen Materialverlust.
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1c zeigt schematisch das Halbleiterbauelement 100 nach dem selektiven Entfernen des Maskenmaterials 104 und nach dem Entfernen der Ätzmaske 105 (siehe 1b). Wie gezeigt, wurde auf Grund des vorhergehenden Ätzprozesses ein gewisser Materialverlust in der Isolationsstruktur 102c benachbart zu dem aktiven Gebiet 102a erzeugt, während der zuvor abgedeckte Bereich die anfängliche Höhe besitzt.
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1d zeigt schematisch das Halbleiterbauelement 100, wenn es einer weiteren reaktiven Prozessumgebung 106 ausgesetzt ist, die einen Reinigungsprozess und dergleichen umfasst, um damit das Bauelement 100 für das nachfolgende Abscheiden einer Silizium/Germanium-Legierung selektiv auf dem ersten aktiven Gebiet 102a vorzubereiten. Der Prozess 106 wird typischerweise auf der Grundlage einer geeigneten Chemie eingerichtet, um damit Kontaminationsstoffe und dergleichen zu entfernen, die während des vorhergehenden Entfernens der Ätzmaske und dergleichen erzeugt wurden. Typischerweise bewirkt der Reinigungsprozess 106 einen gewissen Grad an Materialerosion der Maske 104, wodurch deren Dicke verringert wird, wie dies durch 104r angegeben ist, ohne jedoch tatsächliche Oberflächenbereiche des zweiten aktiven Gebiets 102b freizulegen. In ähnlicher Weise kann ein gewisser Materialverlust in der Isolationsstruktur 102c auftreten, jedoch in einer im Wesentlichen identischen Weise benachbart zu dem aktiven Gebiet 102a und benachbart zu dem aktiven Gebiet 102b.
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1e zeigt schematisch das Halbleiterauelement 100 während eines selektiven epitaktischen Aufwachsprozesses 107, in welchem Prozessparameter, etwa Temperatur, Druck, Durchflussraten und Vorstufengase und dergleichen in geeigneter Weise so gewählt sind, dass eine Materialabscheidung im Wesentlichen auf freigelegte Siliziumoberflächenbereiche beschränkt ist, während die dielektrischen Oberflächen im Wesentlichen ein Abscheiden an Material verhindern. Während des Prozesses 107 wird somit ein Silizium/Germanium-Material 108 selektiv in dem aktiven Gebiet 102a erzeugt, wobei eine Dicke und eine Materialzusammensetzung der Schicht 108 für die gewünschte Anpassung der elektronischen Eigenschaften sorgen, um damit die gewünschte Schwellwertspannung für den Transistor zu erhalten, der noch in und über dem aktiven Gebiet 102a herzustellen ist.
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1f zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein weiterer Ätzprozess 109 auf der Grundlage von Flusssäure ausgeführt wird, um die Maskenschicht 104 von dem aktiven Gebiet 102b abzutragen. Wie zuvor erläutert ist, ist Flusssäure eine sehr selektive Ätzchemie in Bezug auf siliziumbasierte Materialien, wodurch die Materialien in den aktiven Gebieten 102a, 102b im Wesentlichen nicht angegriffen werden. Andererseits tritt ein weiterer Materialverlust in dem Isolationsgebiet 102c auf, wodurch insbesondere die Höhendifferenz zwischen dem aktiven Gebiet 102a und dem benachbarten Bereich der Isolationsstruktur 102c vergrößert wird. Folglich beruht die weitere Bearbeitung auf einer ausgeprägten Topographie insbesondere in der Nähe des aktiven Gebiets 102a.
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1g zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Gateelektrodenstruktur 130a auf dem aktiven Gebiet 102a ausgebildet, d. h. auf der schwellwerteinstellenden Halbleiterschicht 108, und eine Gateelektrodenstruktur 130 ist auf dem aktiven Gebiet 102b ausgebildet. Die Gateelektrodenstrukturen 130a, 130b besitzen grundsätzlich einen ähnlichen Aufbau, beispielsweise im Hinblick auf die kritischen Abmessungen und die Materialzusammensetzung mit Ausnahme von Unterschieden, wie sie zum Einstellen einer unterschiedlichen Austrittsarbeit und somit Schwellwertspannung für die Transistoren erforderlich sind, die auf der Grundlage der Gateelektrodenstrukturen 130a, 130b hergestellt werden. Beispielsweise umfasst die Gateelektrodenstruktur 130a ein dünnes dielektrisches Material 131, etwa ein Siliziumoxinitridmaterial in Verbindung mit einem dielektrischen Material mit großem ε 132a und einer metellenthaltenden Deckschicht oder einem Elektrodenmaterial 133a, etwa in Form von Titannitrid und dergleichen. Ferner ist ein weiteres Elektrodenmaterial 134 in Form eines Siliziummaterials, eines Silizium/Germaniummaterials und dergleichen typischerweise in Verbindung mit einer dielektrischen Deckschicht 135 vorgesehen, etwa in Form eines Siliziumnitridmatrials, eines Siliziumdioxidmaterials und dergleichen. In ähnlicher Weise umfasst die Gateelektrodenstruktur 130b das dielektrische Material 131 und eine dielektrische Materialschicht mit großem ε 132b in Verbindung mit einem metallenthaltenden Elektrodenmaterial 133b, woran sich das Halbleitermaterial 134 und das Deckmaterial 135 anschließen. Abhängig von den Prozess- und Bauteilerfordernissen können sich die dielektrischen Materialien mit großem ε 132a, 132b und/oder die metallenthaltenden Elektrodenmaterialien 133a, 133b jeweils unterscheiden, beispielsweise im Hinblick auf den Einbau der geeigneten austrittsarbeitseinstellenden Metallsorte, etwa Aluminium für p-Kanaltransistoren, Lanthanum für n-Kanaltransistoren, und dergleichen.
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Wie zuvor erläutert ist, ist generell für das Strukturieren von Gateelektrodenstrukturen mit einer Länge von 50 nm und weniger eine Reihe aufwendiger Abscheideprozesse, Lithographieprozesse- und Strukturierungsstrategien erforderlich, die durch die lokale Oberflächentopographie beeinflusst sind. Insbesondere der Einbau weiterer Materialsysteme, etwa in Form der Schichten 132a, 133a und 132b, 133b zusätzlich zu konventionellen Materialsystemen, etwa die Schichten 131 und 134 werden zu unterschiedlichen Schichtdickewerten über den aktiven Gebieten 102a, 102b auf Grund der unterschiedlichen lokalen Topographie führen. Während der nachfolgenden komplexen Lithographie- und Ätzprozesse kann in ähnlicher Weise die lokale Oberflächentopographie in Verbindung mit dem zuvor hervorgerufenen Ungleichmäßigkeiten zusätzlich zu unterschiedlichen Prozessergebnissen führen, beispielsweise im Hinblick auf eine unterschiedliche kritische Abmessung der Gateelektrodenstrukturen 130a, 130b, im Hinblick auf die Querschnittsform insbesondere am Fuß der Gateelektrodenstrukturen 130a, 130b und dergleichen.
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Beispielsweise erfordert das Herstellen des Materials 132, und das nachfolgende Abscheiden des dielektrischen Materials mit großem ε für die Schichten 132a, 132b Prozessstrategien, die einen hohen Grad an konformen Abscheideverhalten erfordern, um damit die gewünschten endgültigen Eigenschaften eines Gatedielektrikumsmaterials zu erreichen, das aus den Schichten 131 und 132a bzw. 132b aufgebaut ist. In ähnlicher Weise müssen typischerweise austrittsarbeitseinstellende Sorten auf der Grundlage moderat dünner Metallschichten vorgesehen werden, die vor dem eigentlichen Strukturieren der Gateelektrodenstrukturen 130a, 130b zu strukturieren sind, wobei auch die lokal unterschiedliche Oberflächentopographie zu nicht gewünschten Unregelmäßigkeiten führen kann. Das Abscheiden der Materialien 123a, 123b kann ebenfalls durch die Oberflächentopographie beeinflusst sein. Es sollte beachtet werden, dass typischerweise mehrere Prozessstrategien verfügbar sind, um die Austrittsarbeit und somit die Schwellwertspannung in den Gateelektrodenstrukturen 130a, 130b in geeigneter Weise einzustellen, etwa durch aufwendige Diffusionsprozesse und dergleichen, wobei eine Variation in der Schichtdicke, die beispielsweise durch die ausgeprägte Oberflächentopographie hervorgerufen wird, zu einer entsprechenden Variation der Transistoreigenschaften führen kann.
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1h zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Beschichtungsmaterial 136, etwa ein Siliziumnitridmatrial, mit einer Dicke von mehreren Nanometern abgeschieden wird, um empfindliches Material in den Gateelektrodenstrukturen 130a, 130b, etwa die Materialien 132a, 133a, 132b, 133b, einzuschließen. Beispielsweise hängt eine zuverlässige Abdeckung von Seitenwänden dieser Materialien ebenfalls stark von den vorhergehenden Prozessergebnissen beim Strukturieren der Gateelektrodenstrukturen 130a, 130b ab, so dass der eigentliche Einschluss durch die Schicht 136 ebenfalls für die unterschiedlichen Gateelektrodenstrukturen unterschiedlich sein kann. Folglich wird generell eine größere Dicke der Schicht 136 eingerichtet, um einen zuverlässigen Einschluss in jeder der Gateelektrodenstrukturen 130a, 130b sicherzustellen, was jedoch andererseits einen negativen Einfluss auf die gesamten Transistoreigenschaften ausübt.
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1i zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein p-Kanaltransistor 150a in und über dem aktiven Gebiet 102a ausgebildet und umfasst die Gateelektrodenstruktur 130a. In ähnlicher Weise ist ein Transistor 150b, etwa ein n-Kanaltransistor, in und über dem aktiven Gebiet 102b ausgebildet und umfasst die Gateelektrodenstruktur 120b. Die Transistoren 150a, 150b enthalten Drain- und Sourcegebiete 152, beispielsweise in Verbindung mit Metallsilizidgebieten 153, die darin vorgesehen sein können. Ferner sind Metallsilizidgebiete 137 ggf. auch in den Gateelektrodenstrukturen 130a, 130b vorgesehen. Des weiteren ist eine Abstandshalterstruktur 151 an Seitenwänden der Gateelektrodenstrukturen 130a, 130b ausgebildet, beispielsweise auf der Beschichtung 126, die typischerweise über den gesamten Prozessablauf hinweg beibehalten wird, um die empfindlichen Materialien in den Gateelektrodenstrukturen 130a, 130b einzuschließen, wie dies zuvor erläutert ist.
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Die in 1i gezeigten Transistoren 150a, 150b können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, wobei beginnend von der in 1h gezeigten Konfiguration die Beschichtung 136 in Abstandshalterelemente durch einen geeigneten Ätzprozess strukturiert wird, möglicherweise in Verbindung mit dem Vorsehen eines weiteren Seitenwandabstandshalterelements, was durch gut etablierte Ätzstrategien bewerkstelligt werden kann. Bei Bedarf wird ein verformungsinduzierendes Halbleitermaterial in dem aktiven Gebiet 102a vorgesehen, beispielsweise in Form eines Silizium/Germanium-Materials und dergleichen. In ähnlicher Weise kann ein Silizium/Kohlenstoffmaterial in das aktive Gebiet 102b eingebaut werden, wenn ein entsprechender verformungsinduzierender Mechanismus für den Transistor 150b erforderlich ist. Daraufhin wird die Abstandshalterstruktur 151 in Verbindung mit den Drain- und Sourcegebieten 152 auf der Grundlage gut etablierter Maskierungsschemata und Implantationstechniken erzeugt, woran sich Ausheizprozesse anschließen. Danach werden die Metallsilizidgebiete 153 und 137 hergestellt, wobei während einer geeigneten Fertigungsphase die dielektrischen Deckmaterialien 135 (siehe 1d) entfernt werden, um das Halbeleitermaterial 134 der Gateelektrodenstrukturen 130a, 130b freizulegen. Daraufhin geht die Bearbeitung weiter, indem ein dielektrisches Zwischenschichtmaterial gebildet wird und indem Kontaktelemente darin erzeugt werden, um somit eine Verbindung zu den Transistoren 150a, 150b herzustellen.
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Die zuvor beschriebene Prozessstrategie repräsentiert eine sehr vielversprechende Vorgehensweise, um komplexe Transistoren auf der Grundlage von Metallgateelektrodenstrukturen mit großem ε vorzusehen, wobei jedoch unerwünschte Fluktuationen in den Transistoreigenschaften beobachtet werden, die stark mit der ausgeprägten Oberflächentopographie in den Isolationsgebieten korreliert sind.
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Im Hinblick auf die zuvor beschriebene Situation stellt die vorliegende Erfindung Fertigungstechniken bereit, um komplexe Metallgateeleketrodenstrukturen mit großem ε in einer frühen Fertigungsphase zu bilden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
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Überblick über die vorliegende Erfindung
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Im Allgemeinen stellt die vorliegende Erfindung Techniken bereit, um komplexe Gateelektrodenstrukturen auf der Grundlage einer schwellwerteinstellenden Halbleiterlegierung herzustellen, wobei die Transistorvariabilität verringert wird, indem die Oberflächentopographie aktiver Gebiete reduziert wird, d. h. indem die Differenz einer Topographie zwischen Isolationsgebieten und den aktiven Gebieten für p-Kanaltransistoren und n-Kanaltransistoren verringert wird. Dazu wird die Prozesssequenz zur Herstellung der schwellwerteinstellenden Halbleiterlegierung auf Basis einer Prozesssequenz ausgeführt, die für einen hohen Grad an „Symmetrie” für aktive Gebiete von p-Kanaltransistoren und n-Kanaltransistoren und die benachbarten Isolationsgebiete sorgt im Hinblick auf die Einwirkung durch reaktive Ätzchemien, die zu einem Materialverlust in dem Isolationsgebiet führen. Durch Bereitstellen eines symmetrischen Prozessablaufes im Hinblick auf den Materialverlust in dem Isolationsgebiet benachbart zu p-Kanaltransistoren und n-Kanaltransistoren können somit Ungleichmäßigkeiten, die durch eine ausgeprägte Differenz in der Oberflächentopographie hervorgerufen werden, wie sie typischerweise in konventionellen Prozessschemata auftreten, verringert werden. In einigen anschaulichen hierin offenbarten Aspekten wird eine Ätzmaske angewendet, um die Aufwachsmaske von einem aktiven Gebiet zu entfernen, nachdem die schwellwerteinstellende Halbleitermateriallegierung epitaktisch auf dem anderen aktiven Gebiet aufgewachsen wurde. Auf diese Weise kann der Materialverlust in den benachbarten Bereichen des Isolationsgebiets im Wesentlichen identisch für p-Kanaltranistoren und n-Kanaltransistoren gehalten werden, wodurch die Gleichmäßigkeit der nachfolgenden Herstellung der komplexen Gateelektrodenstrukturen verbessert wird.
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Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Maskenschicht auf einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet eines Halbeleiterbauelements. Das Verfahren umfasst ferner das Bilden einer ersten Ätzmaske derart, dass diese das zweite aktive Gebiet abdeckt und das erste aktive Gebiet freilässt. Des weiteren wird die Maskenschicht selektiv von dem ersten aktiven Gebiet unter Anwendung der ersten Ätzmaske entfernt. Das Verfahren umfasst ferner das Bilden einer Schicht einer Halbleiterlegierung auf dem ersten aktiven Gebiet unter Anwendung der Maskenschicht auf dem zweiten aktiven Gebiet als eine Aufwachsmaske. Ferner wird eine zweite Ätzmaske so hergestellt, dass diese das erste aktive Gebiet abdeckt und das zweite aktive Gebiet freilässt. Das Verfahren umfasst ferner das Entfernen der Maskenschicht von dem zweiten aktiven Gebiet unter Anwendung der zweiten Ätzmaske und das Bilden einer ersten Gateelektrodenstruktur eines ersten Transistors über dem ersten aktiven Gebiet und einer zweiten Gateelektrodenstruktur eines zweiten Transistors über dem zweiten aktiven Gebiet, wobei die erste und die zweite Gateelektrodenstruktur ein metallenthaltendes Gateelektrodenmaterial und eine Gateisolationsschicht mit einem dielektrischen Material mit großem ε aufweisen.
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Ein weiteres anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Halbleiterbauelements. Das Verfahren umfasst das Bilden einer Siliziumoxidschicht auf einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet. Das Verfahren umfasst weiterhin das Entfernen der Siliziumoxidschicht selektiv von dem ersten aktiven Gebiet durch Verwenden einer ersten Ätzmaske, die das zweite Gebiet abdeckt. Das Verfahren umfasst weiterhin das Bilden eines schwellwerteinstellenden Halbleitermaterials in dem ersten aktiven Gebiet und Verwenden der Siliziumoxidschicht, die auf dem zweiten aktiven Gebiet gebildet ist, als eine Abscheidemaske.
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Ferner umfasst das Verfahren das Entfernen der Siliziumoxidschicht von dem zweiten aktiven Gebiet unter Anwendung einer zweiten Ätzmaske, die das erste aktive Gebiet abdeckt, das das schwellwerteinstellende Halbleitermaterial enthält.
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Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Maskenschicht über einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet eines Halbleiterbauelements, wobei das erste und das zweite aktive Gebiet lateral durch ein Isolationsgebiet getrennt sind. Das Verfahren umfasst weiterhin das Entfernen der Maskenschicht von dem ersten aktiven Gebiet durch Erzeugen einer ersten reaktiven Prozessatmosphäre selektiv über dem ersten aktiven Gebiet und einem ersten Bereich eines Isolationsgebiets. Das ferner umfasst ferner das Bilden einer Schicht einer Halbleiterlegierung selektiv in dem ersten aktiven Gebiet. Ferner umfasst das Verfahren das Entfernen der Maskenschicht von dem zweiten aktiven Gebiet durch Erzeugen einer zweiten reaktiven Prozessatmosphäre selektiv über dem zweiten aktiven Gebiet und einem zweiten Bereich des Isolationsgebiets, wobei die erste und die zweite reaktive Prozessatmosphäre auf der Grundlage der gleichen Prozessparameter und reaktiven Materialien erzeugt werden. Ferner umfasst das Verfahren das Bilden einer ersten Gateelektrodenstruktur eines ersten Transistors auf der Schicht aus Halbleiterlegierungsmaterial und einer zweiten Gateelektrodenstruktur eines zweiten Transistors auf dem zweiten aktiven Gebiet, wobei die erste und die zweite Gateelektrodenstruktur ein metallenthaltenden Gateelektrodenmaterial und eine Gateisiolationsschicht mit einem dielektrischen Material mit großem ε aufweisen.
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Kurze Beschreibungen der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1i schematisch Querschnittsansichten eines Halbleiterbauelements während eines komplexen Fertigungsprozesses zur Herstellung einer Metallgateelektrodenstruktur mit großem ε in einer frühen Fertigungsphase zeigen;
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2a bis 2e schematisch Querschnittsansichten eines Halbleiterbauelements in einer frühen Fertigungsphase zeigen, um eine schwellwerteinstellende Halbleiterlegierung selektiv in einem aktiven Gebiet eines p-Kanaltransistors mit besserer Symmetrie im Hinblick auf einen Materialverlust im Isolationsgebiet gemäß anschaulicher Ausführungsformen bereitzustellen; und
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2f bis 2i schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei eine Maskenschicht zum Bereitstellen einer schwellwerteinstellenden Halbleiterlegierung auf der Grundlage eines Abscheideprozesses gemäß noch weiteren anschaulichen Ausführungsformen hergestellt wird.
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Detaillierte Beschreibung
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Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen anschaulichen offenbarten Ausführungen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
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Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase auf der Grundalge eines schwellwerteinstellenden Halbleitermaterials hergestellt werden, etwa mittels eines Silizium/Germanium-Materials, das selektiv in einer Art an aktiven Gebiet gebildet wird. Während der Prozesssequenz vor dem eigentlichen Strukturieren der komplexen Gateelektrodenstruturen wird der Materialverlust in einem Isolationsgebiet so gesteuert, dass eine bessere Gleichmäßigkeit und Oberflächentopographie im Vergleich zu konventionellen Strategien, wie sie zuvor beschrieben sind, erreicht wird. Dazu werden der Teil des Isolationsgebiets benachbart zu dem aktiven Gebiet, das das schwellwerteinstellende Halbleitermaterial erhält, und der Bereich des Isolationsgebiets benachbart zu der anderen Art an aktiven Gebiet so behandelt, dass im Wesentlichen der gleiche Prozessablauf im Hinblick auf reaktive Prozesse eingerichtet wird, in denen ein Materialverlust in den Isolationsgebieten hervorgerufen wird. Beispielsweise wird der Prozessablauf so eingerichtet, dass die Einwirkung von Flusssäure im Wesentlichen gleich ist in der Nähe der unterschiedlichen Arten von aktiven Gebieten. Folglich können die Bedingungen in den aktiven Gebieten für das Strukturieren der Gateelektrodenstrukturen für p-Kanaltransistoren und n-Kanaltransistoren ähnlich sein und dies führt zu weniger ausgeprägten Ungleichmäßigkeiten während der weiteren Bearbeitung.
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In einigen anschaulichen hierin offenbarten Ausführungsformen wird eine Ätzmaske vorgesehen, um die Maskenschicht einem der aktiven Gebiete nach dem Abscheiden des schwellwerteinstellenden Halbleitermaterials zu entfernen, wodurch ein gewisser Grad an „Symmetrie” in Bezug auf Prozesse erreicht wird, in denen ein Materialverlust in freiliegenden Bereichen des Isolationsgebiets auftritt. In anderen anschaulichen Ausführungsformen wird im Allgemeinen eine bessere Oberflächentopographie erreicht, indem das aktive Gebiet, das das schwellwerteinstellende Halbleitermaterial erhält, in geeigneter Weise abgesenkt wird, wodurch zusätzlich zu einer besseren Gesamtoberflächentopographie beim Strukturieren einer Gateelektrodenstruktur beigetragen wird. In noch anderen anschaulichen Ausführungsformen wird ein siliziumoxidbasiertes Material auf der Grundlage eines Abscheideprozesses hergestellt, wodurch für eine bessere Oberflächentopographie in Verbindung mit einer zusätzlichen Ätzmaske gesorgt wird. Generell kann in diesem Falle eine Absenkung in einem oder beiden aktiven Gebieten durchgeführt werden, um damit eine noch bessere Oberflächentopographie zu schaffen.
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Mit Bezug zu den 2a bis 2i werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 2a bis 2i verwiesen wird, insbesondere wenn auf Prozessstrategien verwiesen wird, um die Gateelektrodenstrukturen und die Transistorelemente auf der Grundlage eines schwellwerteinstellenden Halbleitermaterials, das selektiv in einer Art von aktiven Gebieten vorgesehen wird, zu strukturieren.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202, in der aktive Gebiete 202a, 202b ausgebildet sind, die lateral durch ein Isolationsgebiet 202c begrenzt sind. Die Halbleiterschicht 202 und das Substrat 201 sowie die aktiven Gebiete 202a, 202b, und das Isolationsgebiet 202c besitzen einen ähnlichen Aufbau, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Beispielsweise ist das aktive Gebiet 202a das aktive Gebiet, in welchem ein Halbleitermaterial so herzustellen ist, dass eine gewünschte Bandlückenverschiebung erreicht wird, beispielsweise für einen p-Kanaltransistor und dergleichen, wie dies auch zuvor erläutert ist. Andererseits kann das aktive Gebiet 202b ein Halbleitergebiet sein, in welchem die Abscheidung eines entsprechenden schwellwerteinstellenden Halbleiterlegierungsmaterials nicht erforderlich ist. Wie dies auch zuvor erläutert ist, kann das aktive Gebiet 202a etwa einem p-Kanaltransistor entsprechen und das aktive Gebiet 202b kann einem n-Kanaltransistor entsprechen. Es sollte beachtet werden, dass das Isolationsgebiet 202c einen geeigneten Aufbau besitzt, so dass es jegliche aktive Gebiete in der Schicht 202 lateral begrenzt, wobei nicht notwendiger Weise die aktiven Gebiete 202a, 202b in unmittelbarer Nähe zueinander angeordnet sein müssen. Unabhängig von den eigentlichen lateralen Abmessungen des Isolationsgebiets 202c weist dieses einen ersten Bereich 202d auf, der benachbart zu dem aktiven Gebiet 202a angeordnet ist, und weist einen zweiten Bereiche 202e, der benachbart zu dem aktiven Gebiet 202b angeordnet ist.
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Die aktiven Gebiete 202a, 202b und die Isolationsstruktur 202c können anfänglich auf der Grundlage von Prozesstechniken hergestellt werden, wie dies auch zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. In ähnlicher Weise wird eine Maskenschicht 204, etwa Siliziumoxidmaterial, auf den aktiven Gebieten 202a, 202b hergestellt, beispielsweise auf der Grundlage eines Oxidationsprozesses, wie dies zuvor beschrieben ist, während in anderen Fällen ein Abscheideprozess eingesetzt wird, wie dies nachfolgend detaillierter beschrieben ist. Ferner wird eine Ätzmaske 205, etwa eine Lackmaske, so hergestellt, dass diese das aktive Gebiet 202b abdeckt, d. h. die darauf ausgebildete Maskenschicht 204, und so dass der zweite Bereich 202e des Isolationsgebiets 202c abgedeckt wird. Andererseits lässt die Maske 205 das aktive Gebiet 202a frei, d. h. die darauf ausgebildete Maskenschicht 204, und lässt ebenfalls den ersten Bereich 202d des Isolationsgebiets 202c frei. Auf Grund der Ätzmaske 205 wird ein Ätzprozess 211 ausgeführt, beispielsweise unter Anwendung von Flusssäure, wie dies auch zuvor erläutert ist. Folglich wird die Maske 204 von dem aktiven Gebiet 202a entfernt, wodurch ebenfalls ein gewisser Materialverlust in dem ersten Bereich 202d auftritt. Daraufhin wird die Ätzmaske 205 auf der Grundlage gut etablierter nasschemischer Ätzrezepte und dergleichen entfernt, und der Prozess geht weiter, beispielsweise indem die freiliegenden Oberflächenbereiche und dergleichen gereinigt werden, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Wie beispielsweise zuvor erläutert ist, kann ein Reinigungsprozess ausgeführt werden, der zu einem gewissen Materialverlust in der Schicht 204 und auch in dem Isolationsgebiet 202c führt, um das Bauelement 200 für einen nachfolgenden selektiven epitaktischen Aufwachsprozess vorzubereiten.
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In anderen anschaulichen Ausführungsformen ist der reaktive Prozess 211, der in 2a gezeigt ist, mit einem weiteren Ätzprozess verknüpft, um eine Vertiefung 202r in dem aktiven Gebiet 202a nach dem Entfernen des freiliegenden Bereichs der Maskenschicht 204 zu erzeugen. Dazu werden selektive Ätzrezepte angewendet, in denen das Siliziummaterial selektiv in Bezug auf Silizuimdioxid und dergleichen geätzt wird. Es sollte beachtet werden, dass ein entsprechender Ätzprozess auf der Grundlage der Masken 205 ausgeführt werden kann, während in anderen Fällen die Maske 205 entfernt wird, wobei dies von der gesamten Prozessstrategie abhängt. Die Vertiefung 202r kann im Hinblick auf eine gewünschte Schichtdicke eines schwellwerteinstellenden Halbleitermaterials ausgewählt werden, das in dem nachfolgenden selektiven epitaktischen Aufwachsprozess hergestellt wird. Zu beachten ist, dass eine Vielzahl an Ätzrezepten verfügbar ist, um Siliziummaterial in gut steuerbarer Weise zu entfernen.
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2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Halbleitermaterial 208, das auch als ein schwellwerteinstellendes Halbleitermaterial bezeichnet wird, auf dem aktiven Gebiet 202a ausgebildet und repräsentiert nunmehr einen Teil davon. Das Halbleitermaterial 208 besitzt eine geeignete Dicke und Materialzusammensetzung, um damit die gewünschte Bandlückenverschiebung zu erreichen, wie dies zuvor erläutert ist. Das Material 208 kann auf der Grundlage eines selektiven epitaktischen Aufwachsprozesses hergestellt werden, wie dies auch zuvor im Zusammenhang mit dem Halbleiterbauelement 100 erläutert ist, während die Maskenschicht 204 als eine effiziente Aufwachsmaske dient. In der gezeigten Fertigungsphase ist die Maskenschicht 204 von dem aktiven Gebiet 202b auf der Grundlage eines Ätzprozesses 212 zu entfernen, der beispielsweise auf der Grundlage von Flusssäure ausgeführt wird, wobei im Gegensatz zu konventionellen Strategien eine Ätzmaske 210 aufgebracht wird, um das aktive Gebiet 202a abzudecken. Die Ätzmaske 210 kann auf der Grundlage eines Lithographieschrittes ausgebildet werden, in welchem eine Lithographiemaske verwendet wird, die „invers” ist in Bezug auf eine Lithographiemaske bei der Herstellung der Ätzmaske 205 in 2a. D. h., eine entsprechende Lithographiemaske kann auf der Grundlage inverser Bilddaten im Vergleich zu der Lithographiemaske hergestellt werden, die zuvor verwendet wird, und somit kann der entsprechende Erstellungsvorgang ohne große Komplexität ausgeführt werden. Auf Grund der inversen Konfiguration der Masken 210 und 205 (siehe 2a) wird auch der Bereich 202d von der Maske 210 abgedeckt, während der Bereich 202e der Einwirkung der reaktiven Prozessatmosphäre 212 unterliegt, wobei ein gewisser Grad an Symmetrie im Hinblick auf die Einwirkung des Isolationsgebiets 202c durch reaktive Prozessatmosphären erreicht wird, in denen ein Materialverlust in dem Isolationsgebiet 202c erzeugt wird.
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2c zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase nach dem Entfernen der Ätzmaske 210 auf 2b. Folglich besitzt das Isolationsgebiet 202c eine bessere Oberflächentopographie im Vergleich zu konventionellen Strategien auf Grund der im Wesentlichen gleichen „Prozesshistorie” im Hinblick auf reaktiven Prozessatmosphären zum Entfernen der Maskenschicht 204. D. h., die Maskenschicht 204 wurde während unterschiedlicher Prozessphasen entfernt, jedoch auf der Grundlage ähnlicher Prozessbedingungen, d. h. mittels der Ätzprozesse 211, 212 und den Ätzmasken 205, 210 (siehe 2a, 2b). In einigen anschaulichen Ausführungsformen werden die entsprechenden Prozessatmosphären auf der Grundlage der gleichen Prozessparameter und reaktiven Komponenten eingerichtet, wodurch ein besserer Grad an Symmetrie erreicht wird. In diesem Falle sind die Prozesse 211 und 212 im Wesentlichen identische Prozesse, wobei auch weitere Prozesse bei Bedarf implementiert werden können. Wie beispielsweise zuvor mit Bezug zu 2a erläutert ist, kann ein zusätzlicher Ätzprozess eingerichtet werden, um die Vertiefung 202r zu erzeugen, die in 2a gezeigt ist. In diesem Falle kann auch der Prozess 212 mit einem entsprechenden Ätzprozess verknüpft sein, der somit das Isolationsgebiet 202c insgesamt im Wesentlichen der Einwirkung der gleichen Prozessatmosphären aussetzt. Auf der Grundlage der in 2c gezeigten Bauteilkonfiguration kann die Bearbeitung fortgesetzt werden, indem Gateelektrodenstrukturen hergestellt werden, wobei ähnliche Prozessstrategien angewendet werden, wie dies zuvor mit Bezug zu den 1g und 1h beschrieben ist, wobei jedoch auf Grund der besseren Topographie des Isolationsgebietes 202c jegliche prozessabhängige Ungleichmäßigkeiten deutlich reduziert werden. Folglich können Transistoren in und über den aktiven Gebieten 202a, 202b, etwa Transistoren, wie sie zuvor mit Bezug zu 1i in Form der Transistoren 150a, 150b beschrieben sind, vorgesehen werden, die komplexe Metallgateelektrodenstrukturen mit großem ε aufweisen, wobei die gesamten Transistorfluktuationen auf Grund der besseren Gleichmäßigkeit von kritischen Abmessungen, von Querschnittsformen, von Materialzusammensetzungen, von dem Grad des Einschlusses und dergleichen, wie dies zuvor erläutert ist, geringer sind.
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2d zeigt schematisch das Halbeiterbauelement 200 gemäß anschaulicher Ausführungsformen, in denen die Vertiefung 202r in einer früheren Fertigungsphase hergestellt wurde, wie dies auch zuvor erläutert ist. Folglich wird die Schicht 208 in der Vertiefung 202r erzeugt, wodurch eine bessere Topographie des aktiven Gebiets 202a und des benachbarten Bereichs 202d des Isolationsgebiets 202c erreicht wird. Auch in diesem Falle kann die Deckschicht (siehe 2b) effizient von dem aktiven Gebiet 202b auf der Grundlage des Ätzprozesses 212 und der Maske 210 entfernt werden. Da die Vertiefung 202r auf der Grundlage der Ätzmaske 205 erzeugt wurde, kann der Bereich 202d einer gewissen reaktiven Prozessatmosphäre ausgesetzt gewesen sein, die einen gewissen Grad an Materialabtrag hervorruft, obwohl dieser deutlich geringer ist im Vergleich zum Abtragen in dem aktiven Gebiet 202a, um Vertiefung 202r zu erzeugen. In diesem Falle kann eine ähnliche Prozessatmosphäre auf der Grundlage der Ätzmaske 210 eingerichtet werden, um damit einen hohen Grad an Symmetrie im Hinblick auf die Bereiche 202d und 202e zu erreichen.
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2e zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung einer weiteren reaktiven Prozessatmosphäre 212b unterliegt, indem beispielsweise die gleichen Prozessparameter und reaktiven Komponenten angewendet werden, wie sie zuvor verwendet wurden, wenn die Vertiefung 202r in dem aktiven Gebiet 202a erzeugt wurde. Es sollte beachtet werden, dass ein gewisser Grad an Vertiefung 202s somit in dem aktiven Gebiet 202b erzeugt wird, wobei auch ein gewisser Grad an Vertiefung 202t in dem freiliegenden Bereich 202e auftreten kann, wobei dies von dem Grad der Selektivität zwischen dem Siliziummaterial des aktiven Gebiets 202b und dem Siliziumoxidmaterial in dem Isolationsgebiet 202c während des Ätzprozesses 212b abhängt. Es sollte beachtet werden, dass der Prozess 212b mit einer kleineren Prozesszeit ausgeführt werden kann, da allgemein der Grad der Vertiefung 202s geringer ist, um damit eine ebene Oberflächentopographie im Vergleich zu der Vertiefung 202r zu erhalten, in der zusätzlich die Dicke der Schicht 208 berücksichtigt ist. Dennoch wird eine bessere Oberflächentopographie erreicht, wobei auch eine bessere Symmetrie im Hinblick auf die Einwirkung von jeglichen reaktiven Prozessatmosphären erreicht wird.
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Daraufhin geht die weitere Bearbeitung weiter, wie dies auch zuvor beschrieben ist, und wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. In diesem Falle kann ein noch geringerer Grad an Ungleichmäßigkeiten auf Grund der besseren Oberflächentopographie, die durch die Vertiefung 202r möglicherweise in Verbindung mit der Vertiefung 202s erhalten wird, erreicht werden.
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2f zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen die Maskenschicht 204 über den aktiven Gebieten 202a, 202b auf der Grundlage eines Abscheideprozesses 213 gebildet wird. Folglich wird in diesem Falle die Schicht 204 auch über dem Isolationsgebiet 202c erzeugt. Der Abscheideprozess 213 kann auf der Grundlage eines geeigneten Abscheiderezepts ausgeführt werden, etwa mittels plasmaunterstützter CVD, thermisch aktivierter CVD und dergleichen. Bei Bedarf wird ein Abtragungsprozess ausgeführt nach dem Abscheideprozess 213, beispielsweise auf der Grundlage von Temperaturen von ungefähr 700 Grad C bis 1100 Grad C, um das Material der Schicht 204 zu verdichten, um somit eine bessere Maskierungswirkung zu erreichen.
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2g zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der die Maskenschicht 204 auf der Grundlage der Ätzmaske 205 entfernt wird, wobei beispielsweise Flusssäure verwendet wird, wie dies auch zuvor erläutert ist. Auf Grund der Anwesenheit der Maskenschicht 204 auf dem Isolationsgebiet 202c wird ein entsprechender Materialverlust deutlich verringert im Vergleich zu Prozessstrategien, in denen die Maskenschicht 204 auf der Grundlage eines Oxidationsprozesses vorgesehen wird. Ferner wird in einigen anschaulichen Ausführungsformen eine Vertiefung 202r auf der Grundlage einer geeigneten Prozessstrategie erzeugt, wie dies auch zuvor beschrieben ist.
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2h zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird das schwellwerteinstellende Halbleitermaterial 208 auf dem aktiven Gebiet 202a möglicherweise in der Vertiefung 202r, falls diese vorgesehen ist, wie in 2h gezeigt ist, hergestellt. In anderen Fällen wird ohne Bereitstellung der Vertiefung 202r das Material 208 auf dem aktiven Gebiet 202a erzeugt, wie dies auch zuvor beschrieben ist. Andererseits sind das aktive Gebiet 202b und der Bereich 202e weiterhin von der Maskenschicht 204 bedeckt. Auf der Grundlage der Ätzmaske 212 wird die Maskenschicht 204 entfernt, was auf der Grundlage der gleichen Prozessbedingungen bewerkstelligt werden kann, wie sie zuvor angewendet wurden, wenn die Maskenschicht 204 von dem ersten aktiven Gebiet 202a entfernt wird. Folglich kann ein ausgeprägter Materialverlust in dem Bereich 202e des Isolationsgebiets 202c ebenfalls während des entsprechenden Ätzprozesses vermieden werden, wodurch insgesamt eine bessere Oberflächentopographie geschaffen wird.
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2i zeigt schematisch das Halbleiterbauelement 200 nach dem Entfernen der Ätzmaske 212 (siehe 2h). Somit kann die weitere Bearbeitung fortgesetzt werden auf Grundlage besserer Oberflächenbedingungen, die somit zu einer besseren Gleichmäßigkeit der resultierenden Metallgateelektrodenstrukturen mit großem ε führen, wie dies auch zuvor beschrieben ist. Folglich können Gateelektrodenstrukturen, etwa die Gateelektrodenstrukturen 130a, 130b der Transistoren 150a, 150b (siehe 1g bis 1i) auf der Grundlage von Prozesstechniken vorgesehen werden, wie dies auch zuvor mit Bezug zu dem Bauelement 100 beschrieben ist.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen eine bessere Gleichmäßigkeit von Transistoren erreicht wird, indem eine bessere Oberflächentopographie vor dem eigentlichen Strukturieren der Metallgateelektrodenstrukturen mit großem ε geschaffen wird. Dazu wird in einigen Ausführungsformen eine Ätzmaske so vorgesehen, dass die Maskenschicht, die zum Schützen einer Art von aktiven Gebieten während des selektiven epitaktischen Aufwachsens eines schwellwerteinstellenden Halbleitermaterials verwendet wird, entfernt wird, wodurch ein im Wesentlichen symmetrisches Einwirken von reaktiven Ätzatmosphären erreicht wird, was wiederum zu einem im Allgemeinen geringeren und auch symmetrischen Materialverlust in dem Isolationsgebiet führt. Somit kann eine bessere Gleichmäßigkeit während der nachfolgenden Strukturierung der Metallgateelektrodenstrukturen mit großem ε erreicht werden.
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Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Lehre vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
