DE102010016798A1

DE102010016798A1 - Halbleiterchip-Package

Info

Publication number: DE102010016798A1
Application number: DE201010016798
Authority: DE
Inventors: Ralf Otremba; Josef Hoeglauer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2009-05-15
Filing date: 2010-05-05
Publication date: 2010-11-25
Anticipated expiration: 2030-05-06
Also published as: DE102010016798B4; US20100289135A1; US8933555B2

Abstract

Es wird ein Halbleiterchip-Package offenbart. Eine Ausführungsform stellt mindestens einen Halbleiterchip (1) bereit, der Kontaktelemente (1A) auf einer ersten Oberfläche des Chips (1) aufweist. Eine Kapselungsschicht (2) bedeckt den Halbleiterchip (1). Eine Metallisierungsschicht (3) wird über der ersten Oberfläche des Chips (1) und der Kapselungsschicht (2) aufgebracht. Die Metallisierungsschicht (3) enthält Kontaktbereiche (3A), die mit den Kontaktelementen (1A) des Chips (1) verbunden sind. Externe Pins (4) sind mit den Kontaktbereichen (3A) verbunden.

Description

Allgemeiner Stand der Technik
Die vorliegende Erfindung betrifft ein Halbleiterchip-Package und ein Verfahren zum Herstellen eines Halbleiterchip-Package.
Halbleiterchips enthalten Kontaktpads oder Kontaktelemente auf einer oder mehreren ihrer Oberflächen. Bei einem Halbleiterchip-Package ist der Halbleiterchip in das Chip-Package eingebettet oder darin untergebracht, und die Kontaktpads des Halbleiterchips sind mit externen Kontaktelementen des Chip-Package verbunden.
Es ist Aufgabe der vorliegenden Erfindung, ein Halbleiterchip-Package und ein Verfahren zur Herstellung eines Halbleiterchip-Package derart anzugeben, dass das Halbleiterchip-Package unter verbesserten Bedingungen, insbesondere verringerter Wärmebelastung, mit einer Platine verbunden werden kann.
Diese Aufgabe wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen sind Gegenstand von Unteransprüchen.
Kurze Beschreibung der Zeichnungen
Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1 zeigt eine schematische Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package.
2 zeigt eine schematische Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package.
3 zeigt eine schematische Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package, wobei das Chip-Package an eine Hauptplatine angeschlossen ist.
4 zeigt eine schematische Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package, wobei das Chip-Package an eine Hauptplatine angeschlossen ist.
5 zeigt eine schematische Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package, wobei das Chip-Package an eine Hauptplatine angeschlossen ist.
6 zeigt eine schematische Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package.
7 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterchip-Package gemäß einer Ausführungsform.
8 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterchip-Package gemäß einer Ausführungsform.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Die Aspekte und Ausführungsformen werden unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Bezugszahlen im Allgemeinen dazu verwendet werden, sich durchweg auf gleiche Elemente zu beziehen. In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis von einem oder mehreren Aspekten der Ausführungsformen zu vermitteln. Für einen Fachmann kann es jedoch offensichtlich sein, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details praktiziert werden können. In anderen Fällen werden bekannte Strukturen und Elemente in schematischer Form dargestellt, um das Beschreiben von einem oder mehreren Aspekten der Ausführungsformen zu erleichtern. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden kön nen, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen.
Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke ”enthalten”, ”haben”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”umfassen” einschließend sein. Die Ausdrücke ”gekoppelt” und ”verbunden” können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Die folgende Beschreibung ist deshalb nicht in einem einschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Eine oder mehrere Ausführungsformen eines Halbleiterchip Package und eines Verfahrens zum Herstellen eines Halbleiterchip-Package enthalten mindestens einen Halbleiterchip. Die hierin beschriebenen Halbleiterchips können von unterschiedlichen Typen sein, können durch unterschiedliche Technologien hergestellt werden und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Elemente enthalten. Die Halbleiterchips können beispielsweise als Leistungshalbleiterchips wie etwa Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), Leistungs-Bipolartransistoren oder Leistungsdioden konfiguriert sein. Weiterhin können die Halbleiter-Wafer und Chips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Bei einer Ausführungsform können Halbleiterchips mit einer vertikalen Struktur involviert sein, das heißt, die Halbleiterchips können derart hergestellt werden, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann bei einer Ausführungsform Kontaktelemente auf seinen beiden Hauptoberflächen, seiner Vorderseite und Rückseite aufweisen. Beispielhaft können sich die Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet sein kann. Weiterhin können die unten beschriebenen Bauelemente integrierte Schaltungen enthalten, um die integrierten Schaltungen von anderen Halbleiterchips zu steuern, beispielsweise die integrierten Schaltungen von Leistungshalbleiterchips. Die hierin beschriebenen Halbleiterchips können aus einem beliebigen spezifischen Halbleitermaterial hergestellt sein, beispielsweise Si, SiC, SiGe, GaAs usw. und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle.
Das Halbleiterchip-Package kann auch mindestens einen weiteren Halbleiterchip oder ein anderes elektrisches Bauelement enthalten, die alle zusammen in ein und dasselbe Package eingebettet sind. Bei einer Ausführungsform kann das Halbleiterchip-Package ein Leistungsversorgungsmodul wie etwa ein Schaltnetzteilmodul, ein Wandlermodul wie etwa ein DC/DC-Wandlermodul oder ein Abwärtswandler-Modul, ein H-Brücken-Wandlermodul oder ein Halbbrücken-Wandlermodul enthalten. Ein derartiges Modul kann PWM-Generatoren (Impulsbreitenmodula tion), Vergleicher und A/D- und/oder D/A-Wandler enthalten, die alle in Form von einem oder mehreren Halbleiterchips und einem oder mehreren elektrischen Bauelementen angeordnet sind.
Bei mehreren Ausführungsformen werden Schichten oder Schichtstapel aufeinander aufgebracht oder Materialien auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass alle diese Ausdrücke wie ”aufgebracht” oder ”abgeschieden” buchstäblich alle Arten und Techniken des Aufbringens von Schichten aufeinander oder von Schichten auf Substraten abdecken sollen. Bei einer Ausführungsform sollen sie Techniken abdecken, bei denen Schichten auf einmal als Ganzes aufgebracht werden, wie beispielsweise Laminierungstechniken, sowie Techniken, bei denen Schichten auf sequenzielle Weise abgeschieden werden, wie beispielsweise Sputtern, Plattieren, Ausformen, chemische Abscheidung aus der Dampfphase (CVD) usw. Ein Beispiel für eine aufzubringende Schicht ist die Umverdrahtungsschicht (RDL – Redistribution Layer). Die Umverdrahtungsschicht kann in Form einer Mehrfachschicht vorliegen, bei einer Ausführungsform eine Mehrfachschicht mit einer sich wiederholenden Schichtsequenz. Die Umverdrahtungsschicht kann auch in Form einer Metallisierungsschicht vorliegen, die eine oder mehrere Ebenen enthält, in denen metallische oder elektrisch leitende Kontaktbereiche vorgesehen sind.
Weiterhin können die unten beschriebenen Halbleiterchips Kontaktelemente oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen enthalten, wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiterchips dienen. Die Kontaktelemente können die Form von Anschlussflächen besitzen, das heißt flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiterchips. Die Metallschicht(en), aus der/denen die Kontaktelemente hergestellt ist/sind, kann/können mit einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Als Schichtmaterial kann jedes beliebige gewünschte Metall oder jede beliebige gewünschte Metalllegierung verwendet werden, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickel-Vanadium. Die Metallschicht(en) braucht bzw. brauchen nicht homogen oder nur aus einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in der oder den Metallschichten enthaltenen Materialien sind möglich. Die Kontaktelemente können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
Die Halbleiterchips können mit einem Kapselungsmaterial bedeckt werden. Das Kapselungsmaterial kann ein beliebiges elektrisch isolierendes Material sein, wie beispielsweise eine beliebige Art von Ausformmaterial, eine beliebige Art von Epoxidmaterial oder eine beliebige Art von Harzmaterial. In dem Prozess des Bedeckens der Halbleiterchips oder Dies mit dem Kapselungsmaterial können eingebettete Fan-out-Dies hergestellt werden. Die eingebetteten Fan-out-Dies können in einem Array beispielsweise mit der Form eines Wafers angeordnet werden und werden deshalb weiter unten als ein ”rekonfigurierter Wafer” bezeichnet. Es versteht sich jedoch, dass das Array mit den eingebetteten Fan-out-Dies nicht auf die Form und Gestalt eines Wafers beschränkt ist, sondern eine beliebige Größe und Gestalt aufweisen kann und ein beliebiges geeignetes Array von Halbleiterchips darin eingebettet sein kann.
In den Ansprüchen und in der folgenden Beschreibung werden verschiedene Ausführungsformen eines Verfahrens zum Herstellen eines Halbleiterchip-Package als eine bestimmte Sequenz von Prozessen oder Maßnahmen beschrieben, bei einer Ausführungsform in den Flussdiagrammen. Es ist anzumerken, dass die Ausführungsformen nicht auf die beschriebene bestimmte Sequenz beschränkt sein sollten. Bestimmte einzelne oder alle der Prozesse oder Maßnahmen können auch gleichzeitig oder in einer beliebigen anderen nützlichen und angebrachten Sequenz ausgeführt werden.
1 zeigt eine Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package. Das Halbleiterchip-Package 10 enthält einen Halbleiterchip 1 mit Kontaktelementen 1A auf einer ersten Oberfläche des Chips 1, eine Kapselungsschicht 2, die den Halbleiterchip 1 bedeckt, eine Metallisierungsschicht 3, die über der ersten Oberfläche des Chips 1 und der Kapselungsschicht 2 aufgebracht ist, wobei die Metallisierungsschicht 3 Kontaktbereiche 3A enthält, die mit den Kontaktelementen 1A des Chips 1 verbunden sind, und externe Pins 4, die mit dem Kontaktbereich 3A verbunden sind.
Bei der Ausführungsform von 1 ist nur ein externer Pin 4 dargestellt, der mit einem Kontaktbereich 3A verbunden ist. Es versteht sich, dass weitere externe Pins 4 mit jeweils weiteren Kontaktbereichen 3A verbunden sind, wobei die externen Pins 4 entlang einer Reihe oder Linie angeordnet sein können, die sich von einer der äußeren Flächen des Chip-Package 10 aus nach außen erstreckt.
Gemäß einer Ausführungsform enthält das Halbleiterchip Package von 1 weiterhin mindestens eine Hauptfläche 10A und mindestens eine Seitenfläche 10B, wobei die Seitenfläche 10B einen kleineren Flächeninhalt als die Hauptfläche 10A aufweist, wobei sich die externen Pins 4 durch eine Ebene der Seitenfläche 10B erstrecken. Die externen Pins 4 können in der Ebene der Hauptfläche 10A vorgesehen sein, die sich senkrecht zu der Ebene der Seitenfläche 10B erstreckt. Bei einer Ausführungsform, wie in der Ausführungsform von 1 dargestellt, kann ein Abschnitt der externen Pins 4 an der Hauptfläche 10B angebracht sein und ein anderer Abschnitt der externen Pins 4 sich nach außen erstrecken, an die Seitenfläche 10B angrenzend. Die externen Pins 4 können sich auch durch die Seitenfläche 10B selbst erstrecken, wobei sie sich dann mit einem Abschnitt in das Innere des Package 10 erstrecken würden, bei einer Ausführungsform in die Metallisierungsschicht 3.
Gemäß einer Ausführungsform enthält das Halbleiterchip-Package von 1 zwei gegenüberliegende Seitenflächen 10B, wobei sich erste externe Pins durch eine Ebene der ersten Seitenfläche erstrecken und sich zweite externe Pins durch eine Ebene der zweiten Seitenfläche erstrecken.
Ein Vorteil der oben erwähnten Ausführungsformen eines Halbleiterchip-Package besteht darin, dass das Halbleiterchip-Package 10 unter Verwendung der externen Pins 4 an einer Hauptplatine montiert und elektrisch mit ihr verbunden werden kann, wie in Ausführungsformen weiter unten umrissen werden wird. Die externen Pins 4 können dann mit der Hauptplatine durch die wohlbekannte Durchstecktechnologie verbunden werden, bei einer Ausführungsform durch Wellenlöten. Dies bedeutet, dass die Wärmebelastung des Halbleiterchip-Package bei einer Ausführungsform des Halbleiterchips während des Montierens oder Lötens des Package an die Hauptplatine bemerkenswert niedrig gehalten werden kann, beispielsweise im Vergleich mit anderen Montagetechnologien wie etwa Oberflächenmontagetechnologien (SMT), da die in dem Montageprozess erzeugte Wärme nur von den relativ dünnen externen Pins 4 zu dem Halbleiterchip-Package 10 geleitet wird.
Ein weiterer Vorteil der oben erwähnten Ausführungsform besteht darin, dass die beiden gegenüberliegenden Hauptflächen 10A des Halbleiterchip-Package 10 größere Flächeninhalte besitzen als die beiden gegenüberliegenden Seitenflächen 10B des Halbleiterchip-Package 10, so dass die Hauptflächen 10A dafür genutzt werden könnten, einen Kühlkörper oder ein oder mehrere von weiteren elektrischen Bauelementen darauf bereitzustellen, wie bei Ausführungsformen weiter unten ebenfalls dargestellt wird. Durch Anbringen eines Kühlkörpers an eine Hauptfläche kann beispielsweise von einem Leistungshalbleiter erzeugte Wärme sehr effizient abgeleitet werden.
Das Halbleiterchip-Package von 1 kann durch Durchstecktechnologie an einer Hauptplatine montiert und mit dieser verbunden werden, und zudem kann es leicht abgenommen und aus der Hauptplatine herausgezogen werden, ohne die Hauptplatine auf irgendeine Weise zu beeinflussen oder zu beschädigen, so dass die Hauptplatine auf kosteneffiziente Weise wieder verwendet werden könnte.
Gemäß einer Ausführungsform enthält das Halbleiterchip-Package von 1 weiterhin mindestens eine Hauptfläche und einen Kühlkörper, der an der mindestens einen Hauptfläche angebracht ist. Bei einer Ausführungsform kann der Kühlkörper derart an der mindestens einen Hauptfläche angebracht oder montiert werden, dass er von dem Halbleiterchip-Package abgenommen werden kann.
Gemäß einer Ausführungsform enthält das Halbleiterchip-Package von 1 mindestens eine Hauptfläche und ein elektrisches Bauelement, das sich über der Hauptfläche befindet. Bei dem elektrischen Bauelement kann es sich beispielsweise um ein oder mehrere eines diskreten elektrischen Bauelements, eines aktiven elektrischen Bauelements, eines passiven elektrischen Bauelements, eines elektrischen Schaltungsbauelements und eines integrierten Schaltungsbauelements handeln.
Gemäß einer Ausführungsform enthält das Halbleiterchip-Package von 1 eine erste Hauptfläche und eine zweite Hauptfläche, ein erstes elektrisches Bauelement, das sich über der ersten Hauptfläche befindet, und ein zweites elektrisches Bauelement, das sich über der zweiten Hauptfläche befindet. Wiederum kann es sich bei dem ersten elektrischen Bauelement und dem zweiten elektrischen Bauelement beispielsweise um ein oder mehrere eines diskreten elektrischen Bauelements, eines aktiven elektrischen Bauelements, eines passiven elektrischen Bauelements, eines elektrischen Schaltungsbauelements und eines integrierten Schaltungsbauelements handeln.
Gemäß einer Ausführungsform enthält das Halbleiterchip-Package von 1 eine erste Hauptfläche und eine zweite Hauptfläche, ein erstes elektrisches Bauelement, das sich über der ersten Hauptfläche befindet, und ein zweites elektrisches Bauelement oder einen Kühlkörper, das oder der sich über der zweiten Hauptfläche befindet. Wiederum kann es sich bei dem ersten elektrischen Bauelement und dem zweiten elektrischen Bauelement beispielsweise um ein oder mehrere eines diskreten elektrischen Bauelements, eines elektrischen Schaltungsbauelements und eines integrierten Schaltungsbauelements handeln.
Gemäß einer Ausführungsform des Halbleiterchip-Package von 1 enthält das Halbleiterchip-Package 1 ein Stromversorgungsmodul, bei einer Ausführungsform ein Schaltnetzteilmodul oder ein Wandlermodul wie etwa ein DC/DC- oder AC/DC-Wandlermodul. Insbesondere kann das Halbleiterchip-Package den mindestens einen Halbleiterchip und daneben einen oder mehrere eines weiteren Halbleiterchips, eines diskreten elektrischen Bauelements, eines aktiven elektrischen Bauelements, eines passiven elektrischen Bauelements, eines elektrischen Schaltungsbauelements und eines integrierten Schaltungsbauelements enthalten, die alle zusammen in dem Halbleiterchip-Package eingeschlossen und in der Kapselungsschicht 2 eingebettet sind. Das Stromversorgungsmodul kann ebenfalls derart angeordnet sein, dass ein Teil des Moduls innerhalb des Package angeordnet ist, d. h. in die Kapselungsschicht eingebettet oder darin gekapselt, und ein anderer Teil des Moduls ist als ein oder mehrere elektrische Bauelemente ausgelegt, die auf oder über einer der äußeren Flächen des Package vorgesehen sind, bei einer Ausführungsform einer der Hauptflächen der beiden gegenüberliegenden Hauptflächen.
Folgendes können typische Werte für die Dicken der Komponenten sein. Die Dicke des Halbleiterchips liegt in der Regel im Bereich von 150 μm bis 450 μm, die Dicke der Kapselungs schicht liegt in der Regel im Bereich von 300 μm bis 700 μm und die Dicke der Metallisierungsschicht liegt in der Regel im Bereich von 50 μm bis 300 μm.
Unter Bezugnahme auf 2 wird eine Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package gezeigt. Das Halbleiterchip-Package 20 enthält einen Halbleiterchip 21 mit Kontaktelementen 21A auf einer ersten Oberfläche des Chips 21, eine Kapselungsschicht 22, die den Halbleiterchip 21 bedeckt, eine Umverdrahtungsschicht 23, die über der ersten Oberfläche des Chips 21 und der Kapselungsschicht 22 aufgebracht ist und externe Pins 24, die mit der Umverdrahtungsschicht 23 verbunden sind. Das Package 20 enthält weiterhin Hauptflächen 20A und Seitenflächen 20B.
Gemäß einer Ausführungsform des Halbleiterchip-Package von 2 kann die Umverdrahtungsschicht 23 eine Metallisierungsschicht enthalten, wobei die Metallisierungsschicht Kontaktbereiche enthalten kann, die mit den Kontaktelementen 21A des Chips 21 verbunden sind, und wobei die externen Pins 24 mit den Kontaktbereichen verbunden sein können.
Weitere Ausführungsformen des Halbleiterchip-Package von 2 können gemäß Ausführungsformen bereitgestellt werden, wie oben in Verbindung mit dem Halbleiterchip-Package von 1 beschrieben.
Unter Bezugnahme auf 3 wird eine Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package gezeigt. Das Halbleiterchip-Package 30 ist in einem Zustand dargestellt, in dem es auf eine Hauptplatine 37 montiert und mit dieser verbunden ist. Das Halbleiterchip-Package 30 enthält externe Pins 34, die durch die Durchstecktechnologie auf der Hauptplatine 37 montiert sind. Das Halbleiterchip-Package 30 enthält weiterhin einen Hauptkörper 31, der Komponenten enthält, die in 3 nicht eingehender dargestellt sind, wie einen Halbleiterchip, eine Kapselungsschicht und eine Metal lisierungsschicht oder Umverdrahtungsschicht, wobei die Komponenten in einer Form zusammengebaut sind, wie in einer der Ausführungsformen von 1 und 2 dargestellt. Die Ausführungsform des Halbleiterchip-Package 30 von 3 zeigt eine Ausführungsform, wie die Hauptflächen des Hauptkörpers 31 genutzt werden könnten. Der Hauptkörper 31 enthält eine erste Hauptfläche 31A.1 und eine zweite Hauptfläche 31A.2, wobei die erste und zweite Hauptfläche 31A.1 und 31A.2 einander gegenüber liegen, und zwei Seitenflächen 31B. Auf einer oder beiden der ersten und zweiten Hauptfläche 31A.1, 31A.2 können elektrische Bauelemente angeordnet und elektrisch mit Kontaktelementen verbunden werden, die auf der ersten und zweiten Hauptfläche 31A.1, 31A.2 vorgesehen sind. Die erste Hauptfläche 31A.1 kann genutzt werden, indem darauf ein Widerstand 35 bereitgestellt wird, von dem Endabschnitte elektrisch mit elektrischen Kontaktelementen auf der ersten Hauptfläche 31A.1 verbunden sind. Die zweite Hauptfläche 31A.2 kann genutzt werden, indem darauf eine Induktionsspule 36 bereitgestellt wird und ihre Anschlüsse elektrisch mit elektrischen Kontaktelementen auf der zweiten Hauptfläche 31A.2 verbunden werden. Der Widerstand 35 und die Induktionsspule 36 können auch durch andere elektrische Bauelemente ersetzt werden, wie beispielsweise andere diskrete elektrische Bauelemente, aktive oder passive elektrische Bauelemente, elektrische Schaltungsbauelemente oder integrierte Schaltungsbauelemente. Das Halbleiterchip-Package 30 kann auch ein Stromversorgungsmodul enthalten, bei einer Ausführungsform ein Schaltnetzteilmodul, wobei die elektrischen Bauelemente, die auf der ersten und zweiten Hauptfläche 31A.1 und 31A.2 bereitgestellt werden, Teil des Stromversorgungsmoduls sind und der andere Teil des Stromversorgungsmoduls in dem Hauptkörper 31 des Halbleiterchip-Package 30 untergebracht und darin eingebettet ist.
Unter Bezugnahme auf 4 wird eine Querschnittsdarstellung einer Ausführungsform eines Halbleiterchip-Package gezeigt. Das Halbleiterchip-Package 40 ist in einem Zustand darge stellt, in dem es auf eine Hauptplatine 47 montiert und mit dieser verbunden ist. Das Halbleiterchip-Package 40 enthält externe Pins 44, die durch die Durchstecktechnologie auf der Hauptplatine 47 montiert sind. Das Halbleiterchip-Package 40 enthält weiterhin einen Hauptkörper 41, der Komponenten enthält, die in 4 nicht eingehender dargestellt sind, wie einen Halbleiterchip, eine Kapselungsschicht und eine Metallisierungsschicht oder Umverdrahtungsschicht, wobei die zuvor erwähnten Komponenten in einer Form zusammengebaut sind, wie in einer der Ausführungsformen von 1 und 2 dargestellt. Die externen Pins 44 des Halbleiterchip-Package 40 sind derart angeordnet, dass sie sich jeweils durch die gegenüberliegenden Seitenflächen des Hauptkörpers 41 erstrecken und in einem rechten Winkel gebogen sind, so dass sie in ein und dieselbe Richtung weisen. Auf diese Weise kann das Halbleiterchip-Package 40 nämlich so auf der Hauptplatine 47 montiert werden, wie in 4 dargestellt, dass eine untere erste Hauptfläche des Hauptkörpers 41 sich gegenüber der oberen Oberfläche der Hauptplatine 47 befindet. Bei einer oberen zweiten Hauptfläche des Hauptkörpers 41, die von der Hauptplatine 47 entfernt ist, kann ein elektrisches Bauelement angeordnet sein, bei dem es sich prinzipiell um ein beliebiges elektrisches Bauelement handeln kann, wie in den oben erwähnten Ausführungsformen erläutert wurde. Bei der in 4 dargestellten Ausführungsform ist das elektrische Bauelement ein Widerstand 46, dessen Endabschnitte elektrisch mit elektrischen Kontaktelementen auf der oberen Hauptfläche des Hauptkörpers 41 verbunden sind. Anstelle eines elektrischen Bauelements kann auch ein Kühlkörper auf der ersten Hauptfläche des Hauptkörpers 41 entfernt von der Hauptplatine 47 angeordnet sein. Es sei angemerkt, dass auch auf der ersten unteren Hauptfläche des Hauptkörpers 41, die der Hauptplatine 47 zugewandt ist, ein elektrisches Bauelement oder ein Kühlkörper angeordnet sein können, wobei dann die vertikalen Abschnitte der externen Pins 44 lang genug sein sollten, so dass der Abstand zwischen der zweiten Fläche des Hauptkörpers 41 und der Hauptplatine 47 eine Anordnung eines elektrischen Bauelements oder eines Kühlkörpers auf der ersten unteren Fläche des Hauptkörpers 41 gestattet.
Unter Bezugnahme auf 5 wird eine Querschnittsdarstellung eines Halbleiterchip-Package gemäß einer Ausführungsform gezeigt. Das Halbleiterchip-Package 50, wie in 5 dargestellt, wird in einem Zustand gezeigt, in dem es an einer Hauptplatine 57 montiert und mit dieser verbunden ist. Das Halbleiterchip-Package 50 enthält externe Pins 54, die durch Durchstecktechnologie an einer Hauptplatine 57 montiert sind. Das Halbleiterchip-Package 50 enthält weiterhin einen Hauptkörper 51, der Komponenten enthält, die in 5 nicht näher dargestellt sind, wie einen Halbleiterchip, eine Kapselungsschicht und eine Metallisierungsschicht oder Umverdrahtungsschicht, wobei die Komponenten in einer Form zusammengesetzt sind, wie in einer der Ausführungsformen von 1 und 2 gezeigt, um den Hauptkörper 51 auszubilden. Der Hauptkörper 51 des Halbleiterchip-Package 50 enthält eine erste Hauptfläche 51A.1 und eine zweite Hauptfläche 51A.2. Auf der ersten Hauptfläche 51A.1 des Hauptkörpers 51 kann ein elektrisches Bauelement angeordnet sein, bei dem es sich prinzipiell um ein beliebiges elektrisches Bauelement handeln kann, wie in einer der obigen Ausführungsformen erläutert. Bei der Ausführungsform wie in 5 dargestellt besteht das elektrische Bauelement aus einem Widerstand 55, dessen Endabschnitte elektrisch mit elektrischen Kontaktelementen auf der ersten Hauptfläche 51A.1 des Hauptkörpers 51 kontaktiert sind. Auf der zweiten Fläche 51A.2 des Hauptkörpers 51 kann ein Kühlkörper 58 angeordnet sein, so dass die zweite Fläche 51A.2 des Hauptkörpers 51 und eine Hauptoberfläche des Kühlkörpers 58 in formschlüssiger Weise aneinander angebracht sind, um den Wärmefluss von dem Hauptkörper 51 zu dem Kühlkörper 58 zu optimieren.
Der Kühlkörper 58 kann aus einem beliebigen Material mit hoher Wärmeleitfähigkeit hergestellt sein, bei einer Ausführungsform aus einem beliebigen metallischen Material wie bei spielsweise in der Form eines Blocks aus elementarem Kupfer oder einer Kupferlegierung. Der Kühlkörper 58 kann eine zweite Hauptfläche aufweisen, die von dem Hauptkörper 51 entfernt ist, wobei die zweite Hauptfläche des Kühlkörpers 58 Rippen oder beliebige andere Strukturelemente enthalten kann, die dazu dienen, den Flächeninhalt der zweiten Oberfläche des Kühlkörpers 58 zu vergrößern, um die Ableitung von Wärme nach außen zu verbessern, bei einer Ausführungsform zu einem beliebigen flüssigen oder gasförmigen Kühlmedium wie beispielsweise Luft, die auf die zweite Oberfläche des Kühlkörpers 58 und entlang dieser strömt.
Der Kühlkörper 58 kann an dem Hauptkörper 51 angebracht werden, indem mindestens eine nicht gezeigte Schraube verwendet wird, die durch entsprechende nicht gezeigte Durchgangslöcher geführt wird, die in dem Hauptkörper 51 und dem Kühlkörper 58 ausgebildet sind und sich dadurch erstrecken. Außerdem kann eine metallische Platte an der zweiten Oberfläche 51A.2 des Hauptkörpers 51 angebracht sein, wobei die metallische Platte elektrisch mit einem der elektrischen Kontaktbereiche des Hauptkörpers 51 verbunden ist, wie beispielsweise einem der Kontaktbereiche, wie mit den Bezugszeichen 3A in der Ausführungsform von 1 bezeichnet. Bei einer Ausführungsform steht in dem Fall, dass das Halbleiterchip-Package 50 einen Halbleiterchip mit einem Leistungstransistor enthält, einer der Anschlüsse des Leistungstransistors in elektrischem Kontakt mit einem der elektrischen Kontaktbereiche 3A, und dieser bestimmte elektrische Kontaktbereich 3A wird mit der an der zweiten Oberfläche 51B des Hauptkörpers 51 angebrachten metallischen Platte kontaktiert sein, und der Kühlkörper 58 ist an der metallischen Platte angebracht, die auf der zweiten Oberfläche 51B des Hauptkörpers 51 ruht. Auf diese Weise kann die von einem in den Hauptkörper 51 des Halbleiterchip-Package 50 eingebetteten Leistungstransistor erzeugte Wärme effizient zum Kühlkörper 58 abgeleitet werden.
Unter Bezugnahme auf 6 wird eine Querschnittsdarstellung eines Halbleiterchip-Package gemäß einer Ausführungsform gezeigt. Das Halbleiterchip-Package 60 enthält einen ersten Halbleiterchip 61 und einen zweiten Halbleiterchip 62, wobei sich die beiden Chips 61 und 62 in einer entgegengesetzten Beziehung zueinander befinden. Die Halbleiterchips 61 und 62 sind in eine gemeinsame Kapselungsschicht 63 eingebettet, die beide Chips 61 und 62 bedeckt. Zwischen den Halbleiterchips 61 und 62 ist eine Metallisierungsschicht 64 angeordnet, wobei die Metallisierungsschicht 64 die Funktion einer Umverdrahtungsschicht besitzt. In einer ersten Ebene innerhalb der Metallisierungsschicht 64 sind erste elektrische Kontaktbereiche 65 angeordnet, von denen jeder mit einem der Kontaktelemente oder Kontaktpads des ersten Halbleiterchips 61 verbunden ist. In einer zweiten Ebene in der Metallisierungsschicht 64 sind zweite elektrische Kontaktbereiche 66 angeordnet, von denen jeder mit einem der elektrischen Kontaktelemente oder Kontaktpads des zweiten Halbleiterchips 62 verbunden ist. Die ersten elektrischen Kontaktbereiche 65 und die zweiten elektrischen Kontaktbereiche 66 sind jeweils mit externen Pins 67 verbunden, die sich durch Seitenflächen des Halbleiterchip-Package 60 erstrecken. Wiederum könnten die Hauptflächen 60A und 60B des Halbleiterchip-Package 60 genutzt werden, um ein elektrisches Bauelement und/oder einen Kühlkörper darauf zu platzieren.
Unter Bezugnahme auf 7 ist ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterchip-Package gemäß einer Ausführungsform gezeigt. Das Verfahren beinhaltet: Bereitstellen mindestens eines Halbleiterchips mit Kontaktelementen auf einer ersten Hauptfläche des Chips (s1), Aufbringen eines Kapselungsmaterials auf den Halbleiterchip (s2), Aufbringen einer Metallisierungsschicht über der ersten Oberfläche des Chips und des Kapselungsmaterials, wobei die Metallisierungsschicht Kontaktbereiche enthält (s3), und Aufbringen von externen Pins, die mit den Kontaktbereichen verbunden sind (s4).
Gemäß einer Ausführungsform werden mehrere Halbleiterchip-Packages hergestellt, indem ein Extended-Wafer-Level-Package-Prozess verwendet wird. Bei einer Ausführungsform beinhaltet bei einem derartigen Prozess das obige Verfahren weiterhin: Bereitstellen von mehreren Halbleiterchips, Herstellen einer gekapselten Struktur durch Aufbringen des Kapselungsmaterials auf die mehreren Halbleiterchips, Aufbringen der Metallisierungsschicht auf die gekapselte Struktur, Trennen der gekapselten Struktur in mehrere Halbleiterchip-Packages und Aufbringen von externen Pins auf jedes einzelne der Halbleiterchip-Packages.
Gemäß einer Ausführungsform beinhaltet das Verfahren weiterhin das Anbringen eines Kühlkörpers an einer Hauptoberfläche des Halbleiterchip-Package. Bei einer Ausführungsform kann der Kühlkörper mit einem der Kontaktbereiche verbunden sein, wobei eine mit dem Kontaktbereich verbundene metallische Platte auf der Hauptoberfläche des Halbleiterchip-Package aufgebracht sein kann, so dass der Kühlkörper auf der metallischen Platte angebracht ist, um die Wärmeableitung von dem elektrischen Kontaktbereich zu der metallischen Platte und dem Kühlkörper zu optimieren.
Gemäß einer Ausführungsform beinhaltet das Verfahren weiterhin das Bereitstellen eines ersten elektrischen Bauelements über einer ersten Hauptfläche des Halbleiterchip-Package und eines zweiten elektrischen Bauelements über einer zweiten Hauptfläche des Halbleiterchip-Package. Bei dem ersten und zweiten elektrischen Bauelement kann es sich um eines von einem diskreten elektrischen Bauelement, einem aktiven elektrischen Bauelement, einem passiven elektrischen Bauelement, einem elektrischen Schaltungsbauelement bzw. einem integrierten Schaltungsbauelement handeln.
Gemäß einer Ausführungsform beinhaltet das Verfahren weiterhin das Bereitstellen eines ersten elektrischen Bauelements über einer ersten Hauptfläche des Halbleiterchip-Package und eines zweiten elektrischen Bauelements und/oder eines Kühlkörpers über einer zweiten Hauptfläche des Halbleiterchip-Package.
Unter Bezugnahme auf 8 ist ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterchip-Package gemäß einer Ausführungsform gezeigt. Das Verfahren beinhaltet: Bereitstellen mindestens eines Halbleiterchips mit Kontaktelementen auf einer ersten Hauptfläche des Chips (s1), Aufbringen eines Kapselungsmaterials auf den Halbleiterchip (s2), Aufbringen einer Umverdrahtungsschicht über der ersten Oberfläche des Chips und des Kapselungsmaterials (s3) und Aufbringen von externen Pins, die mit der Umverdrahtungsschicht verbunden sind (s4).
Gemäß einer Ausführungsform kann die Umverdrahtungsschicht die Form einer Metallisierungsschicht besitzen, wobei die Metallisierungsschicht Kontaktbereiche enthält, wobei die externen Pins mit den Kontaktbereichen verbunden sind.
Gemäß einer Ausführungsform können mehrere Halbleiterchip-Packages in einem Extended-Wafer-Level-Prozess hergestellt werden. Bei einer Ausführungsform innerhalb dieses Prozesses beinhaltet das obige Verfahren weiterhin: Bereitstellen von mehreren Halbleiterchips, Herstellen einer gekapselten Struktur durch Aufbringen des Kapselungsmaterials auf die mehreren Halbleiterchips, Aufbringen der Umverdrahtungsschicht auf die gekapselte Struktur, Trennen der gekapselten Struktur in mehrere Halbleiterchip-Packages und Aufbringen von externen Pins auf jeden einzelnen der Halbleiterchip-Packages.
Weitere Ausführungsformen dieses Verfahrens können auf die gleiche Weise bereitgestellt werden wie die Ausführungsformen, die in Verbindung mit dem Verfahren von 7 beschrieben wurde.
Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims

Halbleiterchip-Package, umfassend: mindestens einen Halbleiterchip (1), der Kontaktelemente (1A) auf einer ersten Oberfläche des Chips umfasst; eine Kapselungsschicht (2), die den Halbleiterchip (1) bedeckt; eine Metallisierungsschicht (3), die über der ersten Oberfläche des Chips (1) und der Kapselungsschicht (2) aufgebracht ist, wobei die Metallisierungsschicht (3) Kontaktbereiche (3A) umfasst, die mit den Kontaktelementen (1A) des Chips (1) verbunden sind; und externe Pins (4), die mit den Kontaktbereichen (3A) verbunden sind.
Halbleiterchip-Package nach Anspruch 1, weiterhin umfassend: mindestens eine Hauptfläche (10A) und mindestens eine Seitenfläche (10B), wobei die Seitenfläche (10B) einen kleineren Flächeninhalt als die Hauptfläche (10A) aufweist, wobei sich die externen Pins (4) durch eine Ebene der Seitenfläche (10B) erstrecken.
Halbleiterchip-Package nach Anspruch 1 oder 2, weiterhin umfassend: zwei gegenüberliegende Seitenflächen (10B), wobei sich erste externe Pins durch eine Ebene der ersten Seitenfläche erstrecken und sich zweite externe Pins durch eine Ebene der zweiten Seitenfläche erstrecken.
Halbleiterchip-Package nach einem oder mehreren der An spräche 1 bis 3, weiterhin umfassend: mindestens eine Hauptfläche (10A); und einen Kühlkörper, der an der mindestens einen Hauptfläche angebracht ist.
Halbleiterchip-Package nach Anspruch 4, wobei der Kühlkörper von dem Package abgenommen werden kann.
Halbleiterchip-Package nach einem oder mehreren der vorhergehenden Ansprüche, weiterhin umfassend: mindestens eine Hauptfläche und ein elektrisches Bauelement, das über der Hauptfläche angeordnet ist.
Halbleiterchip-Package nach einem oder mehreren der vorhergehenden Ansprüche, weiterhin umfassend: eine erste Hauptfläche und eine zweite Hauptfläche; ein erstes elektrisches Bauelement, das sich über der ersten Hauptfläche befindet; und ein zweites elektrisches Bauelement, das sich über der zweiten Hauptfläche befindet.
Halbleiterchip-Package nach einem oder mehreren der vorhergehenden Ansprüche, weiterhin umfassend: eine erste Hauptfläche und eine zweite Hauptfläche; ein erstes elektrisches Bauelement, das sich über der ersten Hauptfläche befindet; und ein zweites elektrisches Bauelement oder ein Kühlkörper, das bzw. der sich über der zweiten Hauptfläche befindet.
Halbleiterchip-Package nach einem oder mehreren der vorhergehenden Ansprüche, wobei das Halbleiterchip-Package ein Stromversorgungsmodul umfasst.
Halbleiterchip-Package, umfassend: mindestens einen Halbleiterchip (21), der Kontaktelemente (21A) auf einer ersten Oberfläche des Chips (21) umfasst; eine Kapselungsschicht (22), die den Halbleiterchip (21) bedeckt; eine Umverdrahtungsschicht (23), die über der ersten Oberfläche des Chips (21) und der Kapselungsschicht (22) aufgebracht ist; und externe Pins (24), die mit der Umverdrahtungsschicht (23) verbunden sind.
Halbleiterchip-Package nach Anspruch 10, weiterhin umfassend: mindestens eine Hauptfläche (20A) und mindestens eine Seitenfläche (20B), wobei die Seitenfläche (20B) einen kleineren Flächeninhalt als die Hauptfläche (20A) aufweist, wobei sich die externen Pins (24) durch eine Ebene der Seitenfläche (20B) erstrecken.
Halbleiterchip-Package nach Anspruch 10 oder 11, weiterhin umfassend: zwei gegenüberliegende Seitenflächen (20B), wobei sich erste externe Pins durch eine Ebene der ersten Seitenfläche erstrecken und sich zweite externe Pins durch eine Ebene der zweiten Seitenfläche erstrecken.
Halbleiterchip-Package nach einem oder mehreren der Ansprüche 10 bis 12, weiterhin umfassend: mindestens eine Hauptfläche; und einen Kühlkörper, der an der mindestens einen Hauptfläche angebracht ist.
Halbleiterchip-Package nach Anspruch 13, wobei der Kühlkörper von dem Package abgenommen werden kann.
Halbleiterchip-Package nach einem oder mehreren der Ansprüche 10 bis 14, weiterhin umfassend: mindestens eine Hauptfläche und ein elektrisches Bauelement, das über der Hauptfläche angeordnet ist.
Halbleiterchip-Package nach einem oder mehreren der Ansprüche 10 bis 15, weiterhin umfassend: eine erste Hauptfläche und eine zweite Hauptfläche; ein erstes elektrisches Bauelement, das sich über der ersten Hauptfläche befindet; und ein zweites elektrisches Bauelement, das sich über der zweiten Hauptfläche befindet.
Halbleiterchip-Package nach einem oder mehreren der Ansprüche 10 bis 16, weiterhin umfassend: eine erste Hauptfläche und eine zweite Hauptfläche; ein erstes elektrisches Bauelement, das sich über der ersten Hauptfläche befindet; und ein zweites elektrisches Bauelement oder ein Kühlkörper, das bzw. der sich über der zweiten Hauptfläche befindet.
Halbleiterchip-Package nach einem oder mehreren der Ansprüche 10 bis 17, wobei das Halbleiterchip-Package ein Stromversorgungsmodul umfasst.
Verfahren zum Herstellen eines Halbleiterchip-Package, umfassend: Bereitstellen mindestens eines Halbleiterchips, der Kontaktelemente auf einer ersten Oberfläche des Chips umfasst; Aufbringen eines Kapselungsmaterials auf den Halbleiterchip; Aufbringen einer Metallisierungsschicht über der ersten Oberfläche des Chips und des Kapselungsmaterials, wobei die Metallisierungsschicht Kontaktbereiche umfasst; und Aufbringen von externen Pins, die mit den Kontaktbereichen verbunden sind.
Verfahren nach Anspruch 19, weiterhin umfassend: Bereitstellen von mehreren Halbleiterchips, Herstellen einer gekapselten Struktur durch Aufbringen des Kapselungsmaterials auf die mehreren Halbleiterchips; Aufbringen der Metallisierungsschicht auf die gekapselte Struktur; Trennen der gekapselten Struktur in mehrere Halbleiterchip-Packages; und Aufbringen von externen Pins auf jeden einzelnen der Halbleiterchip-Packages.
Verfahren nach Anspruch 19 oder 20, weiterhin umfassend: Anbringen eines Kühlkörpers an eine Hauptfläche des Halbleiterchip-Package.
Verfahren nach einem oder mehreren der Ansprüche 19 bis 21, weiterhin umfassend: Bereitstellen eines ersten elektrischen Bauelements über einer ersten Hauptfläche des Halbleiterchip-Package und eines zweiten elektrischen Bauelements über einer zweiten Hauptfläche des Halbleiterchip-Package.
Verfahren nach einem oder mehreren der Ansprüche 19 bis 22, weiterhin umfassend: Bereitstellen eines ersten elektrischen Bauelements über einer ersten Hauptfläche des Halbleiterchip-Package und eines zweiten elektrischen Bauelements oder eines Kühlkörpers über einer zweiten Hauptfläche des Halbleiterchip-Package.
Verfahren zum Herstellen eines Halbleiterchip-Package, umfassend: Bereitstellen mindestens eines Halbleiterchips, der Kontaktelemente auf einer ersten Oberfläche des Chips umfasst; Aufbringen eines Kapselungsmaterials auf den Halbleiterchip; Aufbringen einer Umverdrahtungsschicht über der ersten Oberfläche des Chips und des Kapselungsmaterials; und Aufbringen von externen Pins, die mit der Umverdrahtungsschicht verbunden sind.
Verfahren nach Anspruch 24, weiterhin umfassend: Bereitstellen von mehreren Halbleiterchips, Herstellen einer gekapselten Struktur durch Aufbringen des Kapselungsmaterials auf die mehreren Halbleiterchips; Aufbringen der Umverdrahtungsschicht auf die gekapselte Struktur; Trennen der gekapselten Struktur in mehrere Halbleiterchip-Packages und Aufbringen von externen Pins auf jeden einzelnen der Halbleiterchip-Packages.