DE102009011975A1 - Halbleiteranordnung mit einem lagestabilen überdeckten Element - Google Patents

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Abstract

Eine Halbleiteranordnung enthält einen Chip (106), mindestens ein elektrisch mit dem Chip (106) gekoppeltes Element (108), einen das mindestens eine Element (108) mindestens teilweise überdeckenden Kleber (114), und ein den Chip (106) und den Kleber (114) mindestens teilweise überdeckendes Gussmaterial (110).

Description

  • Die Erfindung betrifft Halbleiteranordnungen und Verfahren zum Herstellen von Halbleiteranordnungen.
  • Die eWLB-Technologie (embedded Wafer Level Ball Grid Array) erweitert typische Kapselungstechnologien auf Waferebene, indem die Möglichkeit bereitgestellt wird, zusätzliche Oberfläche zur Verbindung von Siliziumkomponenten in einer Halbleiteranordnung hinzuzufügen. Die eWLB-Technologie schafft deshalb die Möglichkeit, eine Halbleiteranordnung durch Kombinieren sowohl von aktiven als auch von passiven Siliziumkomponenten in einem einzigen Modul herzustellen. Passive Komponenten sind jedoch typischerweise sehr klein oder enthalten Geometrien (z. B. kleine Oberfläche mit großer Höhe), die für den zum Kapseln der Halbleiteranordnung verwendeten Vergussprozess ungünstig sind. Die kleinen Komponenten haften während des Vergussprozesses aufgrund der durch den Ausformungsprozess auf die kleinen Komponenten angewandten Kräfte möglicherweise nicht an der Trägerfolie. Dies kann dazu führen, dass die kleinen Komponenten verrutschen und den Kontakt mit der Trägerfolie verlieren.
  • Eine der Erfindung zugrundeliegende Aufgabe kann darin gesehen werden, eine Halbleiteranordnung und ein Verfahren zum Herstellen einer Halbleiteranordnung bereitzustellen, die bzw. das die oben genannten Nachteile vermeidet.
  • Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Eine erfindungsgemäße Halbleiteranordnung enthält einen Chip, mindestens ein elektrisch mit dem Chip gekoppeltes Element, einen das mindestens eine Element mindestens teilweise über deckenden Kleber und ein den Chip und den Kleber mindestens teilweise überdeckendes Gussmaterial.
  • Ein Verfahren zum Herstellen einer Halbleiteranordnung umfasst das Platzieren von mindestens zwei Chips und mindestens zwei Elementen auf einem Träger. Ein Kleber wird über mindestens einem Teil der mindestens zwei Elemente aufgebracht. Ferner wird ein Vergussmaterial über mindestens einem Teil der mindestens zwei Chips aufgebracht. Die mindestens zwei Chips und die mindestens zwei Elemente werden getrennt, um Halbleiteranordnungen bereitzustellen, wobei jede Halbleiteranordnung mindestens einen Chip und mindestens ein Element enthält.
  • Die Zeichnungen sind vorgesehen, um ein weiteres Verständnis von beispielhaften Ausführungsformen bereitzustellen. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie anhand der folgenden ausführlichen Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen einander entsprechende identische oder ähnliche Teile.
  • 1 zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung.
  • 2 zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleiteranordnung.
  • 3 zeigt eine Querschnittsansicht einer Ausführungsform eines Trägers.
  • 4 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers und einer doppelseitigen Klebefolie.
  • 5A zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, der doppelseitigen Klebefolie, von Elementen und Halbleiterchips.
  • 5B zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, der doppelseitigen Klebefolie, von Lotelementen und Halbleiterchips.
  • 6A zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, der doppelseitigen Klebefolie, der Elemente, der Halbleiterchips und eines Klebematerials.
  • 6B zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, der doppelseitigen Klebefolie, der Lotelemente, der Halbleiterchips und eines Klebematerials.
  • 7A zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, der doppelseitigen Klebefolie, der Elemente, der Halbleiterchips, des Klebematerials und eines Vergussmaterials.
  • 7B zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, der doppelseitigen Klebefolie, der Lotelemente, der Halbleiterchips, des Klebematerials und eines Vergussmaterials.
  • 8A zeigt eine Querschnittsansicht einer Ausführungsform der Elemente, der Halbleiterchips, des Klebematerials und des Vergussmaterials nach dem Ablösen des Trägers und der doppelseitigen Klebefolie.
  • 8B zeigt eine Querschnittsansicht einer Ausführungsform der Lotelemente, der Halbleiterchips, des Klebematerials und des Vergussmaterials nach dem Ablösen des Trägers und der doppelseitigen Klebefolie.
  • 9A zeigt eine Querschnittsansicht einer Ausführungsform mehrerer Halbleiteranordnungen vor der Zerteilung.
  • 9B zeigt eine Querschnittsansicht einer weiteren Ausführungsform mehrerer Halbleiteranordnungen vor der Zerteilung.
  • In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. Dabei wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres”, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Die folgende Beschreibung ist deshalb nicht im einschränkendem Sinne aufzufassen.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird.
  • 1 zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung 100. Die Halbleiteranordnung 100 wird unter Verwendung eines Kapselungsprozesses auf Wafer-Ebene hergestellt. Die Halbleiteranordnung 100 enthält einen Halbleiterchip 106, mindestens ein Element 108, ein Klebematerial 114, ein Vergussmaterial 110, eine Umverteilungsschicht 128 und Lotkugeln 112. Das Klebematerial 114 überdeckt mindestens einen Teil jedes Elements 108. Das Vergussmaterial 110 kapselt mindestens eine Seite jedes Halbleiter chips 106 und mindestens eine Seite jedes Elements 108 und das Klebematerial 114 ein. Das Klebematerial 114 gibt den Elementen 108 während des Vergussprozesses Stabilität, so dass die Elemente 108 nach dem Vergussprozess nicht verschoben, versetzt oder geneigt sind. Bei einer Ausführungsform umfasst das Klebematerial 114 Durimid, ein Polyimid, ein Elastomer, einen Thermoplast, ein Epoxidharz oder einen anderen geeigneten Kleber.
  • Der Halbleiterchip 106 weist eine erste Fläche 105 und eine gegenüberliegende zweite Fläche 107 auf. Der Halbleiterchip 106 enthält Kontakte 109 mit einer freiliegenden Oberfläche auf derselben Ebene wie die gegenüberliegende zweite Fläche 107. Die Umverteilungsschicht 128 besitzt auch eine erste Fläche 124 und eine gegenüberliegende zweite Fläche 122. Die erste Fläche 124 der Umverteilungsschicht 128 ist entlang der zweiten Fläche 107 des Chips 106 angebracht.
  • Bei einer Ausführungsform ist jedes Element 108 eine passive Komponente. Bei einer Ausführungsform umfasst jedes Element 108 einen Widerstand, einen Kondensator, eine Induktivität, einen Leiter, ein Lotelement, eine leitfähige Sphäre oder eine andere geeignete passive Komponente. Bei einer Ausführungsform ist das Volumen jedes Elements 108 um mindestens einen Faktor 2 kleiner als das Volumen des Halbleiterchips 106. Bei einer anderen Ausführungsform ist die Höhe jedes Elements 108 in der zu der Umverteilungsschicht 128 senkrechten Richtung größer als die Höhe des Chips 106.
  • Die Umverteilungsschicht 128 enthält isolierendes Material 116 und leitfähige Bahnen 118, die den Halbleiterchip 106 elektrisch mit mindestens einem Element 108 koppeln. Ferner können an der zweiten Fläche 124 der Umverteilungsschicht 128 leitfähige Kugeln oder Lotkugeln 112 elektrisch mit den leitfähigen Bahnen 118 gekoppelt werden. Die leitfähigen Bahnen 118 umfassen Cu oder ein anderes geeignetes leitfähiges Material oder einen leitfähigen Materialstapel. Das isolierende Material 116 umfasst ein Polyimid, ein Epoxidharz oder ein anderes geeignetes dielektrisches Material.
  • 2 zeigt eine Querschnittsansicht einer anderen Ausführungsform einer Halbleiteranordnung 120. Die Halbleiteranordnung 120 ist der zuvor mit Bezug auf 1 beschriebenen und dargestellten Halbleiteranordnung 100 ähnlich, mit der Ausnahme, dass die Elemente 108 mit leitfähigen Teilen oder Lotelementen oder Kugeln 138 in der Halbleiteranordnung 120 ersetzt werden. Bei dieser Ausführungsform gibt das Klebematerial 114 den Lotelementen 138 während des Vergussprozesses Stabilität, so dass die Lotelemente 138 nach dem Vergussprozess nicht verschoben oder versetzt sind. Die Lotelemente 138 können für 3D-Kontakte von der Vorderseite zu der Rückseite der Kapselung verwendet werden.
  • Die folgenden 3 bis 9B zeigen Ausführungsformen eines Prozesses zum Herstellen einer Halbleiteranordnung. 5A, 6A, 7A, 8A und 9A zeigen eine Ausführungsform zum Herstellen einer Halbleiteranordnung, wie zum Beispiel der zuvor mit Bezug auf 1 beschriebenen und dargestellten Halbleiteranordnung 100. 5B, 6B, 7B, 8B und 9B zeigen eine andere Ausführungsform zum Herstellen einer Halbleiteranordnung, wie zum Beispiel der zuvor mit Bezug auf 2 beschriebenen und dargestellten Halbleiteranordnung 120.
  • 3 zeigt eine Querschnittsansicht einer Ausführungsform eines Trägers 102. Der Träger 102 umfasst ein Metall-, ein Polymer-, Silizium- oder ein anderes geeignetes Material.
  • 4 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102 und einer doppelseitigen Klebefolie 104. Eine doppelseitige, ablösbare Klebefolie 104 wird auf dem Träger 102 auflaminiert oder mit einer anderen geeigneten Technik auf den Träger 102 aufgebracht. Bei anderen Ausführungsformen werden andere geeignete Kleber anstelle der Klebefolie 104 verwendet.
  • 5A zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, der doppelseitigen Klebefolie 104, von Elementen 108 und Halbleiterchips 106. Jedes Element 108 und jeder Halbleiterchip 106 wird auf der Klebefolie 104 platziert. Bei einer Ausführungsform werden mindestens zwei Halbleiterchips 106 und mindestens zwei Elemente 108 auf der Klebefolie 104 platziert. Bei einer Ausführungsform ist die Fläche (d. h. der Flächeninhalt) der Oberfläche jedes Elements 108 an der Grenzfläche zu der Klebefolie 104 kleiner als die Fläche (d. h. der Flächeninhalt) der Oberfläche des Halbleiterchips 106 an der Grenzfläche zu der Klebefolie 104.
  • 5B zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, der doppelseitigen Klebefolie 104, der Lotelemente 138 und Halbleiterchips 106. Jeder Halbleiterchip 106 und jedes Lotelement 138 wird auf der Klebefolie 104 platziert. Bei einer Ausführungsform werden mindestens zwei Halbleiterchips 106 und mindestens zwei Lotelemente 138 auf der Klebefolie 104 platziert. Aufgrund der nichtplanaren oder sphärischen bzw. gekrümmten Form der Lotelemente 138 weisen die Lotelemente 138 einen kleineren Oberflächen-Flächeninhalt als die Halbleiterchips 106 zur Anbringung an der Klebefolie 104 auf.
  • 6A zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, der doppelseitigen Klebefolie 104, von Elementen 108, Halbleiterchips 106 und Klebematerial 114. Bei einer Ausführungsform gibt eine Abgabenadel 126 ein Klebematerial 114 zum Ankleben jedes Elements 108 an die Klebefolie 104 ab. Das Klebematerial 114 umfasst ein Epoxidharz, einen Thermoplast, ein Silicon, ein Polyimid, ein Elastomer oder ein anderes geeignetes Material. Das Klebematerial 114 überdeckt jedes Element 108 mindestens teilweise und gewährleistet eine verbesserte Anbringung der Elemente 108 an der Klebefolie 104 vor dem Verguss. Bei einer anderen Ausführungsform wird ein Druckprozess, ein Jet-Prozess oder ein anderer geeigneter Prozess zum Aufbringen von Klebematerial 114 über oder bei jedem Element 108 verwendet.
  • Das Klebematerial 114 kann dann unter Verwendung einer beliebigen geeigneten Form von Energie (z. B. thermisch, chemisch) gehärtet werden, wenn ein Härtungsschritt für das Klebematerial notwendig ist. Bei einer Ausführungsform wird der Halbleiterchip 106 in enger Nähe zu den Elementen 108 platziert; dadurch wird das Klebematerial 114 auch auf mindestens eine Oberfläche des Halbleiterchips 106 aufgebracht. Bei einer anderen Ausführungsform wird das Klebematerial 114 auf mindestens einen Teil der Klebefolie 104 aufgebracht, bevor die Elemente 108 auf der Klebefolie 104 platziert werden. Dann werden die Elemente 108 in das Klebematerial 114 platziert.
  • 6B zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, der doppelseitigen Klebefolie 104, von Lotelementen 138, Halbleiterchips 106 und Klebematerial 114. Bei einer Ausführungsform gibt eine Abgabenadel ein Klebematerial 114 ab, um jedes Lotelement 138 an die Klebefolie 104 anzukleben. Das Klebematerial 114 umfasst ein Epoxidharz oder ein anderes geeignetes Material. Das Klebematerial 114 überdeckt jedes Lotelement 138 mindestens teilweise und gewährleistet verbesserte Anbringung der Lotelemente 138 an der Klebefolie 104 vor dem Verguss. Bei einer anderen Ausführungsform wird ein Druckprozess, ein Jet-Prozess oder ein anderer geeigneter Prozess verwendet, um das Klebematerial 114 über oder bei jedem Lotelement 138 aufzubringen.
  • Das Klebematerial 114 kann dann unter Verwendung einer beliebigen geeigneten Form von Energie (z. B. thermisch, chemisch) gehärtet werden, wenn ein Härtungsschritt für das Klebematerial notwendig ist. Bei einer Ausführungsform wird der Halbleiterchip 106 in enger (dichter) Nähe zu den Lotelementen 138 platziert; dadurch wird das Klebematerial 114 auch auf mindestens eine Oberfläche des Halbleiterchips 106 aufgebracht. Bei einer anderen Ausführungsform wird das Klebemate rial 114 auf mindestens einen Teil der Klebefolie 104 aufgebracht, bevor die Lotelemente 138 auf der Klebefolie 104 platziert werden. Die Lotelemente 138 werden dann in das Klebematerial 114 platziert.
  • 7A zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, der doppelseitigen Klebefolie 104, von Elementen 108, Halbleiterchips 106, Klebematerial 114 und Vergussmaterial 110. Das Klebematerial 114, die Elemente 108 und die Halbleiterchips 106 werden mindestens teilweise durch das Vergussmaterial 110 eingekapselt. Bei einer Ausführungsform wird der gesamte Einkapselungsprozess durch Gusseinkapselung durchgeführt. Der Träger 102 wird in ein Vergusswerkzeug gebracht. Eine flüssige Gusszusammensetzung mit hoher Viskosität wird in der Mitte des Trägers 102 abgegeben, in der die Halbleiterchips 106 und die Elemente 108 platziert wurden. Der Deckel des Vergusswerkzeugs wird geschlossen, so dass die flüssige Gusszusammensetzung von der Mitte zu den Rändern des Vergusswerkzeugs fließt. Der Fluss der Gusszusammensetzung legt Kräfte an die Halbleiterchips 106 und die Elemente 108 an. Aufgrund des Klebematerials 114 verschieben oder neigen sich die Elemente 108 jedoch in Reaktion auf die Kräfte nicht, d. h. sie bleiben lagestabil.
  • 7B zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, der doppelseitigen Klebefolie 104, von Lotelementen 138, Halbleiterchips 106, Klebematerial 114 und Vergussmaterial 110. Das Klebematerial 114, die Lotelemente 138 und die Halbleiterchips 106 werden unter Verwendung eines ähnlichen Prozesses wie mit Bezug auf 7A beschrieben mindestens teilweise durch das Vergussmaterial 110 eingekapselt. Aufgrund des Klebematerials 114 verschieben sich die Lotelemente 138 während des Vergussprozesses nicht, d. h. sie bleiben lagestabil.
  • 8A zeigt eine Querschnittsansicht einer Ausführungsform der Elemente 108, der Halbleiterchips 106, des Klebematerials 114 und des Vergussmaterials 110 nach der Ablösung des Trägers 102 und der doppelseitigen Klebefolie 104. Die Ablösung der Klebefolie 104 und des Trägers 102 wird nach der Aufbringung des Vergussmaterials 110 abgeschlossen. Eine Oberfläche jedes Elements 108 und jedes Halbleiterchips 106 wird dort freigelegt, wo zuvor die Klebefolie 104 angebracht war.
  • 8B zeigt eine Querschnittsansicht einer Ausführungsform der Lotelemente 138, der Halbleiterchips 106, des Klebematerials 114 und des Vergussmaterials 110 nach der Ablösung des Trägers 102 und der doppelseitigen Klebefolie 104. Dort, wo zuvor die Klebefolie 104 angebracht war, wird eine Oberfläche jedes Lotelements 138 und jedes Halbleiterchips 106 freigelegt.
  • 9A zeigt eine Querschnittsansicht einer Ausführungsform mehrerer Halbleiteranordnungen vor der Zerteilung. Es wird eine Umverteilungsschicht 128 hergestellt. Die Umverteilungsschicht 128 enthält in einer leitfähigen Schicht gebildete leitfähige Bahnen 118. Die leitfähigen Bahnen 118 auf der ersten Fläche 124 der Umverteilungsschicht 128 sind elektrisch mit den Halbleiterchips 106 und/oder Elementen 108 gekoppelt. Die Umverteilungsschicht 128 enthält außerdem isolierendes Material 116, das die leitfähigen Bahnen 118 umgibt. Mit den leitfähigen Bahnen 118 sind auf der zweiten Fläche 122 der Umverteilungsschicht 128 leitfähige Elemente, Kugeln oder Lotkugeln 112 elektrisch gekoppelt.
  • Die Halbleiteranordnungen werden dann voneinander getrennt. Die gestrichelte Linie in 9A zeigt, wo das Vergussmaterial 110 und die Umverteilungsschicht 128 geschnitten werden, um die Halbleiteranordnungen zu trennen. Jede Halbleiteranordnung enthält einen Halbleiterchip 106 und mindestens ein Element 108. Die Halbleiteranordnungen werden durch Sägen, Ätzen oder ein anderes geeignetes Verfahren getrennt, um Halbleiteranordnungen 100 wie zuvor mit Bezug auf 1 beschrieben und dargestellt bereitzustellen.
  • 9B zeigt eine Querschnittsansicht einer anderen Ausführungsform mehrerer Halbleiteranordnungen vor der Zerteilung. Unter Verwendung eines ähnlichen Prozesses wie zuvor mit Bezug auf 9A beschrieben werden eine Umverteilungsschicht 128 und leitfähige Elemente, Kugeln oder Lotkugeln 112 hergestellt. Die gestrichelte Linie in 9B zeigt, wo das Vergussmaterial 110 und die Umverteilungsschicht 128 geschnitten werden, um die Halbleiteranordnungen zu trennen. Jede Halbleiteranordnung enthält einen Halbleiterchip 106 und mindestens ein Lotelement 138. Die Halbleiteranordnungen werden durch Sägen, Ätzen oder ein anderes geeignetes Verfahren getrennt, um Halbleiteranordnungen 120 wie zuvor mit Bezug auf 2 beschrieben und dargestellt bereitzustellen.
  • Ausführungsformen stellen Halbleiteranordnungen mit eWLB-Technologie bereit. Zusätzlich zu Halbleiterchips werden Elemente und/oder Lotkugeln auf Klebefolie platziert. Über oder bei den Elementen und/oder Lotkugeln wird Klebematerial abgeschieden, um verbesserte Stabilität und verringerte Verschiebung der Elemente und/oder Lotkugeln während des Vergussprozesses zu gewährleisten. Nachdem das Klebematerial an den Elementen und/oder Lotkugeln und der Klebefolie haftet, werden die Halbleiterchips, Elemente und/oder Lotkugeln und das Klebematerial in Gussmaterial eingekapselt.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Prinzip der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Abwandlungen der hier besprochenen spezifischen Ausführungsformen abdecken. Insbesondere sind Merkmale unterschiedlicher Ausführungsformen kombinierbar.

Claims (25)

  1. Halbleiteranordnung, umfassend: einen Chip (106); mindestens ein elektrisch mit dem Chip (106) gekoppeltes Element (108); einen das mindestens eine Element (108) mindestens teilweise überdeckenden Kleber (114); und ein den Chip (106) und den Kleber (114) mindestens teilweise überdeckendes Gussmaterial (110).
  2. Halbleiteranordnung nach Anspruch 1, wobei das mindestens eine Element (108) einen Widerstand, einen Kondensator, eine Induktivität, einen Leiter, ein Lotelement oder eine leitfähige Kugel umfasst.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, ferner umfassend: eine Umverteilungsschicht (128), die den Chip elektrisch mit dem mindestens einen Element (108) koppelt; und ein elektrisch mit der Umverteilungsschicht (128) gekoppeltes Array von Lotelementen (112).
  4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, ferner umfassend: eine Umverteilungsschicht (128), die den Chip (106) elektrisch mit dem mindestens einen Element (108) koppelt; und ein elektrisch mit der Umverteilungsschicht (128) gekoppeltes Array leitfähigen Kugeln (112).
  5. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, wobei ein Volumen des mindestens einen Elements (108) um mindestens einen Faktor 2 kleiner als ein Volumen des Chips (106) ist.
  6. Halbleiteranordnung nach einem der Ansprüche 1 bis 5, ferner umfassend: eine Umverteilungsschicht (128), die den Chip (106) elektrisch mit dem mindestens einen Element koppelt, wobei in einer zu der Umverteilungsschicht (128) senkrechten Richtung eine Höhe des mindestens einen Elements (108) größer als eine Höhe des Chips (106) ist.
  7. Halbleiteranordnung nach einem der Ansprüche 1 bis 6, wobei der Kleber Durimid, Polyimid, ein Elastomer, einen Thermoplast oder ein Epoxidharz umfasst.
  8. Verfahren zum Herstellen einer Halbleiteranordnung, mit den folgenden Schritten: Platzieren von mindestens zwei Chips (106) und mindestens zwei Elementen (108) auf einem Träger (102); Aufbringen eines Klebers (114) über mindestens einem Teil der mindestens zwei Elemente (108); Aufbringen eines Vergussmaterials (110) über mindestens einem Teil der mindestens zwei Chips (106); und Trennen der mindestens zwei Chips (106) und der mindestens zwei Elemente (108), um Halbleiteranordnungen bereitzustellen, wobei jede Halbleiteranordnung mindestens einen Chip (106) und mindestens ein Element (108) enthält.
  9. Verfahren nach Anspruch 8, ferner mit dem folgenden Schritt: Aufbringen des Vergussmaterials (110) über dem Kleber (114).
  10. Verfahren nach Anspruch 8 oder 9, wobei das Aufbringen des Klebers (114) ein Abgeben des Klebers umfasst.
  11. Verfahren nach Anspruch 8 oder 9, wobei das Aufbringen des Klebers ein Drucken des Klebers oder ein Jetten des Klebers umfasst.
  12. Verfahren nach einem der Ansprüche 8 bis 11, ferner mit dem folgenden Schritt: Trennen der mindestens zwei Chips (106) und der mindestens zwei Elemente von dem Träger (102) nach dem Aufbringen des Vergussmaterials (110).
  13. Verfahren nach einem der Ansprüche 8 bis 12, ferner mit dem folgenden Schritt: Aufbringen einer leitenden Schicht (118) auf die mindestens zwei Chips (106) und das Vergussmaterial (110) vor dem Trennen der mindestens zwei Chips (106) und der mindestens zwei Elemente (108).
  14. Verfahren nach Anspruch 13, ferner mit dem folgenden Schritt: Aufbringen von Lotelementen (112) auf die leitende Schicht (118) vor dem Trennen der mindestens zwei Chips (106) und der mindestens zwei Elemente (108).
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei das Platzieren der mindestens zwei Elemente (108) das Platzieren eines Widerstands und/oder eines Kondensators und/oder einer Induktivität und/oder eines Leiters und/oder eines Lotelements und/oder einer leitfähigen Kugel umfasst.
  16. Verfahren nach einem der Ansprüche 8 bis 15, wobei das Trennen der mindestens zwei Chips (106) voneinander Sägen des Vergussmaterials (110) oder Ätzen des Vergussmaterials (110) umfasst.
  17. Halbleiteranordnung, umfassend: einen Halbleiterchip (106); eine Komponente (108, 138); eine elektrisch mit dem Halbleiterchip (106) und der Komponente gekoppelte Umverteilungsschicht (128); ein Klebematerial (114), das die Komponente (108, 138) mindestens teilweise überdeckt; und eine Gusszusammensetzung (110), die mindestens eine Seite des Halbleiterchips (106) und mindestens eine Seite der Komponente (108, 138) einkapselt.
  18. Halbleiteranordnung nach Anspruch 17, wobei die Komponente (108, 138) einen Widerstand, einen Kondensator, eine Induktivität, einen Leiter, ein Lotelement oder eine leitfähige Kugel umfasst.
  19. Halbleiteranordnung nach Anspruch 17 oder 18, wobei das Klebematerial (Durimid, Polyimid, ein Elastomer, einen Thermoplast oder ein Epoxidharz umfasst.
  20. Halbleiteranordnung nach einem der Ansprüche 17 bis 19, wobei eine Höhe der Komponente senkrecht zu der Umverteilungsschicht (128) größer als eine Breite der Komponente ist.
  21. Halbleiteranordnung nach einem der Ansprüche 17 bis 20, ferner umfassend: mehrere elektrisch mit der Umverteilungsschicht (128) gekoppelte Lotkugeln (112).
  22. Halbleiteranordnung, umfassend: einen Chip (106); mindestens ein elektrisch mit dem Chip (106) gekoppeltes Element (108); Mittel zum Verhindern, dass sich das mindestens eine Element (108) während eines Vergussprozesses verschiebt; und Mittel zum Einkapseln mindestens einer Seite des Chips (106) und mindestens einer Seite des mindestens einen Elements (108).
  23. Halbleiteranordnung nach Anspruch 22, wobei das mindestens eine Element (108) einen Widerstand, einen Kondensator, eine Induktivität, einen Leiter, ein Lotelement oder eine leitfähige Kugel umfasst.
  24. Verfahren zum Herstellen einer Halbleiteranordnung, mit den folgenden Schritten: Platzieren von mindestens zwei Chips (106) auf einem Träger (102); Aufbringen eines Klebematerials (114) über mindestens einem Teil des Trägers (102); Platzieren von mindestens zwei Elementen (108) in das Klebematerial; Aufbringen eines Vergussmaterials (110) über mindestens einem Teil der mindestens zwei Chips (106) und über mindestens einem Teil des Klebematerials (114); Ablösen des Trägers (102); Herstellen einer mit den mindestens zwei Chips (106) und den mindestens zwei Elementen (108) gekoppelten Umverteilungsschicht (128); und Aufbringen von Lotkugeln (112) auf die Umverteilungsschicht (128).
  25. Verfahren nach Anspruch 24, ferner mit dem folgenden Schritt: Trennen der mindestens zwei Chips (106) und der mindestens zwei Elemente (108), um Halbleiteranordnungen bereitzustellen, wobei jede Halbleiteranordnung mindestens einen Chip (106) und mindestens ein Element (108) umfasst.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
EP2337068A1 (de) * 2009-12-18 2011-06-22 Nxp B.V. Im Voraus gelötete leitungslose Kapselung
US9117682B2 (en) * 2011-10-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and structures thereof
US8980687B2 (en) * 2012-02-08 2015-03-17 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
US9312193B2 (en) * 2012-11-09 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Stress relief structures in package assemblies
CN105874595B (zh) * 2014-12-09 2020-02-21 英特尔公司 铸模材料中的三维结构
US10163687B2 (en) 2015-05-22 2018-12-25 Qualcomm Incorporated System, apparatus, and method for embedding a 3D component with an interconnect structure
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
CN110600432A (zh) * 2019-05-27 2019-12-20 华为技术有限公司 一种封装结构及移动终端
CN110164839B (zh) * 2019-05-27 2020-01-31 广东工业大学 一种高密度线路嵌入转移的扇出型封装结构与方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287869A (ja) * 1988-09-26 1990-03-28 Ricoh Co Ltd 千鳥配列マルチチツプ型イメージセンサ
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5866953A (en) 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
US6313521B1 (en) * 1998-11-04 2001-11-06 Nec Corporation Semiconductor device and method of manufacturing the same
US6756253B1 (en) 1999-08-27 2004-06-29 Micron Technology, Inc. Method for fabricating a semiconductor component with external contact polymer support layer
US20020110956A1 (en) * 2000-12-19 2002-08-15 Takashi Kumamoto Chip lead frames
TW503538B (en) * 2000-12-30 2002-09-21 Siliconware Precision Industries Co Ltd BGA semiconductor package piece with vertically integrated passive elements
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6998721B2 (en) * 2002-11-08 2006-02-14 Stmicroelectronics, Inc. Stacking and encapsulation of multiple interconnected integrated circuits
US7061123B1 (en) 2004-05-03 2006-06-13 National Semiconductor Corporation Wafer level ball grid array
DE102004030813B4 (de) 2004-06-25 2007-03-29 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
US8009436B2 (en) * 2005-04-28 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with channel
DE102005041452A1 (de) 2005-08-31 2007-03-15 Infineon Technologies Ag Dreidimensional integrierte elektronische Baugruppe
JPWO2007069606A1 (ja) * 2005-12-14 2009-05-21 新光電気工業株式会社 チップ内蔵基板の製造方法
US20080042265A1 (en) 2006-08-15 2008-02-21 Merilo Leo A Chip scale module package in bga semiconductor package
DE102006058068B4 (de) * 2006-12-07 2018-04-05 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device

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