DE102008002647B4 - Verfahren zum Herstellen eines siliziumbasierten MOS-Halbleiterbauelements mit Rauschreduktion unter Verwendung von Gegendotierung - Google Patents

Verfahren zum Herstellen eines siliziumbasierten MOS-Halbleiterbauelements mit Rauschreduktion unter Verwendung von Gegendotierung Download PDF

Info

Publication number
DE102008002647B4
DE102008002647B4 DE102008002647A DE102008002647A DE102008002647B4 DE 102008002647 B4 DE102008002647 B4 DE 102008002647B4 DE 102008002647 A DE102008002647 A DE 102008002647A DE 102008002647 A DE102008002647 A DE 102008002647A DE 102008002647 B4 DE102008002647 B4 DE 102008002647B4
Authority
DE
Germany
Prior art keywords
dopant
noise
forming
type
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008002647A
Other languages
English (en)
Other versions
DE102008002647A1 (de
Inventor
Domagoj Siprak
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102008002647A1 publication Critical patent/DE102008002647A1/de
Application granted granted Critical
Publication of DE102008002647B4 publication Critical patent/DE102008002647B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements, umfassend: Implantieren eines ersten Dotierstoffs in eine erste teilweise Fertigstellung des Bauelements, wobei der erste Dotierstoff eine erste rauschen-reduzierende Spezies umfasst, und Implantieren eines zweiten Dotierstoffs in eine zweite teilweise Fertigstellung des Bauelements, wobei der zweite Dotierstoff eine zweite rauschen-reduzierende Spezies umfasst, wobei der erste Dotierstoff und der zweite Dotierstoff von entgegengesetzten Leitfähigkeitstypen sind.

Description

  • Die vorliegende Erfindung betrifft allgemein ein Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements und insbesondere ein Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements mit reduziertem Rauschen.
  • Bei Metalloxidhalbleiter-Feldeffekttransistor-(MOSFET)-Bauelementen ist bei niedrigen Frequenzen das Funkelrauschen eine dominante Rauschquelle, wobei der Begriff Funkelrauschen gemäß Wörterbuch der industriellen Technik, Brandstetter Verlag, 6. Auflage, ein Fachbegriff der Technik ist. Bei batteriebetriebenen Schaltungen, wo das Signal-Rausch-Verhältnis nicht auf Kosten des Stromverbrauchs verbessert werden kann, ist eine Reduktion des Funkelrauschens erwünscht. Außerdem verschlechtert das Funkelrauschen die Leistung von HF-Schaltungen mit niedriger Frequenz, wobei Funkelrauschen in Bauelementen wie etwa Frequenzmischstufen und spannungsgesteuerten Oszillatoren gemischt und in höhere Frequenzen umgesetzt wird. Im Allgemeinen können durch eine Reduktion des Funkelrauschens der Stromverbrauch und die Chipfläche reduziert werden.
  • Aus der nachveröffentlichten Druckschrift DE 10 2008 000 141 A1 ist ein Herstellungsverfahren für einen Feldeffekttransistor bekannt, bei dem ein rauschen-reduzierendes Mittel in die Gateelektrode des Feldeffekttransistors eingebracht und anschließend zumindest zum Teil in das Gatedielektrikum verschoben wird.
  • Zur sicheren Rauschreduzierung ist eine hohe Konzentration des rauschen-reduzierenden Mittels wünschenswert. Diese kann jedoch zu ungewollten Kristallschäden oder einer Entartung des Halbleitermaterials führen.
  • Folglich ist es Aufgabe der Erfindung ein verbessertes Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements anzugeben, mit dem eine zuverlässige Rauschreduzierung erzielt werden kann.
  • Diese Aufgabe wird durch das Verfahren mit den Maßnahmen des Patentanspruchs 1 gelost. Bei dem erfindungsgemäßen Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements wird ein erster Dotierstoff in ein teilweise fertiggestelltes Bauelement während einer ersten Zeitspanne des Herstellungsverfahrens implantiert, wobei der erste Dotierstoff eine erste rauschen-reduzierende Spezies umfasst, und ein zweiter Dotierstoff wird in das teilweise fertiggestellte Bauelement wahrend einer zweiten Zeitspanne des Herstellungsverfahrens implantiert, wobei der zweite Dotierstoff eine zweite rauschen-reduzierende Spezies umfasst und wobei der erste Dotierstoff und der zweite Dotierstoff von entgegengesetzten Leitfahigkeitstypen sind.
  • Hierdurch kann eine große Konzentration an rauschen-reduzierender Spezies in das Bauelement eingebracht werden. Gleichzeitig kann durch die Verwendung zweier Dotierstoffe mit entgegengesetztem Leitfähigkeitstyp eine Gegendotierung erzielt werden, wodurch auch bei hoher Implantationsdosis eine Entartung des Halbleitermaterials verhindert wird und die Einstellbarkeit der elektrischen Leitfahigkeit des Materials im gewünschten Bereich ermöglicht wird.
  • In den Unteranspruchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen naher beschrieben. Es zeigen:
  • 1A–1F Querschnittsansichten eines teilweise fertiggestellten Halbleiterwafers in verschiedenen Fabrikationsstadien zur Veranschaulichung eines Verfahrens zur Herstellung eines Halbleiterbauelements gemaß einem ersten Ausführungsbeispiel der Erfindung;
  • 2A–2F Querschnittsansichten eines teilweise fertiggestellten Halbleiterwafers mit einer Stegstruktur in verschiedenen Fabrikationsstadien zur Veranschaulichung eines Verfahrens zur Herstellung eines Halbleiterbauelements gemaß einem zweiten Ausfuhrungsbeispiel der Erfindung;
  • 3A–3C Querschnittsansichten eines teilweise fertiggestellten Halbleiterwafers mit einer Dreifachmuldenstruktur in verschiedenen Fabrikationsstadien zur Veranschaulichung eines Verfahrens zur Herstellung eines Halbleiterbauelements gemaß einem dritten Ausfuhrungsbeispiel der Erfindung;
  • 4A–4D Querschnittsansichten eines teilweise fertiggestellten Halbleiterwafers mit einer Erweiterungs- und Halo-Struktur in verschiedenen Fabrikationsstadien zur Veranschaulichung eines Verfahrens zur Herstellung eines Halbleiterbauelements gemaß einem vierten Ausführungsbeispiel der Erfindung;
  • 5 ein Flussdiagramm zur Veranschaulichung eines Fabrikationsverfahrens eines Halbleiterwafers unter Verwendung von Gegendotierung von rauschen-reduzierenden Dotierstoffen; und
  • 6 ein Flussdiagramm zur Veranschaulichung eines Fabrikationsverfahrens eines Halbleiterwafers mit mehreren Stegen unter Verwendung von Gegendotierung von rauschen-reduzierenden Dotierstoffen.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die als Veranschaulichung spezifische Details und Ausfuhrungsformen zeigen, in denen die Erfindung praktiziert werden kann. Die verschiedenen Ausfuhrungsformen schließen einander nicht notwendigerweise gegenseitig aus, da einige Ausfuhrungsformen mit einer oder mehreren anderen Ausfuhrungsformen kombiniert werden können, um neue Ausfuhrungsformen zu bilden. In diesem Dokument werden die Ausdrucke ”ein” oder ”eine” dazu verwendet, einen oder mehr als einen einzuschließen. In diesem Dokument wird der Ausdruck ”oder” dazu verwendet, auf nichtexklusives zu verweisen, oder derart, dass ”A oder B” ”A, aber nicht B”, ”B, aber nicht A” und ”A und B” beinhaltet, sofern nicht etwas anderes angegeben ist.
  • In der folgenden Beschreibung können die Ausdrucke ”Wafer” und ”Substrat” vertauschbar verwendet werden, um allgemein auf eine beliebige Struktur zu verweisen, auf der integrierte Schaltungen ausgebildet sind, und auch auf solche, die wahrend verschiedener Stadien der Fabrikation von integrierten Schaltungen strukturiert werden. Der Ausdruck ”Substrat” soll einen Halbleiterwafer beinhalten. Der Ausdruck ”Substrat” wird auch dazu verwendet, auf Halbleiterstrukturen wahrend der Verarbeitung zu verweisen, und kann andere Schichten beinhalten, die darauf hergestellt worden sind. Sowohl ”Wafer” als auch ”Substrat” beinhalten dotierte und undotierte Halbleiter, von einem Basishalbleiter oder Isolator getragene epitaxiale Halbleiterschichten sowie andere dem Fachmann wohlbekannte Halbleiterstrukturen.
  • Der Ausdruck ”Leiter” ist so zu verstehen, dass er Halbleiter vom p-Typ und vom n-Typ enthalt, und der Ausdruck ”Isolator” oder ”Dielektrikum” ist so definiert, dass er jedes Material enthalt, das elektrisch weniger leitend ist als die als ”Leiter” bezeichneten Materialien.
  • Die folgende Offenbarung bezieht sich im Allgemeinen auf die Rauschreduktion in Schaltkreisen wie HF-Kreisen und auch Nicht-Schaltkreisen wie Stromquellen mit einer konstanten Vorspannung. Im Verlauf dieser Offenbarung beinhaltet der Ausdruck ”rauschen-reduzierender Dotierstoff” oder ”rauschen-reduzierende Spezies” jede Verunreinigung, die in eine Schicht aus dielektrischem Material eingeführt ist, um Haftstellen in dem dielektrischen Material und bei oder nahe der dielektrische Schicht-zu-Substrat-Grenzflache zu loschen oder zu passivieren, die ein Einfangen und Emittieren von Ladungen zu und von dem leitenden Kanal eines MOSFETs verursacht.
  • Das (auch als 1/f-Rauschen bekannte) Funkelrauschen in MOSFET tritt hauptsachlich aufgrund des zufalligen Trapping und De-Trapping von Ladungen in Oxidhaftstellen nahe der Si-SiO2-Grenzflache auf. Erfindungsgemaß wird das Funkelrauschen in MOSFET durch die Implantation von Fluor oder anderen rauschen-reduzierenden Dotierstoffen in das Halbleitersubstrat reduziert.
  • Halbleitermaterialien werden durch die Einfuhrung von verschiedenen Dotierstoffen in sie leicht modifiziert. Mit Donorverunreinigungen dotierte Halbleiter werden als n-Typ bezeichnet, wahrend jene mit Akzeptorverunreinigungen dotierten als p-Typ bekannt sind. Die Bezeichnungen n-Typ und p-Typ zeigen an, welcher Ladungstrager als der Majoritätstrager des Materials wirkt. Bei CMOS-Bauelementen (NMOS oder PMOS) steuert eine Gatespannung die Leitung zwischen einer Sourceelektrode und einer Drainelektrode. Die Leitung entlang eines ”Kanals” ist unter Einsatz eines Gateisolators, der aus einem dielektrischen Material wie etwa beispielsweise einem Siliziumdioxid oder einem dielektrischen Material mit einem hohen k-Wert ausgebildet sein kann, von der Gateelektrode beabstandet. Bei einer oder mehreren Ausfuhrungsformen der Erfindung ist eine Gateelektrode uber einem Gateisolator angeordnet, um eine Gatestruktur zu bilden. Die Gateelektrode selbst kann als ein Stapel aus einer oder mehreren leitenden Schichten ausgebildet sein. Eine oder mehrere dieser leitenden Schichten konnen aus einem Polysilizium, einem Silizid oder einem Metall ausgebildet sein. Die Gatestruktur umfasst eine uber einem Gateisolator liegende Gateelektrode.
  • CMOS-Bauelemente enthalten mehrere Arten von Dotierstoffen zum Andern der elektrischen Leitfahigkeit des Halbleitermaterials. Die Dotierstoffe konnen durch Ionenimplantation eingeführt sein. Implantationen, die wahrend der Verarbeitung eines MOS-Bauelements angetroffen werden konnen, sind Muldenimplantationen mit einer Spitzenimplantationskonzentration bei einer Tiefe zwischen 250 nm bis 1500 nm unter der Gateisolator-Substrat-Grenzfläche. Solche Mulden werden verwendet, um MOS-Bauelemente elektrisch voneinander zu isolieren. PMOS-Bauelemente können durch Mulden vom n-Typ in einem Substrat vom p-Typ isoliert sein. NMOS-Bauelemente konnen durch die Verwendung einer Dreifachmulde von anderen NMOS-Bauelementen isoliert sein, die aus einer Mulde vom p-Typ innerhalb einer Mulde vom n-Typ in einem Substrat vom p-Typ hergestellt ist. Um den Verbindungwiderstand zu der Mulde vom n-Typ der Dreifachmulde herabzusetzen und so die Substratkopplung zu reduzieren, kann ein höher dotierter n-Band-Dotierstoff vom n-Typ implantiert werden. Zum Justieren der Schwellwertspannung, bei der das MOS-Bauelement durchschaltet, wird eine Schwellwertspannungsjustierimplantation verwendet. Fur Bauelemente mit vergrabenem Kanal wird eine Vergrabene-Kanal-Stoppimplantation verwendet, die eine Spitzenkonzentration unter der Spitzenkonzentration der Schwellwertspannungsjustierungsimplantation aufweist. Die Spitzenkonzentrationen der Schwellwertspannungsjustierungsimplantation und der Vergrabene-Kanal-Stoppimplantation erstrecken sich ublicherweise ab der Gateisolator-Substrat-Grenzflache nicht unter 250 nm. Die Schwellwertspannungsjustierungsimplantation und die Vergrabene-Kanal-Stoppimplantationen sind in der Regel vom entgegengesetzten Leitfahigkeitstyp.
  • Nachdem eines oder mehrere der Gateelektrodenmaterialien abgeschieden worden sind, kann auf die abgeschiedenen Gateelektrodenmaterialien eine Polysiliziumvordotierungsimplantation aufgebracht werden, um den Polygateverarmungseffekt zu reduzieren und den Gatewiderstand herabzusetzen. Nach diesem Implantationsschritt konnen das Gateisolatormaterial und die Gateelektrodenmaterialien geatzt und die Gatestruktur ausgebildet werden. Das Ausbilden der Gateelektrode eines MOS-Bauelements beinhaltet in der Regel den Prozess des Atzens der Gateelektrodenmaterialien.
  • Um das Kanalgebiet mit dem Source- und Draingebiet des MOS-Bauelements (die spater ausgebildet werden) zu verbinden, konnen flache Erweiterungsimplantationen hergestellt werden. Zum Steuern von Kurzkanaleffekten konnen weitere Halo-Implantationen hergestellt werden. Nach einer Halo-Implantation konnen Gateseitenwandabstandshalter ausgebildet werden. Nach dem Ausbilden der Seitenwandabstandshalter konnen das Source- und Draingebiet des Bauelements ausgebildet werden. Das Source- und Draingebiet konnen definiert werden, indem entsprechende Dotierstoffe in Gebiete aus kristallinem Silizium eingefuhrt werden. Im Fall eines NMOS-Transistors werden das Source- und Draingebiet unter Verwendung von Dotierstoffen vom n-Typ ausgebildet (die Elektronen als Stromträger liefern). Im Fall eines PMOS-Transistors werden das Source- und das Draingebiet unter Verwendung von Dotierstoffen vom p-Typ ausgebildet (die Elektronenlocher als Stromtrager liefern). Die zum Ausbilden der Erweiterungsgebiete, Halo-Gebiete, des Source- und Draingebiets verwendeten Implantationen konnen auch auf die Gatestruktur treffen. Nach den Source-/Drain-Implantationen können mindestens ein Teil der Gatestruktur sowie mindestens ein Teil des Source-Draingebiets silizidiert werden.
  • Beispielsweise werden in dem Halbleitersubstrat hohere Konzentrationen von Dotierstoffen verwendet, um die Rauschreduktionsfunktion von Dotierstoffen zu verbessern. Wenn die Konzentration von Verbindungsdotierstoffen (z. B. BF2) heraufgesetzt wird, die eine nicht-rauschen-reduzierende Spezies vom n-Typ oder p-Typ (z. B. das B in BF2) und eine rauschen-reduzierende Spezies (z. B. das F in BF2) enthalten, dann fuhrt dies zu einer Erhöhung der Konzentration der entsprechenden Konzentration vom n-Typ oder vom p-Typ innerhalb des Substrats. Folglich wird das Halbleitersubstrat hochleitend oder führt zu einem MOSFET mit einer sehr hohen Schwellwertspannung (abhangig von dem n-Typ oder p-Typ in einem NMOS oder PMOS), was das Substrat unbenutzbar macht. Erfindungsgemaß kann dies durch Gegendotieren des Substrats verhindert werden.
  • Das Gegendotieren kann an einem beliebigen Punkt bei der Herstellung des Bauelements angewendet werden. Beispielsweise kann das Gegendotieren auf das Substrat vor der Ausbildung des Gateisolatormaterials angewendet werden (wie etwa durch einen Aufwachsprozess ausgebildetes Siliziumdioxid). Rauschreduzierung durch Gegendotieren des Substrats innerhalb des MOS-Kanalgebiets vor dem Ausbilden des Gateisolatormaterials kann dann attraktiv sein, wenn beispielsweise Metallgateelektroden verwendet werden, da gewisse metallische Materialien fur gewisse rauschen-reduzierende Spezies wie Fluor eine starke Diffusionsbarriere sein konnen.
  • Das Gegendotieren kann nach der Ausbildung des Gateisolatormaterials angewendet werden, aber vor der Ausbildung eines Materials mit hohem k-Wert über dem Gateisolatormaterial. Gewisse Materialien mit hohem k-Wert reagieren nicht gut auf rauschen-reduzierende Spezies, die mit Gateisolatormaterial funktional sind (wie etwa das Siliziumdioxid). In solchen Fallen wird die rauschen-reduzierende Spezies hauptsachlich in einer Schicht (z. B. Siliziumdioxid) absorbiert, die das Material mit hohem k-Wert stutzt, und der vor dem Ausbilden des Materials mit hohem k-Wert ausgebildeten stutzenden Schicht. Die rauschen-reduzierende Spezies ist in dieser stutzenden Schicht effektiv.
  • Beispielsweise können Dotierstoffe außer reinem Fluor verwendet werden und es wird vermieden, dass eine separate Fluorimplantation durchgeführt werden muss. Dies wird erreicht, indem die Implantation von rauschen-reduzierenden Dotierstoffen in einen oder mehrere der Verarbeitungsschritte des Halbleiterbauelements integriert wird, indem Verbunddotierstoffe verwendet werden, die eine nicht-rauschen-reduzierende Spezies vom n-Typ oder p-Typ (im Allgemeinen) sowie eine rauschen-reduzierende Spezies enthalten. Das Verteilen der Einfuhrung von rauschen-reduzierenden Dotierstoffen uber verschiedene Verarbeitungsschritte kann die Mängel einer einzelnen Implantation mit einer hohen Dosis wie zum Beispiel Kristallschaden oder Dotierstoffabscheidung in dem Gateisolator herabsetzen.
  • Beispielsweise wird eine Gegendotierung erzielt, indem eine aufeinanderfolgende Implantation von bestimmten rauschen-reduzierenden Verbunddotierstoffen vom n-Typ und p-Typ in das Substrat durchgefuhrt wird. Einer oder mehrere dieser rauschen-reduzierenden Verbunddotierstoffe konnen ein Kation (bei dem es sich entweder um ein Material vom n-Typ oder p-Typ handeln kann) und ein Anion (bei dem es sich um ein rauschen-reduzierendes Material wie etwa Fluor, Chlor, Deuterium und Wasserstoff handeln kann) enthalten.
  • Beispielsweise gestattet die Gegendotierung die Aufhebung der elektrischen Leitfahigkeit, die sich aus den im Halbleitersubstrat vorliegenden Materialien vom n-Typ und p-Typ ergibt. Die Gegendotierung wie hier beschrieben verhindert die Akkumulierung von hohen Konzentrationen an elektrischer Leitfahigkeit eines bestimmten Typs (n-Typ oder p-Typ) von Material innerhalb des Substrats. Außerdem kann die Konzentration der rauschen-reduzierenden Ionen (wie etwa Fluor, Chlor, Deuterium, Wasserstoff usw.) innerhalb des Substrats erhöht werden. Zudem wird die Zunahme bei der Konzentration von rauschen-reduzierenden Ionen innerhalb des Substrats ohne die Hinzufugung von weiteren Implantationsprozessschritten während der Herstellung des Halbleiterbauelements erzielt. Außerdem konnen großere Mengen an Fluor mit der gleichen Dosis im Vergleich zur Implantation von reinem Fluor eingefuhrt werden, indem Verbunddotierstoffe verwendet werden, die mehr als eine rauschen-reduzierende Spezies enthalten. Dadurch kann man eine kurze Verarbeitungszeit und so einen hoheren Waferdurchsatz wahrend der Herstellung erhalten.
  • Die 1A bis 1F zeigen Querschnittsansichten eines teilweise fertiggestellten Halbleiterwafers 100 bei verschiedenen Fabrikationsstufen zur Veranschaulichung eines Verfahrens zur Herstellung eines Halbleiterbauelements gemaß einem ersten Ausfuhrungsbeispiel der Erfindung. 1A zeigt eine zur Fabrikation verfugbare Substratschicht 102.
  • 1B veranschaulicht eine auf dem in 1A gezeigten Substrat 102 abgeschiedene Screen-Oxidschicht 104. Bei einigen Ausfuhrungsformen enthalt die Screen-Oxidschicht 104 auf dem Substrat 102 aufgewachsenes Siliziumdioxid.
  • 1C veranschaulicht eine erste Dotierung des in 1B gezeigten Substrats 102 unter Verwendung eines ersten rauschen-reduzierenden Dotierstoffs. Beispielsweise enthalt der verwendete erste rauschen-reduzierende Dotierstoff einen Dotierstoff vom n-Typ. Alternativ enthalt der verwendete erste rauschen-reduzierende Dotierstoff einen Dotierstoff vom p-Typ. Nach dem ersten Dotieren des Substrats 102 wird das Substrat 102 folglich je nach der Leitfahigkeit des ersten rauschen-reduzierenden Dotierstoffs in ein dotiertes Substrat 106 vom n-Typ oder p-Typ transformiert.
  • 1D veranschaulicht eine zweite Dotierung des in 1C gezeigten dotierten Substrats 106 vom n-Typ oder p-Typ unter Verwendung eines zweiten rauschen-reduzierenden Dotierstoffs. Der verwendete zweite rauschen-reduzierende Dotierstoff weist ein Material mit einem Leitfähigkeitstyp (wie etwa vom n-Typ, wenn die erste Dotierung den p-Typ verwendete, und umgekehrt) auf, der dem des ersten rauschen-reduzierenden Dotierstoffs entgegengesetzt ist. Beispielsweise enthalt der zweite rauschen-reduzierende Dotierstoff einen Dotierstoff vom p-Typ, wenn der erste rauschen-reduzierende Dotierstoff ein Dotierstoff vom n-Typ ist. Alternativ enthält der zweite rauschen-reduzierende Dotierstoff einen Dotierstoff vom n-Typ, wenn der erste rauschen-reduzierende Dotierstoff ein Dotierstoff vom p-Typ ist. Gemaß einem nicht beanspruchten Verfahren enthalt der zweite Dotierstoff keine rauschen-reduzierenden Spezies. Nach dem zweiten Dotieren wird das dotierte Substrat 106 vom n-Typ oder p-Typ folglich in ein gegendotiertes Substrat 108 transformiert.
  • Beispielsweiseist die Tiefe der Spitzenkonzentration, bis zu der der nicht-rauschen-reduzierende Teil des ersten Dotierstoffs implantiert wird, verschieden im Vergleich zu der Tiefe der Spitzenkonzentration, zu der der nicht-rauschen-reduzierende Teil des zweiten Dotierstoffs implantiert wird. Dies gestattet die Ausbildung von Bauelementen mit vergrabenem Kanal. Solche wie erwahnt ausgebildeten Bauelemente mit vergrabenem Kanal besitzen im Vergleich zu einem Bauelement mit Oberflachenkanal einen geringeren Rauschbeitrag. Dies ist in erster Linie auf den größeren Abstand der Kanaltrager von der Gateisolator-Substrat-Grenzfläche zurückzufuhren.
  • Beispielsweiseist die Tiefe der Spitzenkonzentration, zu der der nicht-rauschen-reduzierende Teil des ersten Dotierstoffs implantiert wird, die gleiche wie die Tiefe der Spitzenkonzentration des nicht-rauschen-reduzierenden Teils des zweiten Dotierstoffs. Dadurch wird die elektrische Leitfahigkeit des Halbleiters nicht geandert, wahrend eine gewisse Dosis an rauschen-reduzierenden Dotierstoffen eingeführt wird.
  • Beispielsweisekonnen die verwendeten Dotierstoffe aus einem oder mehreren von Materialien wie etwa AsF3, AsE5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3 und ihren in einem Plasma erzeugten assoziierten Ionen sein. Beispielsweise wird ein positives einfach geladenes BF2 +-Ion als Dotierstoff verwendet, gefolgt von einem Dotierstoff vom n-Typ, der eine rauschen-reduzierende Spezies enthalt wie etwa eines der aus PF5- oder PF3-Gas in einer Plasmaentladung erzeugten assoziierten Ionen. Die fur die Implantation verwendeten Ionen sind nicht auf positive geladene Ionen beschrankt, sondern konnen auch negativ geladen sein.
  • Die Dotierstoffe vom n-Typ und p-Typ konnen z. B. zusammen wahrend eines Implantationsschritts implantiert werden. Beispielsweise wird der Dotierstoff vom n-Typ vor dem Dotierstoff vom p-Typ implantiert. Alternativ wird der Dotierstoff vom n-Typ nach dem Dotierstoff vom p-Typ implantiert.
  • Beispielsweise werden mehrere, in einem Plasma aus dem Vorlaufergas (z. B. AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3) erzeugten verschiedenen Arten von Ionen zusammen wahrend eines Implantationsschritts in das teilweise fertiggestellte Halbleiterbauelement implantiert. Beispielsweise wird nur eine Spezies der in dem Plasma aus dem Vorlaufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert. Beispielsweise wird eine Teilgruppe der in einem Plasma aus dem Vorläufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert.
  • Beispielsweise wurden die Dotierstoffe vom n-Typ und p-Typ hauptsachlich in dem Substrat verbleiben und wahrend eines Temperprozesses oder eines Gateisolatormaterialaufwachsprozesses innerhalb des Substrats diffundieren. Zusatzlich konnten die Dotierstoffe vom n-Typ und p-Typ beim Tempern oder beim Gateisolatormaterialaufwachsprozess auch in das Gateisolatormaterial segregieren. Der rauschen-reduzierende Dotierstoff wird jedoch hauptsächlich an der Grenzflache zwischen dem Gateisolator und dem Substrat sowie in dem Gateisolator absorbiert.
  • 1E veranschaulicht ein gegendotiertes Substrat 108 nach dem Entfernen der in 1 gezeigten Screen-Oxidschicht 104. Beispielsweise erfolgt wahrend dieses Stadiums der Fabrikation eine Temperung von Kristallschaden. Die Temperzeit und -temperatur hangen von den gewunschten Charakteristiken des hergestellten Halbleiterbauelements ab. Beispielsweise kann das Tempern von Kristallschäden durch RTA oder ein Lasertempern erfolgen. Beispielsweise weist der Temperprozess Temperaturen im Bereich von etwa 950°C bis etwa 1200°C fur eine Dauer von etwa 10 Millisekunden bis 60 Sekunden auf. Alternativ kann die Dauer etwa 10 Millisekunden bis etwa 1 Sekunde betragen. Beispielsweise kann die Dauer etwa 1 Sekunde bis etwa 60 Sekunden betragen.
  • 1F veranschaulicht den in 1E gezeigten, teilweise fertiggestellten Halbleiterwafer 100 mit einer nach dem thermischen Tempern ausgebildeten Gateisolatorschicht 110. Nach der Ausbildung der Gateisolatorschicht 110 wird uber der Gateisolatorschicht 110 ein nichtgezeigter Gatestapel ausgebildet.
  • Die 2A bis 2F zeigen Querschnittsansichten eines teilweise fertiggestellten Halbleiterwafers 200 mit einer Stegstruktur bei verschiedenen Fabrikationsstadien zur Veranschaulichung eines Verfahrens zum Herstellen eines Halbleiterbauelements gemaß einem zweiten Ausfuhrungsbeispiel der Erfindung. 2A veranschaulicht eine Querschnittsansicht durch den teilweise fertiggestellten Halbleiterwafer 200 mit einem Siliziumsteg 204.
  • 2B veranschaulicht eine Querschnittsansicht des Halbleiterwafers 200 in 2A mit einer auf dem Substrat 202 abgeschiedenen Screen-Oxidschicht 206.
  • 2C veranschaulicht eine erste Dotierung des in 2B gezeigten Siliziumstegs 204 unter Verwendung eines ersten rauschen-reduzierenden Dotierstoffs. Beispielsweise kann der verwendete erste rauschen-reduzierende Dotierstoff ein Dotierstoff vom n-Typ sein. Alternativ kann der verwendete erste rauschen-reduzierende Dotierstoff ein Dotierstoff vom p-Typ sein. Nach dem ersten Dotieren des Siliziumstegs 204 wird folglich der Siliziumsteg 204 je nach der Leitfahigkeit des ersten rauschen-reduzierenden Dotierstoffs in einen dotierten Siliziumsteg 208 vom n-Typ oder p-Typ transformiert. Beispielsweise ist die Tiefe der Spitzenkonzentration, bis zu der der nicht-rauschen-reduzierende Teil des ersten Dotierstoffs implantiert wird, verschieden im Vergleich zu der Tiefe der Spitzenkonzentration, zu der der nicht-rauschen-reduzierende Teil des zweiten Dotierstoffs implantiert wird. Dies gestattet die Ausbildung von Bauelementen mit vergrabenem Kanal. Solche wie erwähnt ausgebildeten Bauelemente mit vergrabenem Kanal besitzen im Vergleich zu einem Bauelement mit Oberflachenkanal einen geringeren Rauschbeitrag. Dies ist in erster Linie auf den großeren Abstand der Kanaltrager von der Gateisolator-Substrat-Grenzflache zurückzufuhren.
  • Beispielsweise ist die Tiefe der Spitzenkonzentration, in die der nicht-rauschen-reduzierende Teil des ersten Dotierstoffs implantiert wird, die gleiche wie die Tiefe der Spitzenkonzentration des nicht-rauschen-reduzierenden Teils des zweiten Dotierstoffs. Dadurch wird die elektrische Leitfahigkeit des Halbleiters nicht geandert, wahrend eine gewisse Dosis an rauschen-reduzierenden Dotierstoffen eingeführt wird.
  • Beispielsweise konnen die verwendeten Dotierstoffe aus einem oder mehreren von Materialien wie etwa AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3 und ihren in einem Plasma erzeugten assoziierten Ionen sein. Beispielsweise wird ein positives einfach geladenes BF2 +-Ion als Dotierstoff verwendet, gefolgt von einem Dotierstoff vom n-Typ, der einen rauschen-reduzierenden Dotierstoff enthalt wie etwa eines der aus PF5- oder PF3-Gas in einer Plasmaentladung erzeugten assoziierten Ionen. Die fur die Implantation verwendeten Ionen sind nicht auf positive geladene Ionen beschränkt, sondern können auch negativ geladen sein.
  • Beispielsweise konnen die Dotierstoffe vom n-Typ und p-Typ zusammen wahrend eines Implantationsschritts implantiert werden. Beispielsweise wird der Dotierstoff vom n-Typ vor den Dotierstoffen vom p-Typ implantiert. Alternativ wird der Dotierstoff vom n-Typ nach den Dotierstoffen vom p-Typ implantiert.
  • Beispielsweise werden mehrere, in einem Plasma aus dem Vorlaufergas (z. B. AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3) erzeugten verschiedenen Arten von Ionen zusammen wahrend eines Implantationsschritts in das teilweise fertiggestellte Halbleiterbauelement implantiert. Beispielsweise wird nur eine Spezies der in dem Plasma aus dem Vorlaufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert. Zum Beispiel wird eine Teilgruppe der in einem Plasma aus dem Vorlaufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert.
  • Beispielsweise wurden die Dotierstoffe vom n-Typ und p-Typ hauptsachlich in dem Substrat verbleiben und wahrend eines Temperprozesses oder eines Gateisolatoraufwachsens innerhalb des Substrats diffundieren. Zusatzlich konnten die Dotierstoffe vom n-Typ und p-Typ beim Tempern oder beim Gateisolatoraufwachsen auch in den Gateisolator segregieren. Der rauschen-reduzierende Dotierstoff wird jedoch hauptsachlich an der Grenzflache zwischen dem Gateisolator und dem Substrat sowie in dem Gateisolator absorbiert.
  • 2D veranschaulicht eine zweite Dotierung des in 2C gezeigten dotierten Siliziumstegs 208 vom n-Typ oder p-Typ unter Verwendung eines zweiten rauschen-reduzierenden Dotierstoffs. Der verwendete zweite rauschen-reduzierende Dotierstoff enthalt ein Material vom entgegengesetzten Leitfahigkeitstyp (wie etwa vom n-Typ, wenn die erste Dotierung den p-Typ verwendete, und umgekehrt) zu dem des ersten rauschen-reduzierenden Dotierstoffs. Beispielsweise enthält der zweite rauschen-reduzierende Dotierstoff einen Dotierstoff vom p-Typ, wenn der erste rauschen-reduzierende Dotierstoff ein Dotierstoff vom n-Typ ist. Alternativ enthält der zweite rauschen-reduzierende Dotierstoff einen Dotierstoff vom n-Typ, wenn der erste rauschen-reduzierende Dotierstoff ein Dotierstoff vom p-Typ ist. Nach dem zweiten Dotieren wird dementsprechend der dotierte Siliziumsteg 208 vom n-Typ oder p-Typ in einen gegendotierten Siliziumsteg 210 transformiert.
  • Beispielsweise erfolgen die erste Dotierung und die zweite Dotierung unter Verwendung einer Dual-Modus- oder Quad-Modus-Operation. Eine Dual-Modus-Operation enthalt einen Implantationsmodus mit zwei an dem Siliziumsteg 210 ausgefuhrten getrennten Implantationen durch Drehen des Siliziumstegs 210 um 180° um seine vertikale Achse nach jeder Implantationsperiode. Eine Quad-Modus-Operation beinhaltet einen Implantationsmodus mit Perioden von vier am Siliziumsteg 210 ausgefuhrten getrennten Implantationen durch Drehen des Siliziumstegs 210 um 90° um seine vertikale Achse nach jeder Implantationsperiode. Die Implantation wird durchgefuhrt, indem ein Ionenstrahl mit einem Material mit Dotierstoff vom n-Typ, einem Dotierstoff vom p-Typ und einen rauschen-reduzierenden Dotierstoff verwendet wird. Das oben beschriebene Verfahren des Drehens des Halbleiterwafers 200 in einem Dual-Modus oder einem Quad-Modus wird verwendet, um sicherzustellen, dass in alle kanalbildenden Oberflachen von Siliziumstegen 102A–D der Dotierstoff gleichmaßig implantiert worden ist.
  • 2E veranschaulicht einen gegendotierten Siliziumsteg 210 nach dem Entfernen der in 2D gezeigten Screen-Oxidschicht 206. Beispielsweise wird an dem Substrat wahrend dieses Stadiums der Fabrikation ein Tempern von Kristallschaden durchgefuhrt.
  • Beispielsweise kann nach dem oben durchgeführten Tempern von Kristallschäden ein Tempern mit Wasserstoff (H2) oder Deuterium (D2) erfolgen. Beispielsweise liegt die Tempertemperatur im Bereich von etwa 700°C bis 900°C fur etwa 1 bis 10 Minuten. Nach dem durchgeführten H2- oder D2-Tempern wird ein Eintauchen in nasses HF verwendet gefolgt von einer Reinigung unter Verwendung von Ammoniak-Wasserstoffperoxid-Wasser (NH4OH, H2O2 und H2O) mit niedrigerem Alkaligehalt. Nach dem Reinigungsschritt kann eine weitere HF-Dampfreinigung angewendet werden, um natives Oxid schlechter Qualität zu entfernen, das schnell auf der Oberflache des Substrats wachst. Beispielsweise erfolgt diese HF-Dampfreinigung in der gleichen Kammer, wo das Gateisolatoraufwachsen durchgeführt wird.
  • 2F veranschaulicht das Aufwachsen einer Gateisolatorschicht 212 nach dem thermischen Temperprozess, der an dem in 2E gezeigten, teilweise fertiggestellten Halbleiterwafer 200 durchgefuhrt wird. Nach dem thermischen Tempern wird ein nichtgezeigter Gatestapel uber der Gateisolatorschicht 212 ausgebildet. Beispielsweise erfolgt eine Polysiliziumvordotierungsimplantation, nachdem das Gateelektrodenmaterial (oder ein Teil davon) abgeschieden ist. Beispielsweise erfolgt die Gatepolyvordotierung unter Verwendung von Verbindungsdotierstoffen, die rauschen-reduzierende Spezies enthalten. Beispielsweise erfolgt eine weitere Implantation eines Implantationsstoffs vom n-Typ/p-Typ uber dem Steg 210, um ein nichtgezeigtes Erweiterungsgebiet auszubilden, gefolgt von einer geneigten Implantation vom p-Typ/n-Typ, die ein nichtgezeigtes Halo-Gebiet innerhalb des Stegs 210 bildet. Beispielsweise werden das Erweiterungsgebiet und das Halo-Gebiet, wie oben erwahnt ausgebildet, in Stegstrukturen ausgebildet, die in 2F gezeigt sind. Beispielsweise werden fur die Erweiterung und die Halo-Implantierung Verbunddotierstoffe verwendet, die rauschen-reduzierende Spezies enthalten.
  • Die 3A bis 3C zeigen Querschnittsansichten eines teilweise fertiggestellten Halbleitersubstrats mit einer Dreifachmuldenstruktur in verschiedenen Fabrikationsstadien zur Veranschaulichung eines Verfahrens zum Herstellen eines Halbleiterbauelements gemaß einem dritten Ausfuhrungsbeispiel der Erfindung. 3A veranschaulicht eine Querschnittsansicht eines teilweise fertiggestellten Halbleiterwafers 300 mit einer von dem Substrat 302 getragenen Screen-Oxidschicht 304, worin ein rauschen-reduzierender Dotierstoff vom n-Typ implantiert wird, gemäß dem dritten Ausfuhrungsbeispiel der Erfindung.
  • 3B veranschaulicht eine Querschnittsansicht des in 3A gezeigten, teilweise fertiggestellten Halbleiterwafers 300 mit einer durch die Implantation des rauschen-reduzierenden Dotierstoffs vom n-Typ uber einen Abschnitt der Oberflache der Screen-Oxidschicht 304 ausgebildeten n-Mulde 306. 3B zeigt auch die Implantation eines rauschen-reduzierenden Dotierstoffs vom p-Typ uber der Oberflache der Screen-Oxidschicht 304, was dem Gebiet der n-Mulde 306 innerhalb des teilweise fertiggestellten Halbleiterwafers 300 entspricht. Beispielsweise kann zusatzlich ein n-Band am Boden der n-Mulde unter Verwendung einer hochenergetischen Implantation eines Ions vom n-Typ wie etwa Phosphor zusammen mit einem rauschen-reduzierenden Dotierstoffion wie etwa Fluor ausgebildet werden. Der Vorteil einer hochenergetischen Implantation besteht darin, dass die Kristallschaden tiefer im Substrat liegen.
  • Beispielsweise kann das n-Band ausgebildet werden, um einen niederohmigen Weg in der n-Mulde bereitzustellen, damit der Latch-up-Effekt unterdruckt wird, der durch parasitare Bipolartransistoren und Thyristoren verursacht wird, die von allen den verwendeten Mulden ausgebildet werden, und auch durch PMOS mit nahegelegenen NMOS-Transistoren. Beispielsweise kann das n-Band ausgebildet werden, um für die Unterdruckung der Substratkopplung zu sorgen, indem in dem Substrat eine niederohmige Abschirmung bereitgestellt wird.
  • 3C veranschaulicht eine Querschnittsansicht des in 3B gezeigten teilweise fertiggestellten Halbleiterwafers 300 mit einer innerhalb der n-Mulde 306 ausgebildeten p-Mulde 308 gemaß dem dritten Ausfuhrungsbeispiel der Erfindung.
  • Die 4A bis 4D zeigen Querschnittsansichten eines teilweise fertiggestellten Halbleitersubstrats mit einer Erweiterungs- und Halo-Struktur in verschiedenen Fabrikationsstadien zur Veranschaulichung eines Verfahrens zum Herstellen eines Halbleiterbauelements gemaß einem vierten Ausfuhrungsbeispiel der Erfindung. 4A veranschaulicht eine Querschnittsansicht eines teilweise fertiggestellten Halbleiterwafers 400 mit einem Substrat 402, einer flachen Grabenisolation 404 und 406, einem Gateisolator 408, einem Gatestapel 410. Außerdem zeigt 4A einen rauschen-reduzierenden Dotierstoff vom n-Typ oder p-Typ, der in den teilweise fertiggestellten Halbleiterwafer 400 implantiert wird.
  • 4B veranschaulicht eine Querschnittsansicht des in 4A gezeigten, teilweise fertiggestellten Halbleiterwafers 400 mit Erweiterungsgebieten 412 und 414 gemaß dem vierten Ausfuhrungsbeispiel der Erfindung. Die Erweiterungsgebiete 412 und 414 werden durch die Implantation eines rauschen-reduzierenden Dotierstoffs vom p-Typ oder n-Typ in den Halbleiterwafer 400 ausgebildet.
  • 4C veranschaulicht einen in 4B gezeigten, teilweise fertiggestellten Halbleiterwafer 400 mit innerhalb des Substrats 402 unter Verwendung einer geneigten Implantation ausgebildeten Halo-Gebieten 416 und 418. Beispielsweise ist eine Halo-Implantation eine Implantation unter einem Neigungswinkel, die verwendet wird, um in einem MOSFET ein ungleichformiges Kanaldotierungsprofil herzustellen. Eine Halo-Implantation gestattet eine bessere Steuerung des Kurzkanaleffekts. Außerdem sind in 4C Abstandshalter 420 und 422 gezeigt, die auf beiden Seiten des Gatestapels 410 ausgebildet sind. Beispielsweise werden ein Dotierstoff vom p-Typ oder n-Typ einschließlich rauschen-reduzierender Dotierstoffe fur die Halo-Implantierung verwendet.
  • Bei den fur die Erweiterungs- und Halo-Implantierung verwendeten Dotierstoffen kann es sich z. B. um eines oder mehrere der Vorlaufermaterialien wie etwa AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3 und ihre in einem Plasma erzeugten assoziierten Ionen handeln. Beispielsweise wird das BF2 +-Ion als ein Dotierstoff verwendet, gefolgt von einem Dotierstoff vom n-Typ, der einen rauschen-reduzierenden Dotierstoff enthalt wie eines der aus PF5- oder PF3-Vorläufergas in einer Plasmaentladung erzeugten assoziierten Ionen. Die Ionen, die fur die Implantation verwendet werden können, sind nicht auf positiv geladene Ionen begrenzt, sondern konnen auch negativ geladene sein.
  • 4D veranschaulicht eine Querschnittsansicht des teilweise fertiggestellten Halbleiterwafers 400, die jeweils durch die Implantation von Source-/Drain-Implantierungen ausgebildete Drain- und Sourcegebiete 424 und 426 zeigt. Beispielsweise werden einen Dotierstoff vom p-Typ oder n-Typ enthaltende rauschen-reduzierende Dotierstoffe fur die Source-/Drain-Implantierung verwendet. Beispielsweise kann es sich bei den Dotierstoffen um eines oder mehrere von Materialien wie etwa AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3 und ihre in einem Plasma erzeugten assoziierten Ionen handeln. Beispielsweise kann einer der zuvor erwahnten Dotierstoffe als ein erster Dotierstoff verwendet werden, um eine Voramorphisierung durchzufuhren, was die Ausbildung von flachen Übergangen gestattet, gefolgt von einem zweiten Dotierstoff zum Ausbilden der Source- und Drain-Ubergänge.
  • Beispielsweise kann das Implantieren des ersten Dotierstoffs und/oder des zweiten Dotierstoffs wie oben beschrieben wahrend mindestens einer Zeitspanne durchgeführt werden, ausgewahlt aus der Gruppe bestehend aus
    • (a) nach dem Ausbilden eines Substrats, aber vor dem Ausbilden eines Gateisolatormaterials,
    • (b) nach dem Ausbilden einer Siliziumoxidschicht, die Teil des Gateisolators ist, aber vor dem Ausbilden weiterer Teile des Gateisolatormaterialstapels,
    • (c) nach dem Ausbilden des vollen Gateisolatormaterialstapels, aber vor dem Ausbilden eines Gateelektrodenmaterials,
    • (d) nach dem Ausbilden eines Abschnitts des Gateelektrodenmaterialstapels, aber vor dem Fertigstellen des Gateelektrodenmaterialstapels,
    • (e) nach dem Ausbilden eines Gateelektrodenmaterialstapels, aber vor dem Ausbilden der Gatestruktur,
    • (f) nach dem Ausbilden der Gatestruktur, aber vor dem Ausbilden der Gateseitenwandabstandshalter und
    • (g) nach dem Ausbilden der Gateseitenwandabstandshalter.
  • Der erste Dotierstoff kann zu jeder Zeit in dem Herstellungsprozess implantiert werden. Auch der zweite Dotierstoff kann zu jeder Zeit im Herstellungsprozess implantiert werden. Der erste Dotierstoff kann zur gleichen Zeit wie der zweite Dotierstoff implantiert werden. Der erste Dotierstoff kann vor dem zweiten Dotierstoff implantiert werden. Der erste Dotierstoff kann nach dem zweiten Dotierstoff implantiert werden.
  • 5 veranschaulicht ein Flussdiagramm, das ein Verfahren 500 zur Herstellung eines Halbleiterwafers mit einer Siliziumschicht durch Gegendotieren des Halbleiterwafers unter Verwendung von rauschen-reduzierenden Dotierstoffen vom n-Typ und/oder p-Typ zeigt.
  • Bei 502 beinhaltet das Verfahren 500 das Ausbilden eines Substrats mit einer Siliziumschicht. Beispielsweise ist die Siliziumschicht eine Schicht aus einkristallinem Silizium. Beispielsweise beinhaltet das Ausbilden des Substrats das Aufwachsen einer Screen-Oxidschicht 104 uber der Siliziumoberflache vor einem Dotierstoffimplantationsprozess, der gemaß dem in 1B gezeigten Prozess durchgeführt wird. Beispielsweise liefert die Screen-Oxidschicht 104 einen Schutz vor unbeabsichtigten metallischen Anstoßverunreinigungen (wie etwa Eisen (Fe) und Nickel (Ni)), die von dem Ionenimplantierer empfangen werden. Beispielsweise kann die Dicke der Screen-Oxidschicht 104 im Bereich von etwa 1 nm bis etwa 15 nm liegen.
  • Bei 504 beinhaltet das Verfahren 500 das Implantieren der Siliziumschicht unter Verwendung eines ersten Dotierstoffmaterials mit einem ersten Leitfähigkeitstyp und einschließlich einer ersten rauschen-reduzierenden Spezies, die eine von Fluor, Chlor, Deuterium und Wasserstoff enthalten kann. Beispielsweise ist der erste Dotierstoff ein Material vom n-Typ, und bei anderen Ausfuhrungsformen ist er ein Material vom p-Typ. Beispielsweise enthalt der erste Dotierstoff eines oder mehrere von Materialien wie etwa AsF3, AsE5, PF3, PF5, SbF3, SbE5, BF3 oder BCl3 und ihre in einem Plasma erzeugten assoziierten Ionen. Beispielsweisefehlt dem ersten Dotierstoff das einfach positiv geladene Ion BF2 +.
  • Beispielsweisefehlt dem ersten Dotierstoff ein BF2-Ion. Beispielsweisefehlt dem ersten Dotierstoff das Ion BF+. Beispielsweise fehlt dem ersten Dotierstoff ein BF-Ion. Beispielsweisefehlt dem ersten Dotierstoff ein einfach positiv geladenes BF3 +-Ion. Beispielsweisefehlt dem ersten Dotierstoff ein einfach negativ geladenes BF3 –-Ion. Beispielsweisefehlt dem ersten Dotierstoff ein BF3-Ion. Beispielsweise fehlt dem ersten Dotierstoff das Ion BCl+. Beispielsweise fehlt dem ersten Dotierstoff ein BCl-Ion. Beispielsweise fehlt dem ersten Dotierstoff das Ion BCl2 +. Beispielsweise fehlt dem ersten Dotierstoff ein BCl2-Ion. Beispielsweise fehlt dem ersten Dotierstoff das Element Bor.
  • Bei 506 beinhaltet das Verfahren 500 das Implantieren der Siliziumschicht unter Verwendung eines zweiten Dotierstoffmaterials mit einem zweiten Leitfähigkeitstyp (z. B. p-Typ, n-Typ). Der zweite Leitfähigkeitstyp hat eine entgegengesetzte Polarität zu dem ersten Leitfähigkeitstyp. Wenn beispielsweise die erste Implantation unter Verwendung eines Materials vom n-Typ durchgefuhrt wird, wird die zweite Implantation unter Verwendung eines Materials vom p-Typ durchgefuhrt und umgekehrt. Bei einer nicht beanspruchten Ausfuhrungsform fehlt dem zweiten Dotierstoff eine rauschen-reduzierende Spezies. Erfindungsgemaß enthalt das zweite Dotierstoffmaterial eine zweite rauschen-reduzierende Spezies, die beispielsweise Fluor, Chlor, Deuterium und Wasserstoff enthalten kann. Beispielsweise fehlt dem zweiten Dotierstoff das einfach positiv geladene Ion BF2 +. Beispielsweise fehlt dem zweiten Dotierstoff ein BF2-Ion. Beispielsweise fehlt dem zweiten Dotierstoff das Ion BF+. Beispielsweise fehlt dem zweiten Dotierstoff ein BF-Ion. Beispielsweise fehlt dem zweiten Dotierstoff ein einfach positiv geladenes BF3 +-Ion. Beispielsweise fehlt dem zweiten Dotierstoff ein einfach negativ geladenes BF3 –-Ion. Beispielsweise fehlt dem zweiten Dotierstoff ein BF3-Ion. Beispielsweise fehlt dem zweiten Dotierstoff das Ion BCl+. Beispielsweise fehlt dem zweiten Dotierstoff ein BCl-Ion. Beispielsweise fehlt dem zweiten Dotierstoff das Ion BCl2 +. Beispielsweise fehlt dem zweiten Dotierstoff ein BCl2-Ion. Beispielsweise enthalt der zweite Dotierstoff ein oder mehrere Materialien wie etwa AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3 und ihre in einem Plasma erzeugten assoziierten Ionen. Die Ionen, die fur die Implantation verwendet werden konnen, sind nicht auf positiv geladene Ionen begrenzt, sondern konnen auch negativ geladene sein.
  • Beispielsweise konnen die Dotierstoffe vom n-Typ und vom p-Typ zusammen wahrend eines Implantationsschritts implantiert werden. Beispielsweise wird der Dotierstoff vom n-Typ vor dem Dotierstoff vom p-Typ implantiert. Beispielsweise wird der Dotierstoff vom n-Typ nach dem Dotierstoff vom p-Typ implantiert.
  • Beispielsweise werden alle Arten von in einem Plasma aus dem Vorlaufergas erzeugten Ionen zusammen wahrend eines Implantationsschritts in das teilweise fertiggestellte Halbleiterbauelement implantiert. Alternativ wird nur eine Spezies der in dem Plasma aus dem Vorlaufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert. Beispielsweise wird eine Teilgruppe der in einem Plasma aus dem Vorlaufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert.
  • Gemäß einer nicht beanspruchten Ausführungsform, bei 504 und/oder 506, kann eine der beiden Implantationen, namlich die erste Implantation oder die zweite Implantation, unter Verwendung eines Materials durchgefuhrt werden, das keinen rauschen-reduzierenden Dotierstoff enthalt, während die andere Implantation einen rauschen-reduzierenden Dotierstoff enthalt.
  • Bei 504 und/oder 506 beinhaltet das Verfahren 500 z. B. weiterhin das Implantieren des ersten Dotierstoffs zu einer ersten Tiefe, die zu einer zweiten Tiefe, zu der der zweite Dotierstoff implantiert wird, verschieden ist. Dies gestattet die Ausbildung von Bauelementen mit vergrabenem Kanal. Solche wie erwahnt ausgebildeten Bauelemente mit vergrabenem Kanal besitzen im Vergleich zu einem Bauelement mit Oberflächenkanal einen niedrigeren Rauschbeitrag. Beispielsweiseist die Tiefe der Spitzenkonzentration, zu der der nicht-rauschen-reduzierende Teil des ersten Dotierstoffs implantiert wird, die gleiche wie die Tiefe der Spitzenkonzentration des nicht-rauschen-reduzierenden Teils des zweiten Dotierstoffs. Dadurch wird die elektrische Leitfahigkeit des Halbleiters nicht geandert, wahrend eine gewisse Dosis an rauschen-reduzierenden Dotierstoffen eingeführt wird.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosierung im Fall einer Schwellwertspannungsjustierimplantation oder einer Vergrabene-Kanal-Stoppimplantation höher als 1E13 Atome/cm2 gewahlt werden. Beispielsweise kann die Dosis der BF2-Schwellwertspannungsjustier- oder Vergrabene-Kanal-Stoppimplantation so gewahlt werden, dass sie hoher ist als eine von 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E,14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2. Beispielsweise ist die Gegendotierstoffdosis vom n-Typ so gewählt, dass sie hoher ist als eine von 1E12, 2E12, 3E12, 4E12, 5E12, 6E12, 7E12, 8E12, 9E12, 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 1/cm2, wenn die Dotierung vom n-Typ vor der Ausbildung des Gateisolators oder vor dem Durchfuhren des Gateisolatoraufwachsens durchgefuhrt wird.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne eine rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosierung so gewahlt werden, dass sie im Fall einer Muldenimplantation hoher ist als 2E13 Atome/cm2. Beispielsweise kann die Dosis der BF2-Muldenimplantation so gewahlt werden, dass sie hoher ist als eine von 2E13, 2,1E13, 2,2E13, 2,3E13, 2,4E13, 2,5E13, 2,6E13, 2,7E13, 2,8E13, 2,9E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2. Beispielsweise ist die Gegendotierstoffdosis vom n-Typ so gewahlt, dass sie hoher ist als eine von 1E12, 2E12, 3E12, 4E12, 5E12, 6E12, 7E12, 8E12, 9E12, 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 1/cm2, wenn die Dotierung vom n-Typ vor der Ausbildung des Gateisolators oder vor dem Durchfuhren des Gateisolatoraufwachsens durchgefuhrt wird.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosierung so gewahlt werden, dass sie hoher ist als 1E15 Atome/cm2 im Fall einer Gatepolysiliziumvordotierungsimplantation. Beispielsweise kann die Dosis der BF2-Gatepolysiliziumvordotierungsimplantation so gewahlt werden, dass sie hoher ist als eine von 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,4E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis, die höher ist als 1E13 1/cm2, wenn die Dotierung vom n-Typ nach dem Aufwachsen des Gateisolators durchgefuhrt wird.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosis so gewählt werden, dass sie hoher ist als 5E13 Atome/cm2 im Fall einer Erweiterungsimplantation. Beispielsweise kann die Dosis der BF2-Erweiterungsimplantation so gewahlt werden, dass sie hoher ist als eine von 5E13, 1E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis höher als 1E12 1/cm2.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosis so gewählt werden, dass sie hoher ist als 1E13 Atome/cm2 im Fall einer Halo-Implantation. Beispielsweise kann die Dosis der BF2-Halo-Implantation so gewahlt werden, dass sie hoher ist als eine von 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2, 9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis hoher als 1E12 1/cm2.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosis so gewählt werden, dass sie hoher ist als 1E15 Atome/cm2 im Fall einer Drain/Source-Implantation. Beispielsweise kann die Dosis der BF2-Drain/Source-Implantation so gewahlt werden, dass sie hoher ist als eine von 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,4E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 5,1E15, 5,2E15, 5,3E15, 5,4E15, 5,5E15, 5,6E15, 5,7E15, 5,8E15, 5,9E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis hoher als 1E12 1/cm2. Erfindungsgemaß ist beispielsweise BF2 mit einem anderen rauschen-reduzierenden Dotierstoff vom n-Typ wie etwa PF3, PF5, AsF3, AsF5, SbF3 und SbF5 und ihren in einem Plasma erzeugten assoziierten Ionen kombiniert.
  • Bei 508 beinhaltet das Verfahren das Ausbilden eines auf der Siliziumschicht angeordneten Gateisolators. Beispielsweise wird der Gateisolator vor dem Implantieren der Siliziumschicht unter Verwendung eines ersten rauschen-reduzierenden Dotierstoffs und/oder eines zweiten rauschen-reduzierenden Dotierstoffs ausgebildet.
  • Beispielsweise kann das Implantieren des ersten Dotierstoffs und/oder zweiten Dotierstoffs wie oben beschrieben durchgefuhrt werden wahrend mindestens einer Zeitspanne ausgewahlt aus der Gruppe bestehend aus
    • (a) nach dem Ausbilden eines Substrats, aber vor dem Ausbilden eines Gateisolatormaterials,
    • (b) nach dem Ausbilden einer Siliziumoxidschicht, die Teil des Gateisolators ist, aber vor dem Ausbilden weiterer Teile des Gateisolatormaterialstapels,
    • (c) nach dem Ausbilden des vollen Gateisolatormaterialstapels, aber vor dem Ausbilden eines Gateelektrodenmaterials,
    • (d) nach dem Ausbilden eines Abschnitts des Gateelektrodenmaterialstapels, aber vor dem Fertigstellen des Gateelektrodenmaterialstapels,
    • (e) nach dem Ausbilden eines Gateelektrodenmaterialstapels, aber vor dem Ausbilden der Gatestruktur,
    • (f) nach dem Ausbilden der Gatestruktur, aber vor dem Ausbilden der Gateseitenwandabstandshalter und
    • (g) nach dem Ausbilden der Gateseitenwandabstandshalter.
  • Beispielsweise werden der erste Dotierstoff und der Dotierstoff vom zweiten Typ in die gleiche, teilweise fertiggestellte Struktur implantiert. Beispielsweise ist die teilweise fertiggestellte Struktur, wo der erste Dotierstoff implantiert wird, von der teilweise fertiggestellten Struktur, wo der zweite Dotierstoff implantiert wird, verschieden. Somit kann im Allgemeinen das Implantieren des ersten Dotierstoffs und des zweiten Dotierstoffs uber verschiedene, teilweise fertiggestellte Strukturen des Halbleiterbauelements verteilt oder gestreut werden, wobei die entsprechende Dosierung fur die Rauschreduktion in dem vollstandig fertiggestellten Bauelement aufsummiert wird.
  • Beispielsweise kann die Gegendotierung dadurch praktiziert werden, dass ein Ion von PF5 in das Polysiliziumgatematerial von NMOS- und PMOS-Bauelementen nach der Polysiliziumgatematerialabscheidung implantiert und das PMOS-Gate spater mit einem BF2-Ion gegendotiert wird. Alternativ kann die Gegendotierung nach dem Atzen des Gateelektrodenmaterials durchgeführt werden, und ein erster Dotierstoff kann vor dem Ausbilden der Abstandshalter implantiert werden und könnte auf die Gatestapel- und Halo-Gebiete angewendet werden (siehe 4A bis 4C), und der zweite Dotierstoff wird in dem Gatestapel und in das Drain- und Sourcegebiet (4D) nach dem Ausbilden der Abstandshalter implantiert. Beispielsweise konnen die D/S-Gebiete eines PMOS mit einem Ion von AsE5 oder SbF5 voramorphisiert und spater mit BF2 gegendotiert werden.
  • Bei 510 beinhaltet das Verfahren das Ausbilden eines auf dem Gateisolator angeordneten Gatestapels.
  • 6 veranschaulicht ein Flussdiagramm, das ein Verfahren 600 zur Herstellung eines Halbleiterwafers mit mehreren Stegen durch Gegendotieren des Halbleiterwafers unter Verwendung von rauschen-reduzierenden Dotierstoffen vom n-Typ und/oder p-Typ zeigt.
  • Bei 602 beinhaltet das Verfahren 600 das Ausbilden mehrerer von einem Halbleiterwafer getragener Stege. Beispielsweise werden die Lange, Hohe und Breite jedes der Stege durch die Charakteristiken des Bauelements bestimmt, das hergestellt wird. Bei 604 beinhaltet das Verfahren 600 beispielsweise das Ausbilden einer Screen-Oxidschicht auf den mehreren Stegen.
  • Bei 604 beinhaltet das Verfahren 600 das Implantieren eines ersten Dotierstoffs mit einem ersten Leitfähigkeitstyp und mit einer ersten rauschen-reduzierenden Spezies wie etwa Fluor, Chlor, Deuterium und Wasserstoff in die mehreren Stege. Beispielsweiseist der erste Dotierstoff ein Material vom n-Typ, und bei anderen Ausfuhrungsformen ist er ein Material vom p-Typ. Beispielsweise enthalt der erste Dotierstoff eines oder mehrere von Materialien wie etwa AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3 und ihre in einem Plasma erzeugten assoziierten Ionen. Beispielsweisefehlt dem ersten Dotierstoff das einfach positiv geladene Ion BF2 +. Beispielsweise fehlt dem ersten Dotierstoff ein BF2-Ion. Beispielsweise fehlt dem ersten Dotierstoff das Ion BF+. Beispielsweise fehlt dem ersten Dotierstoff ein BF-Ion. Beispielsweise fehlt dem ersten Dotierstoff ein einfach positiv geladenes BF3 +-Ion. Beispielsweise fehlt dem ersten Dotierstoff ein einfach negativ geladenes BF3 –-Ion. Beispielsweise fehlt dem ersten Dotierstoff ein BF3-Ion. Beispielsweise fehlt dem ersten Dotierstoff das Ion BCl+. Beispielsweise fehlt dem ersten Dotierstoff ein BCl-Ion. Beispielsweise fehlt dem ersten Dotierstoff das Ion BCl2 +. Beispielsweise fehlt dem ersten Dotierstoff ein BCl2-Ion. Beispielsweise fehlt dem ersten Dotierstoff das Element Bor.
  • Bei 606 beinhaltet das Verfahren 600 das Implantieren eines zweiten Dotierstoffs mit einem zweiten Leitfähigkeitstyp in die mehreren Stege. Der zweite Leitfahigkeitstyp hat eine entgegengesetzte Polarität zu dem ersten Leitfähigkeitstyp. Wenn beispielsweise die erste Implantation unter Verwendung eines Materials vom n-Typ durchgefuhrt wird, wird die zweite Implantation unter Verwendung eines Materials vom p-Typ durchgefuhrt und umgekehrt. Bei einigen nicht beanspruchten Ausfuhrungsformen fehlt dem zweiten Dotierstoff eine rauschen-reduzierende Spezies. Erfindungsgemaß enthält das zweite Dotierstoffmaterial eine zweite rauschen-reduzierende Spezies, die beispielsweise Fluor, Chlor, Deuterium und Wasserstoff enthalten kann. Beispielsweise fehlt dem zweiten Dotierstoff das einfach positiv geladene Ion BF2 +. Beispielsweise fehlt dem zweiten Dotierstoff ein BF2-Ion. Beispielsweise fehlt dem zweiten Dotierstoff das Ion BF+. Beispielsweise fehlt dem zweiten Dotierstoff ein BF-Ion. Beispielsweise fehlt dem zweiten Dotierstoff ein einfach positiv geladenes BF3 +-Ion. Beispielsweise fehlt dem zweiten Dotierstoff ein einfach negativ geladenes BF3 –-Ion. Beispielsweise fehlt dem zweiten Dotierstoff ein BF3-Ion. Beispielsweise fehlt dem zweiten Dotierstoff das Ion BCl+. Beispielsweise fehlt dem zweiten Dotierstoff ein BCl-Ion. Beispielsweise fehlt dem zweiten Dotierstoff das Ion BCl2 +. Beispielsweise fehlt dem zweiten Dotierstoff ein BCl2-Ion. Beispielsweise enthalt der zweite Dotierstoff ein oder mehrere Materialien wie etwa AsF3, AsF5, PF3, PF5, SbF3, SbF5, BF3 oder BCl3 und ihre in einem Plasma erzeugten assoziierten Ionen. Die Ionen, die fur die Implantation verwendet werden konnen, sind nicht auf positiv geladene Ionen begrenzt, sondern können auch negativ geladene sein.
  • Beispielsweise können die Dotierstoffe vom n-Typ und vom p-Typ zusammen wahrend eines Implantationsschritts implantiert werden. Alternativ wird der Dotierstoff vom n-Typ vor dem Dotierstoff vom p-Typ implantiert. Alternativ wird der Dotierstoff vom n-Typ nach dem Dotierstoff vom p-Typ implantiert.
  • Beispielsweise werden alle Arten von in einem Plasma aus dem Vorlaufergas erzeugten Ionen zusammen während eines Implantationsschritts in das teilweise fertiggestellte Halbleiterbauelement implantiert. Beispielsweise wird nur eine Spezies der in dem Plasma aus dem Vorlaufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert. Beispielsweise wird eine Teilgruppe der in einem Plasma aus dem Vorlaufergas erzeugten Ionen in das teilweise fertiggestellte Halbleiterbauelement implantiert.
  • Gemaß einer nicht beanspruchten Ausführungsform, bei 604 oder 606, wird eine der beiden Implantationen, namlich die erste Implantation oder die zweite Implantation, unter Verwendung eines Materials durchgefuhrt, das keinen rauschen-reduzierenden Dotierstoff enthalt, wahrend die andere Implantation einen rauschen-reduzierenden Dotierstoff enthalt.
  • Bei 604 und 606 beinhaltet z. B. das Verfahren 600 weiterhin das Implantieren des ersten Dotierstoffs zu einer ersten Tiefe, die zu einer zweiten Tiefe, zu der der zweite Dotierstoff implantiert wird, verschieden ist. Dies gestattet die Ausbildung von Bauelementen mit vergrabenem Kanal. Solche wie erwähnt ausgebildeten Bauelemente mit vergrabenem Kanal besitzen im Vergleich zu einem Bauelement mit Oberflächenkanal einen niedrigeren Rauschbeitrag. Beispielsweise ist die Tiefe der Spitzenkonzentration, zu der der nicht-rauschen-reduzierende Teil des ersten Dotierstoffs implantiert wird, die gleiche wie die Tiefe der Spitzenkonzentration des nicht-rauschen-reduzierenden Teils des zweiten Dotierstoffs. Dadurch wird die elektrische Leitfahigkeit des Halbleiters nicht geandert, wahrend eine gewisse Dosis an rauschen-reduzierenden Dotierstoffen eingefuhrt wird. Bei 608 beinhaltet das Verfahren 600 z. B. das Beseitigen der Screen-Oxidschicht von den mehreren Stegen.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosierung im Fall einer Schwellwertspannungsjustierimplantation oder einer Vergrabene-Kanal-Stoppimplantation hoher als 1E13 Atome/cm2 gewahlt werden. Beispielsweise kann die Dosis der BF2-Schwellwertspannungsjustier- oder Vergrabene-Kanal-Stoppimplantation so gewählt werden, dass sie hoher ist als eine von 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2. Beispielsweise ist die Gegendotierstoffdosis vom n-Typ so gewählt, dass sie hoher ist als eine von 1E12, 2E12, 3E12, 4E12, 5E12, 6E12, 7E12, 8E12, 9E12, 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 1/cm2, wenn die Dotierung vom n-Typ vor der Ausbildung des Gateisolators oder vor dem Durchfuhren des Gateisolatoraufwachsens durchgefuhrt wird.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne eine rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosierung so gewahlt werden, dass sie im Fall einer Muldenimplantation höher ist als 2E13 Atome/cm2. Beispielsweise kann die Dosis der BF2-Muldenimplantation so gewahlt werden, dass sie höher ist als eine von 2E13, 2,1E13, 2,2E13, 2,3E13, 2,4E13, 2,5E13, 2,6E13, 2,7E13, 2,8E13, 2,9E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2. Beispielsweise ist die Gegendotierstoffdosis vom n-Typ so gewahlt, dass sie höher ist als eine von 1E12, 2E12, 3E12, 4E12, 5E12, 6E12, 7E12, 8E12, 9E12, 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 5,1E13, 5,2E13, 5,3E13, 5,4E13, 5,5E13, 5,6E13, 5,7E13, 5,8E13, 5,9E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 1/cm2, wenn die Dotierung vom n-Typ vor der Ausbildung des Gateisolators oder vor dem Durchfuhren des Gateisolatoraufwachsens durchgefuhrt wird.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosierung so gewahlt werden, dass sie hoher ist als 1E15 Atome/cm2 im Fall einer Gatepolysiliziumvordotierungsimplantation. Beispielsweise kann die Dosis der BF2-Gatepolysiliziumvordotierungsimplantation so gewahlt werden, dass sie hoher ist als eine von 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,4E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis, die höher ist als 1E13 1/cm2, wenn die Dotierung vom n-Typ nach dem Aufwachsen des Gateisolators durchgefuhrt wird.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosis so gewahlt werden, dass sie hoher ist als 5E13 Atome/cm2 im Fall einer Erweiterungsimplantation. Beispielsweise kann die Dosis der BF2-Erweiterungsimplantation so gewahlt werden, dass sie hoher ist als eine von 5E13, 1E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis höher als 1E12 1/cm2.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosis so gewählt werden, dass sie hoher ist als 1E13 Atome/cm2 im Fall einer Halo-Implantation. Beispielsweise kann die Dosis der BF2-Halo-Implantation so gewahlt werden, dass sie hoher ist als eine von 1E13, 1,1E13, 1,2E13, 1,3E13, 1,4E13, 1,5E13, 1,6E13, 1,7E13, 1,8E13, 1,9E13, 2E13, 3E13, 4E13, 5E13, 6E13, 7E13, 8E13, 9E13, 1E14, 1,1E14, 1,2E14, 1,3E14, 1,4E14, 1,5E14, 1,6E14, 1,7E14, 1,8E14, 1,9E14, 2E14, 3E14, 4E14, 4,1E14, 4,2E14, 4,3E14, 4,4E14, 4,4E15, 4,5E14, 4,6E14, 4,7E14, 4,8E14, 4,9E14, 5E14, 5,1E14, 5,2E14, 5,3E14, 5,4E14, 5,5E14, 5,6E14, 5,7E14, 5,8E14, 5,9E14, 6E14, 7E14, 8E14, 9E14, 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 3,1E15, 3,2E15, 3,3E15, 3,4E15, 3,5E15, 3,6E15, 3,7E15, 3,8E15, 3,9E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis hoher als 1E12 1/cm2.
  • Wenn gemaß einem nicht beanspruchten Verfahren BF2 + mit einem Dotierstoff vom n-Typ ohne rauschen-reduzierende Spezies gegendotiert ist, kann die BF2-Dosis so gewahlt werden, dass sie hoher ist als 1E15 Atome/cm2 im Fall einer Drain/Source-Implantation. Beispielsweise kann die Dosis der BF2-Drain/Source-Implantation so gewahlt werden, dass sie hoher ist als eine von 1E15, 2E15, 2,1E15, 2,2E15, 2,3E15, 2,4E15, 2,5E15, 2,6E15, 2,7E15, 2,8E15, 2,9E15, 3E15, 4E15, 4,1E15, 4,2E15, 4,3E15, 4,4E15, 4,5E15, 4,6E15, 4,7E15, 4,8E15, 4,9E15, 5E15, 5,1E15, 5,2E15, 5,3E15, 5,4E15, 5,5E15, 5,6E15, 5,7E15, 5,8E15, 5,9E15, 6E15, 7E15, 8E15, 9E15, 1E16 und 2E16 Atome/cm2 und ein Gegendotierstoff vom n-Typ mit einer Dosis hoher als 1E12 1/cm2. Erfindungsgemäß ist beispielsweise BF2 mit einem anderen rauschen-reduzierenden Dotierstoff vom n-Typ wie etwa PF3, PF5, AsF3, AsF5, SbF3 und SbF5 und ihren in einem Plasma erzeugten assoziierten Ionen kombiniert.
  • Bei 610 beinhaltet das Verfahren 600 das Ausbilden eines Gateisolators uber den mehreren Stegen. Beispielsweise wird der Gateisolator vor dem Implantieren der Siliziumschicht unter Verwendung eines ersten rauschen-reduzierenden Dotierstoffs und/oder eines zweiten rauschen-reduzierenden Dotierstoffs ausgebildet.
  • Bei 610 beinhaltet das Verfahren 600 das Ausbilden einer Gateelektrode uber der Gateisolatorschicht nach dem Implantieren der mehreren Stege unter Verwendung des ersten Dotierstoffs mit einer ersten rauschen-reduzierenden Spezies und des zweiten Dotierstoffs.
  • Beispielsweise kann das Implantieren des ersten Dotierstoffs und/oder zweiten Dotierstoffs ausgefuhrt werden während mindestens einer Zeitspanne ausgewahlt aus der Gruppe bestehend aus
    • (a) nach dem Ausbilden mindestens eines Stegs, aber vor dem Ausbilden eines Gateisolatormaterials,
    • (b) nach dem Ausbilden einer Siliziumoxidschicht, die Teil des Gateisolators ist, aber vor dem Ausbilden weiterer Teile des Gateisolatormaterialstapels,
    • (c) nach dem Ausbilden des vollen Gateisolatormaterialstapels, aber vor dem Ausbilden eines Gateelektrodenmaterials,
    • (d) nach dem Ausbilden eines Abschnitts des Gateelektrodenmaterialstapels, aber vor dem Fertigstellen des Gateelektrodenmaterialstapels,
    • (e) nach dem Ausbilden eines Gateelektrodenmaterialstapels, aber vor dem Ausbilden der Gatestruktur,
    • (f) nach dem Ausbilden der Gatestruktur, aber vor dem Ausbilden der Gateseitenwandabstandshalter und
    • (g) nach dem Ausbilden der Gateseitenwandabstandshalter.
  • Beispielsweise werden der erste Dotierstoff und der zweite Dotierstoff zu einer beliebigen Zeit wahrend dem Herstellungsprozess implantiert.
  • Beispielsweise werden der erste Dotierstoff und der zweite Dotierstoff in die gleiche, teilweise fertiggestellte Struktur implantiert. Beispielsweise ist die teilweise fertiggestellte Struktur, wo der erste Dotierstoff implantiert wird, von der teilweise fertiggestellten Struktur, wo der zweite Dotierstoff implantiert wird, verschieden. Somit kann im Allgemeinen das Implantieren des ersten Dotierstoffs und des zweiten Dotierstoffs über verschiedene, teilweise fertiggestellte Strukturen des Halbleiterbauelements verteilt oder gestreut werden, wobei die entsprechende Dosierung fur die Rauschreduktion in dem vollständig fertiggestellten Bauelement aufsummiert wird. Beispielsweise kann die Gegendotierung dadurch praktiziert werden, dass ein Ion von PF5 in das Polysiliziumgatematerial von NMOS- und PMOS-Bauelementen nach der Polysiliziumgatematerialabscheidung implantiert und das PMOS-Gate spater mit einem BF2-Ion gegendotiert wird. Beispielsweise kann die Gegendotierung nach dem Atzen des Gateelektrodenmaterials durchgefuhrt werden, und ein erster Dotierstoff kann vor dem Ausbilden der Abstandshalter implantiert werden und konnte auf die Gatestapel- und Halo-Gebiete angewendet werden (siehe 4A bis 4C), und der zweite Dotierstoff wird in den Gatestapel und in das Drain- und Sourcegebiet (4D) nach dem Ausbilden der Abstandshalter implantiert. Beispielsweise können die D/S-Gebiete eines PMOS mit einem Ion von AsF5 oder SbF5 voramorphisiert und spater mit BF2 gegendotiert werden.
  • Beispielsweise können die oben erwahnten Gegendotierungstechniken in Strukturen einschließlich einem planaren Volumen-CMOS-, einem planaren SOI-, einem FIN- oder einem MuGFET-Bauelement, in Volumen-CMOS- oder SOI-Technologie hergestellt, verwendet werden.
  • Es sei angemerkt, dass die hierin beschriebenen Verfahren nicht in der beschriebenen Reihenfolge oder in irgendeiner bestimmten Reihenfolge ausgefuhrt werden mussen, sofern nicht anderweitig angegeben ist, dass eine bestimmte Reihenfolge erforderlich ist. Sofern nichts anderes angegeben ist, können verschiedene bezüglich der hierin identifizierten Verfahren beschriebene Aktivitäten in wiederholender, simultaner, serieller oder paralleler Weise ausgefuhrt werden.

Claims (18)

  1. Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements, umfassend: Implantieren eines ersten Dotierstoffs in eine erste teilweise Fertigstellung des Bauelements, wobei der erste Dotierstoff eine erste rauschen-reduzierende Spezies umfasst, und Implantieren eines zweiten Dotierstoffs in eine zweite teilweise Fertigstellung des Bauelements, wobei der zweite Dotierstoff eine zweite rauschen-reduzierende Spezies umfasst, wobei der erste Dotierstoff und der zweite Dotierstoff von entgegengesetzten Leitfähigkeitstypen sind.
  2. Verfahren nach Anspruch 1, wobei der erste Dotierstoff und der zweite Dotierstoff zur gleichen Zeit implantiert werden.
  3. Verfahren nach Anspruch 1, wobei der erste Dotierstoff vor dem zweiten Dotierstoff implantiert wird.
  4. Verfahren nach Anspruch 1, wobei der erste Dotierstoff nach dem zweiten Dotierstoff implantiert wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der erste Dotierstoff zu einer ersten Tiefe implantiert wird und der zweite Dotierstoff zu einer zweiten Tiefe implantiert wird.
  6. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Spitzenkonzentration des nicht-rauschen-reduzierenden Abschnitts des ersten Dotierstoffs und des zweiten Dotierstoffs etwa in der gleichen Tiefe vorliegen.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die erste rauschen-reduzierende Spezies Fluor enthält.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei die erste rauschen-reduzierende Spezies Chlor enthält.
  9. Verfahren nach einem der Ansprüche 1 bis 6, wobei die erste rauschen-reduzierende Spezies Deuterium enthält.
  10. Verfahren nach einem der Ansprüche 1 bis 6, wobei die erste rauschen-reduzierende Spezies Wasserstoff enthält.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei der erste Dotierstoff ein Material vom n-Typ enthält und der zweite Dotierstoff ein Material vom p-Typ enthält.
  12. Verfahren nach einem der Ansprüche 1 bis 10, wobei der erste Dotierstoff ein Material vom p-Typ enthält und der zweite Dotierstoff ein Material vom n-Typ enthält.
  13. Verfahren nach einem der Ansprüche 1 bis 6, wobei der erste Dotierstoff ein Material enthält ausgewählt aus der Gruppe bestehend aus AsF3, AsF5, PF3, PF5, SbF3, SbF5 und ihren in einem Plasma erzeugten assoziierten Ionen.
  14. Verfahren nach einem der Ansprüche 1 bis 6, wobei der erste Dotierstoff ein Material enthält ausgewählt aus der Gruppe bestehend aus BF3, BCl3 und ihren in einem Plasma erzeugten assoziierten Ionen.
  15. Verfahren nach einem der Ansprüche 1 bis 14, wobei der erste Dotierstoff während mindestens einer Periode implantiert wird, ausgewählt aus der Gruppe bestehend aus (a) nach dem Ausbilden eines Substrats (402), aber vor dem Ausbilden eines Gateisolatormaterials (408), (b) nach dem Ausbilden einer Siliziumoxidschicht, die Teil des Gateisolators (408) ist, aber vor dem Ausbilden weiterer Teile des Gateisolatormaterialstapels (408), (c) nach dem Ausbilden des vollen Gateisolatormaterialstapels (408), aber vor dem Ausbilden eines Gateelektrodenmaterials, (d) nach dem Ausbilden eines Abschnitts des Gateelektrodenmaterialstapels, aber vor dem Fertigstellen des Gateelektrodenmaterialstapels, (e) nach dem Ausbilden eines Gateelektrodenmaterialstapels, aber vor dem Ausbilden der Gatestruktur (410), (f) nach dem Ausbilden der Gatestruktur (410), aber vor dem Ausbilden der Gateseitenwandabstandshalter (420; 422) und (g) nach dem Ausbilden der Gateseitenwandabstandshalter (420; 422).
  16. Verfahren nach einem der Ansprüche 1 bis 15, wobei der zweite Dotierstoff während mindestens einer Periode implantiert wird, ausgewählt aus der Gruppe bestehend aus (a) nach dem Ausbilden eines Substrats (402), aber vor dem Ausbilden eines Gateisolatormaterials (408), (b) nach dem Ausbilden einer Siliziumoxidschicht, die Teil des Gateisolators ist, aber vor dem Ausbilden weiterer Teile des Gateisolatormaterialstapels (408), (c) nach dem Ausbilden des vollen Gateisolatormaterialstapels (408), aber vor dem Ausbilden eines Gateelektrodenmaterials, (d) nach dem Ausbilden eines Abschnitts des Gateelektrodenmaterialstapels, aber vor dem Fertigstellen des Gateelektrodenmaterialstapels, (e) nach dem Ausbilden eines Gateelektrodenmaterialstapels, aber vor dem Ausbilden der Gatestruktur (410), (f) nach dem Ausbilden der Gatestruktur (410), aber vor dem Ausbilden der Gateseitenwandabstandshalter (420; 422) und (g) nach dem Ausbilden der Gateseitenwandabstandshalter (420; 422).
  17. Verfahren nach einem der Ansprüche 1 bis 16, wobei das Bauelement ein FinFET-Bauelement beinhaltet.
  18. Verfahren nach einem der Ansprüche 1 bis 17, wobei die erste teilweise Fertigstellung die gleiche ist wie die zweite teilweise Fertigstellung.
DE102008002647A 2007-06-29 2008-06-25 Verfahren zum Herstellen eines siliziumbasierten MOS-Halbleiterbauelements mit Rauschreduktion unter Verwendung von Gegendotierung Active DE102008002647B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/771,710 2007-06-29
US11/771,710 US7651920B2 (en) 2007-06-29 2007-06-29 Noise reduction in semiconductor device using counter-doping

Publications (2)

Publication Number Publication Date
DE102008002647A1 DE102008002647A1 (de) 2009-01-02
DE102008002647B4 true DE102008002647B4 (de) 2012-04-19

Family

ID=40076129

Family Applications (2)

Application Number Title Priority Date Filing Date
DE102008064728A Active DE102008064728B4 (de) 2007-06-29 2008-06-25 Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements
DE102008002647A Active DE102008002647B4 (de) 2007-06-29 2008-06-25 Verfahren zum Herstellen eines siliziumbasierten MOS-Halbleiterbauelements mit Rauschreduktion unter Verwendung von Gegendotierung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE102008064728A Active DE102008064728B4 (de) 2007-06-29 2008-06-25 Verfahren zum Herstellen eines siliziumbasierten Metalloxidhalbleiterbauelements

Country Status (3)

Country Link
US (2) US7651920B2 (de)
DE (2) DE102008064728B4 (de)
TW (1) TWI449111B (de)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2415890T3 (es) * 2005-09-09 2013-07-29 Zymogenetics, Inc. Procedimiento de preparación de proteínas triméricas
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
US8012862B2 (en) * 2007-11-22 2011-09-06 Panasonic Corporation Method for manufacturing semiconductor device using plasma doping
DE102008047127B4 (de) * 2008-05-30 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement
US8268729B2 (en) * 2008-08-21 2012-09-18 International Business Machines Corporation Smooth and vertical semiconductor fin structure
KR101107204B1 (ko) * 2008-12-29 2012-01-25 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101671188B1 (ko) * 2009-06-16 2016-11-01 주식회사 케이티 범용 가입자 식별 모듈 인증 방법 및 그 시스템
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US9171726B2 (en) * 2009-11-06 2015-10-27 Infineon Technologies Ag Low noise semiconductor devices
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8236659B2 (en) * 2010-06-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain feature profile for improving device performance and method of manufacturing same
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8513102B2 (en) * 2010-11-08 2013-08-20 Leonard Forbes Reduction of random telegraph signal (RTS) and 1/f noise in silicon MOS devices, circuits, and sensors
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
WO2012129454A2 (en) * 2011-03-24 2012-09-27 Advanced Technology Materials, Inc. Cluster ion implantation of arsenic and phosphorus
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9812291B2 (en) 2012-02-14 2017-11-07 Entegris, Inc. Alternate materials and mixtures to minimize phosphorus buildup in implant applications
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
JP6157809B2 (ja) * 2012-07-19 2017-07-05 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
WO2014120392A1 (en) * 2013-01-30 2014-08-07 Applied Materials, Inc. Methods for forming a molecular dopant monolayer on a substrate
US9245984B2 (en) * 2013-01-31 2016-01-26 Infineon Technologies Ag Reverse blocking semiconductor device, semiconductor device with local emitter efficiency modification and method of manufacturing a reverse blocking semiconductor device
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
MY180642A (en) * 2013-05-14 2020-12-04 Coriant Advanced Tech Llc Ultra-responsive phase shifters for depletion mode silicon modulators
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9553149B2 (en) * 2013-11-08 2017-01-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with a strained region and method of making
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
CN106571390B (zh) * 2015-10-13 2018-06-01 上海新昇半导体科技有限公司 半导体结构及其形成方法
US10026843B2 (en) 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
CN108573869B (zh) 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008000141A1 (de) * 2007-01-29 2008-08-07 Infineon Technologies Ag Rauscharmer Transistor und Verfahren zur Herstellung desselben

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889315A (en) * 1994-08-18 1999-03-30 National Semiconductor Corporation Semiconductor structure having two levels of buried regions
US6180470B1 (en) * 1996-12-19 2001-01-30 Lsi Logic Corporation FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements
JPH10199993A (ja) * 1997-01-07 1998-07-31 Mitsubishi Electric Corp 半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置
TW405155B (en) 1997-07-15 2000-09-11 Toshiba Corp Semiconductor device and its manufacture
JP3664939B2 (ja) * 2000-04-14 2005-06-29 富士通株式会社 Ｃｍｏｓイメージセンサ及びその製造方法
US7332737B2 (en) * 2004-06-22 2008-02-19 Micron Technology, Inc. Isolation trench geometry for image sensors
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008000141A1 (de) * 2007-01-29 2008-08-07 Infineon Technologies Ag Rauscharmer Transistor und Verfahren zur Herstellung desselben

Also Published As

Publication number Publication date
US7651920B2 (en) 2010-01-26
DE102008002647A1 (de) 2009-01-02
DE102008064728B4 (de) 2013-03-21
US20100099231A1 (en) 2010-04-22
TW200903661A (en) 2009-01-16
US7947562B2 (en) 2011-05-24
TWI449111B (zh) 2014-08-11
US20090004806A1 (en) 2009-01-01

Similar Documents

Publication Publication Date Title
DE102008002647B4 (de) Verfahren zum Herstellen eines siliziumbasierten MOS-Halbleiterbauelements mit Rauschreduktion unter Verwendung von Gegendotierung
DE102009006884B4 (de) Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
DE10296953B4 (de) Herstellungsverfahren für einen Doppelgatetransistor
DE102008026213B3 (de) Verfahren zur Durchlassstromerhöhung in Transistoren durch asymmetrische Amorphisierungsimplantation
DE102013007685B4 (de) Siliziumkarbid-halbleiterbauelement und verfahren zu dessen herstellung
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102008063427B4 (de) Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE112007002306B4 (de) Verspannter Feldeffekttransistor und Verfahren zu dessen Herstellung
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE69818183T2 (de) SOI-MOSFET und Verfahren zu dessen Herstellung
DE10255849B4 (de) Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung
DE102004042156B4 (de) Transistor mit asymmetrischem Source/Drain- und Halo- Implantationsgebiet und Verfahren zum Herstellen desselben
DE102008011932B4 (de) Verfahren zur Erhöhung der Eindringtiefe von Drain- und Sourceimplantationssorten für eine gegebene Gatehöhe
DE102005009023A1 (de) Gateelektrodenstruktur und Transistor mit asymmetrischen Abstandselementen und Verfahren zum Herstellen derselben
DE102006019921A1 (de) Transistor mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode und ein Verfahren zur Herstellung des Transistors
DE10025217A1 (de) Halbleitereinrichtung
DE102007004862B4 (de) Verfahren zur Herstellung von Si-Ge enthaltenden Drain/Source-Gebieten in Transistoren mit geringerem Si/Ge-Verlust
DE69836941T2 (de) Herstellungsverfahren für MOS-Struktur mit asymetrisch-dotiertem Kanal
WO2005098964A1 (de) Hochvolt-sperrschicht-feldeffekttransistor
DE102010037889A1 (de) Halbleitervorrichtungen und -verfahren
DE10214175A1 (de) Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
DE112010004205T5 (de) MOSFET mit hohem Betriebsstrom
DE102015107977B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE102016114913A1 (de) Leistungs-Mosfets und Verfahren zu deren Herrstellung
DE102004052581B4 (de) Verfahren zur Herstellung einer CMOS-Gatestruktur mit einem vordotierten Halbleitergatematerial

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
8172 Supplementary division/partition in:

Ref document number: 102008064728

Country of ref document: DE

Kind code of ref document: P

Q171 Divided out to:

Ref document number: 102008064728

Country of ref document: DE

Kind code of ref document: P

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R082 Change of representative

Representative=s name: ,

R020 Patent grant now final

Effective date: 20120720