TWI449111B - 利用補償摻雜之半導體裝置雜訊降低 - Google Patents

利用補償摻雜之半導體裝置雜訊降低 Download PDF

Info

Publication number
TWI449111B
TWI449111B TW097123616A TW97123616A TWI449111B TW I449111 B TWI449111 B TW I449111B TW 097123616 A TW097123616 A TW 097123616A TW 97123616 A TW97123616 A TW 97123616A TW I449111 B TWI449111 B TW I449111B
Authority
TW
Taiwan
Prior art keywords
dopant
forming
gate
type
noise reduction
Prior art date
Application number
TW097123616A
Other languages
English (en)
Other versions
TW200903661A (en
Inventor
Siprak Domagoj
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of TW200903661A publication Critical patent/TW200903661A/zh
Application granted granted Critical
Publication of TWI449111B publication Critical patent/TWI449111B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

利用補償摻雜之半導體裝置雜訊降低
在此所敘述的實施例係大體而言相關於半導體裝置，且特別地是，係相關於雜訊降低之半導體裝置的製造方法。
閃爍雜訊(Flicker noise)是MOSFET(metal oxide semiconductor field-effect transistor，金屬氧化物半導體場效電晶體)裝置於低頻時的主要雜訊來源，在信噪比(signal-to-noise ratio)因功率消耗而無法獲得改善之由電池驅動的電路中，的確有需要減少閃爍雜訊，此外，閃爍雜訊會讓具有低頻閃爍雜訊之RF電路的表現惡化，而在如混波器以及電壓控制振盪器的裝置中混合及轉化為高頻，一般而言，降低閃爍雜訊可以減少對於電力以及晶片區域的消耗。
接下來的詳細敘述係以用於利用舉例說明之方式而顯示本發明可以實施之特殊詳細內容及實施例的所附圖式做為參考，這些實施例係敘述了足夠的詳細內容，以使得熟習此技藝之人能夠實施本發明，但同樣可以採用其他的實施例，並且，結構上、邏輯上、以及電性上的改變同樣可以在不脫離本發明之範疇的情形下執行，另外，各個實施例並非為相互排除，而是某些實施例可以與其他一、或多個實施例相結合而形成新的實施例。在此份文件之中，所使用的詞彙“一”，正如在一般專利文件中所使用的一樣，是在於包括一、或多個，再者，在此份文件中，詞彙“或”是用於表示非排除性或，因此，除非 有特別指明，否則“A或B”包括“A但非B”、“B但非A”、以及“A以及B”。
在接下來的敘述中，詞彙“晶圓”以及“基板”係可以在使用上相互交換，以共通地表示具有積體電路形成於其上的任何結構，以及表示積體電路製造過程之各個階段中的如此結構，另外，該詞彙“基板”係被理解為表示加工過程中的半導體結構，且亦可以包括被製造於其上的其他層，另外，“晶圓”以及“基板”兩者都包括已摻雜及未摻雜的半導體，藉由一基底半導體或絕緣體所支撐的磊晶半導體層，以及對熟悉此技藝之人所已知的其他半導體結構。
詞彙“導體”係被理解為廣泛地包括n-型以及p-型半導體，以及詞彙“絕緣體”或“介電質”係加以定義為包括較被指稱為“導體”之材質之導電性更少的任何材質。因此，接下來的詳細敘述並非意欲於限制。
大體而言，接下來的揭示係相關於在如RF電路的切換電路、以及如定偏壓電流源(constant bias current sources)的非切換電路中降低雜訊。於整份文件之中，詞彙“雜訊降低摻雜劑”、或“雜訊降低種類(noise reducing species)”包括任何被導入一介電材質層之中的不純物，其係會抑制、或鈍化該介電材質中與在該介電材質與基板介面處、或附近之陷阱(traps)，進而造成源自及傳至一MOSFET之導通通道的電荷捕捉與發散。
在MOSFET中之閃爍雜訊(亦已知為1/f雜訊)的主要發生原因是，電荷在Si-SiO2介面附近的隨意捕捉以及釋放，在 某些實施例之中，將氟或其他雜訊降低摻雜劑植入半導體基板之中可以降低MOSFETs中的閃爍雜訊。
半導體材質係可以簡單地藉由於其中導入各種的摻雜劑而進行修飾，其中，摻雜有施體(donor)不純物的半導體被稱為n型，而摻雜有受體(acceptor)不純物的半導體則已知為p型，n型以及p型的命名指出哪種電荷載體是作為材質中的主要載體。在CMOS裝置(NMOS或PMOS)中，一閘極電壓會控制一源極以及一汲極之間的導通，而該沿著一“通道”的導通則是利用一可由一介電材質(例如，舉例而言，一二氧化矽，或一高k介電材質)製成的閘極絕緣體而與閘極電極相隔離。在本發明的一、或多個實施例之中，一閘極電極會設置於一閘極絕緣體的上方，以形成一閘極結構，其中，該閘極電極本身係可以形成為一具有一、或多個導電層的堆疊，而這些一、或多個導電層則是可以由一多晶矽、一矽化物、或一金屬所形成，且該閘極結構會包括一覆蓋一閘極絕緣體的閘極電極。
CMOS裝置包含數種型態的摻雜劑，以改變該半導體材質的導電性，該摻雜劑可以藉由離子植入而加以導入，其中，可在一MOS裝置的加工過程期間發現的植入物係為位在低於該閘極絕緣體/基板介面之深度介於250mm至1500mm間、且具有一峰值植入物濃度的井植入物(well implants)，而如此的井則是會被用以在電性上隔離MOS裝置彼此。PMOS裝置可以藉由位在一p-型基板中的n-型井而進行隔離，NMOS裝置則是能夠藉由使用由一p-型基板中之一n-型井內部的一p-型 井所形成的一三重井，而與其他的NMOS裝置相隔離。另外，為了降低對於該三重井之該n-型井的連接電阻以及因此降低基板耦接一較高摻雜的n-型，n帶摻雜劑(n-band dopant)可以被植入，為了調整該MOS裝置開啟的臨界電壓，會使用一臨界電壓調整植入物，為了埋藏的通道裝置，可以使用一埋藏通道停止植入物，而其則是具有低於該臨界電壓調整植入物之峰值濃度的峰值濃度，其中，該臨界電壓調整植入物以及該埋藏通道停止植入物的峰值濃度通常不會低於該閘極絕緣體/基板介面的250nm，此外，典型地，該臨界電壓調整植入物以及該埋藏通道停止植入物會具有相反的導電型態。
在沈積完一、或多層閘極電極材質之後，一多晶矽預摻雜植入物會被施加至該已沈積閘極電極材質，以減少多晶矽閘極空泛效應(poly gate depletion effect)以及降低閘極電阻，而在此植入步驟之後，該閘極絕緣體以及該閘極電極材質則是可以進行蝕刻，然後形成該閘極結構，典型地，形成一MOS裝置的該閘極電極會包括蝕刻該閘極材質的程序。
為了將通道區域連接至(之後會形成之)該MOS裝置的源極以及汲極區域，係會形成淺延伸植入物(shallow extension implants)，為了控制短通道效應(short channel effects)，則是會更進一步地形成暈圈植入物(halo implant)，在一暈圈植入之後，係會形成閘極側壁間隙壁，而在形成該側壁間隙避之後，該裝置的源極以及汲極區域即加以形成，其中，該源極及汲極區域是藉由於結晶矽區域中導入適當的摻雜劑而加以定義。在一NMOS電晶體的例子中，該源極以及汲極區域會是 利用n型摻雜劑(其提供電子作為電流載體)所加以形成，而在一PMOS電晶體的例子中，該源極以及汲極區域則是利用p型摻雜劑(其提供電子-電洞作為電流載體)所加以形成，另外，用以形成延伸區域、暈圈區域、源極及汲極區域的該植入物亦可以擊中該閘極結構，並且，在該源極/汲極植入之後，該閘極結構的至少一部份以及該源極及汲極區域的至少一部份會被矽化。
在某些實施例之中，為了改善摻雜劑的雜訊降低功能，會在該半導體中使用較高濃度的摻雜劑，但增加化合物摻雜劑(例如，BF2)(其係會包括一n型、或p型非雜訊降低種類(例如，BF2中的B)以及一雜訊降低種類(例如，BF2中的F))的濃度，則是會造成該基板中的相反應n型、或p型濃度的濃度增加，因此，該半導體基板就會變得具有高導電性，或者會誘導一MOSFET產生非常高的臨界電壓(取決於在一NMOS、或PMOS中的n型、或p型)，但此卻會讓該基板變得無用，所以，在本發明的一、或多個實施例之中，此係可以藉由對該基板進行補償摻雜(counter-doping)而加以避免。
補償摻雜係可以施加在製造該裝置時的任何時間點，舉例而言，補償摻雜的施加時間點可以是，在形成該閘極絕緣體材質(例如，藉由一成長程序所形成的二氧化矽)之前，舉例而言，當因為某些金屬材質可以作為某些雜訊降低種類，例如，氟，的一強力擴散阻障、因而加以使用金屬閘極電極時，在形成該閘極絕緣材質之前，藉由補償摻雜位在該MOS通道區域內部之基板而達成的雜訊降低係可以是具吸引力的。
補償摻雜可以在形成該閘極絕緣體材質之後、但在形成一覆蓋於該閘極絕緣體材質上的高k材質之前進行施加，由於某些高k材質對於與閘極絕緣體材質起作用之雜訊降低種類(例如，二氧化矽)的反應不佳，因此，在如此例子中，該雜訊降低種類將主要會被吸收於一支持該高k材質的層(例如，二氧化矽)之中，以及被吸收於形成該高k材質前所形成的該支持層之中，而該雜訊降低種類在此支持層之中是具有效果的。
本發明的一、或多個實施例係提供一種利用氟以外之摻雜劑的方法，並且，避免執行一單獨的氟植入，而此則是可以藉由整合經由使用包含一n型、或p型(一般而言)之非雜訊降低種類與一雜訊降低種類的化合物摻雜劑而將雜訊降低摻雜劑植入半導體裝置的一、或多個加工程序而加以達成，此外，將雜訊降低摻雜劑的導入分佈於不同的加工步驟還可以降低一利用高劑量之單獨植入的缺點，如，發生在該閘極絕緣體內的晶體損傷(crystal damage)、或摻雜劑分凝(dopant segregation)。
在某些實施例之中，補償摻雜是藉由成功地執行在基板上的一特定n型及p型雜訊降低化合物摻雜劑植入而加以達成，這些化合物雜訊降低摻雜劑的其中之一、或多可以包括一陽離子(其可以一n型或p型材質)，以及一陰離子(其可以是一雜訊降低材質，例如，氟、氯、重氫、或氫)。
在某些實施例之中，補償摻雜係使得因在半導體基板中出現n型及p型材質所造成的導電性可以被消除，在此所述的補償摻雜避免了因基板中之一特殊型態(n型、或p型)材質所 造成的高導電性累積，此外，該雜訊降低離子(例如，氟、氯、重氫、或氫等)的濃度係可以在基板中增加，並且，在基板中增加雜訊降低離子的濃度係可以在不需要於該半導體裝置製造期間增加額外的植入加工步驟的情形下達成，而且，相較於純氟植入物，藉由使用包含多於一種之雜訊降低種類的化合物摻雜劑，可以有較高量的氟被導入，而此則是可以提供較短的加工時間，以及因此於製造期間提供較高的晶圓產量。
第1A圖至第1F圖係舉例說明根據本發明一些實施例，於製造之各個階段的部分完成半導體晶圓100的剖面圖。第1A圖係顯示一可用於製造的基板層102。
第1B圖係舉例說明沈積於第1A圖所示之基板102上的一遮蔽氧化層104。在某些實施例之中，遮蔽氧化層104會包括成長於基板102頂部的二氧化矽。
第1C圖係舉例說明利用一第一雜訊降低摻雜劑而於第1B圖中所顯示之該基板102上進行的一第一摻雜。在某些實施例之中，所使用的該第一雜訊降低摻雜劑會包括n型摻雜劑，在某些實施例之中，所使用的該第一雜訊降低摻雜劑會包括一p型摻雜劑，因此，在對該基板102進行該第一摻雜之後，基板102會轉化為一n型、或一p型摻雜基板106，一切係取決於該第一雜訊降低摻雜劑的導電性。
第1D圖係舉例說明利用一第二雜訊降低摻雜劑而於第1C圖中所顯示之該n型、或p型摻雜基板106上進行的一第二摻雜。在某些實施例之中，所使用的該第二雜訊降低摻雜劑將會包括一具有與該第一雜訊降低摻雜劑相反之導電型態(例 如，若該第一摻雜使用p型，則就會是n型，反之亦然)的材質，在某些實施例之中，若該第一雜訊降低摻雜劑是一n型摻雜劑時，則該第二雜訊降低摻雜劑會包括一p型摻雜劑，在某些實施例之中，若該第一雜訊降低摻雜劑是一p型摻雜劑時，則該第二雜訊降低摻雜劑會包括一n型摻雜劑，在某些實施例之中，該第二摻雜劑將不會包括任何的雜訊降低種類，因此，在該第二摻雜之後，該n型、或p型摻雜基板106會轉化為一補償摻雜基板108。
在某些實施例之中，該第一摻雜劑之非雜訊降低部分所植入的峰值濃度的深度會不同於該第二摻雜劑之非雜訊降低部分所植入之峰值濃度的深度，而此則是讓埋藏通道裝置可以被形成，正如所提及地，相較於一表面通道裝置，如此所形成的埋藏通道裝置會具有較低的雜訊貢獻(noise contribution)，此則主要是由於通道載體與該閘極絕緣體基板介面之間有較大的距離。
在一些實施例之中，該第一摻雜劑之非雜訊降低部分所植入的峰值濃度的深度會相同於該第二摻雜劑之非雜訊降低部分所植入之峰值濃度的深度，而藉此，該半導體的導電性在導入某一劑量的雜訊降低摻雜劑時，將不會發生改變。
在一些實施例之中，該所使用的摻雜劑可以是一、或多個下列的材質，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子。在一些實施例之中，一帶一價正電的BF2 +離子係被使用作為一摻雜劑，並緊接著一包含雜訊降低種類(例如，PF5，或PF3氣體在一 電漿放電中所產生之相關離子的其中之一)的n型摻雜劑，在此，該可用於植入的離子並不限於正電離子，亦可以是帶負電的離子。
在一些實施例之中，該n型及p型摻雜劑係可以在單一個植入步驟期間一起進行植入，在一些實施例之中，該n型摻雜劑會在該p型摻雜劑之前進行植入，以及在一些實施例之中，該n型摻雜劑會在該p型摻雜劑之後進行植入。
在一些實施例之中，前驅氣體(例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3)於一電漿中產生的數種不同型態離子係會在單一個植入步驟期間一起被植入部分完成的半導體裝置之中，在一些實施例之中，前驅氣體於電漿中產生之該離子的僅其中之一會被植入部分完成之半導體裝置之中，而在一些實施例之中，則是前驅氣體於電漿中產生之該離子的一子群(sub group)會被植入部分完成之半導體裝置之中。
在一些實施例之中，該n型及p型摻雜劑將主要會留在該基板之中，並會在一回火程序期間、或是一閘極絕緣體材質成長程序期間，於該基板的範圍內進行擴散，此外，該n及p型摻雜劑亦可以在回火程序、或是閘極絕緣體材質成長程序之後離析進入該閘極絕緣體材質之中，然而，該雜訊降低摻雜劑將主要會被吸收於該閘極絕緣體以及該基板之間的介面處、以及該閘極絕緣體之中。
第1E圖係舉例說明在移除第1D圖中所顯示該遮蔽氧化層104後的一補償摻雜基板108。在一些實施例之中，一晶體損傷回火(crystal damage anneal)會於此製造階段期間被執行 於該基板之上，其中，該回火時間以及溫度則是取決於正在製造之半導體裝置所需要的特徵，在一些實施例之中，晶體損傷回火可以是一快速熱回火(RTA，Rapid Thermal Anneal)、或是一雷射回火的其中一種，在一些實施例之中，該回火程序的溫度範圍會落在大約950℃至大約1200℃之間，且持續約10毫秒至60秒的持續時間，在一些實施例之中，該持續時間可以維持大約10毫秒至1秒，在一些實施例之中，該持續時間可以維持大約1秒至60秒。
第1F圖係舉例說明在第1E圖中所顯示之部分完成半導體晶圓100具有於熱回火後所形成之一閘極絕緣體層110的情形。而緊接在形成該閘極絕緣體層110之後，則是會有一閘極堆疊(未顯示)形成在該閘極絕緣體層110之上。
第2A圖至第2F圖係舉例說明根據本發明一些實施例，於製造之各個階段之具有一鰭結構的部分完成半導體晶圓200的剖面圖。第2A圖係舉例說明一具有一矽鰭(silicon fin)204之部分完成半導體晶圓200的一剖面圖。
第2B圖係舉例說明在第2A圖中所顯示之半導體晶圓200包含沈積在基板202上之一遮蔽氧化層206的一剖面圖。
第2C圖係舉例說明利用一第一雜訊降低摻雜劑而對第2B圖中所顯示之該矽鰭204進行的一第一摻雜。在某些實施例之中，所使用的該第一雜訊降低摻雜劑可以是n型摻雜劑，在某些實施例之中，所使用的該第一雜訊降低摻雜劑可以是一p型摻雜劑，因此，在對該矽鰭204進行該第一摻雜之後，矽鰭204即會轉化為一n型、或一p型摻雜矽鰭208，一切係取決 於該第一雜訊降低摻雜劑的導電性。在某些實施例之中，該第一摻雜劑之非雜訊降低部分所植入的峰值濃度的深度會不同於該第二摻雜劑之非雜訊降低部分所植入之峰值濃度的深度，而此則是讓埋藏通道裝置可以被形成，正如所提及地，相較於一表面通道裝置，如此所形成的埋藏通道裝置會具有較低的雜訊貢獻(noise contribution)，此則主要是由於通道載體與該閘極絕緣體基板介面之間有較大的距離。
在一些實施例之中，該第一摻雜劑之非雜訊降低部分所植入的峰值濃度的深度會相同於該第二摻雜劑之非雜訊降低部分所植入之峰值濃度的深度，而藉此，該半導體的導電性在導入某一劑量的雜訊降低摻雜劑時，將不會發生改變。
在一些實施例之中，該所使用的摻雜劑可以是一、或多個下列的材質，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子。在一些實施例之中，一帶一價正電的BF2 +離子係被使用作為一摻雜劑，並緊接著一包含雜訊降低種類(例如，PF5，或PF3氣體在一電漿放電中所產生之相關離子的其中之一)的n型摻雜劑，在此，該可用於植入的離子並不限於正電離子，亦可以是帶負電的離子。
在一些實施例之中，該n型及p型摻雜劑係可以在單一個植入步驟期間一起進行植入，在一些實施例之中，該n型摻雜劑會在該p型摻雜劑之前進行植入，以及在一些實施例之中，該n型摻雜劑會在該p型摻雜劑之後進行植入。
在一些實施例之中，前驅氣體(例如，AsF3，AsF5，PF3， PF5，SbF3，SbF5，BF3，或BCl3)於一電漿中產生的數種不同型態離子係會在單一個植入步驟期間一起被植入部分完成的半導體裝置之中，在一些實施例之中，前驅氣體於電漿中產生之該離子的僅其中之一會被植入部分完成之半導體裝置之中，而在一些實施例之中，則是前驅氣體於電漿中產生之該離子的一子群(sub group)會被植入部分完成之半導體裝置之中。
在一些實施例之中，該n型及p型摻雜劑將主要會留在該基板之中，並會在一回火程序期間、或是一閘極絕緣體材質成長程序期間，於該基板的範圍內進行擴散，此外，該n及p型摻雜劑亦可以在回火程序、或是閘極絕緣體材質成長程序之後離析進入該閘極絕緣體材質之中，然而，該雜訊降低摻雜劑將主要會被吸收於該閘極絕緣體以及該基板之間的介面處、以及該閘極絕緣體之中。
第2D圖係舉例說明利用一第二雜訊降低摻雜劑而對第2C圖中所顯示之該n型、或p型摻雜矽鰭208進行的一第二摻雜。在某些實施例之中，所使用的該第二雜訊降低摻雜劑將會包括一具有與該第一雜訊降低摻雜劑相反之導電型態(例如，若該第一摻雜使用p型，則就會是n型，反之亦然)的材質，在某些實施例之中，若該第一雜訊降低摻雜劑是一n型摻雜劑時，則該第二雜訊降低摻雜劑會包括一p型摻雜劑，在某些實施例之中，若該第一雜訊降低摻雜劑是一p型摻雜劑時，則該第二雜訊降低摻雜劑會包括一n型摻雜劑，因此，在該第二摻雜之後，該n型、或p型摻雜矽鰭208會轉化為一補償摻雜矽鰭210。
在一些實施例之中，該第一摻雜以及該第二摻雜是利用一雙模式(dual-mode)、或四模式(quad-mode)操作而加以執行，其中，一雙模式操作包括一植入模式，其係具有藉由在每一個植入週期後沿著該矽鰭210的垂直軸旋轉180°、進而在該矽鰭210上執行的二個分開植入，以及一四模式操作包括一植入模式，其係具有藉由在每一個植入週期後沿著該矽鰭210的垂直軸旋轉90°、進而在該矽鰭210上執行的四個分開植入，而該植入則是利用一具有一包括n型摻雜劑、一p型摻雜劑、以及一雜訊降低摻雜劑的材質的離子束而加以執行。上述在一雙模式、或一四模式中旋轉半導體晶圓200的方法是在於確認矽鰭102 A~D的所有通道形成表面皆能均勻地受到摻雜劑的植入。
第2E圖係舉例說明在移除第2D圖中所顯示之該遮蔽氧化層206後的一補償摻雜矽鰭210。
在一些實施例之中，緊接著上述已執行的晶體損傷回火之後，會執行一氫(H2)、或重氫(D2)回火，在一些實施例之中，該回火溫度範圍會落在大約700℃至大約900℃之間，持續約1至10分鐘，而緊接在上述執行的該H2、或D2回火之後，會使用一HF濕浸，並接著執行一使用具較低鹼含量之過氧化氫氨水(ammonia hydrogen peroxide water)(氫氧化銨、過氧化氫、以及水)的清洗，然後，在該清洗步驟之後，可以施加一更進一步的HF蒸汽清洗，以移除在該基板表面上快速生長的低品質原生氧化層(low-quality native oxide)，在一些實施例之中，此HF蒸汽清洗會在執行該閘極絕緣體生長的同 一個腔室中執行。
第2F圖係舉例說明在第2E圖所顯示之部分完成半導體晶圓200上執行完熱回火程序後，一閘極絕緣體層212的生長情形。緊接著熱回火，一閘極堆疊(未顯示)會被形成在該閘極絕緣體層212之上，在一些實施例之中，一多晶矽預摻雜植入會在該閘極電極材質(或其部分)沈積完成後執行，在一些實施例之中，該閘極多晶矽預摻雜是利用包含雜訊降低種類的化合物摻雜劑而加以執行，在一些實施例之中，一更進一步的n型/p型植入係會執行覆蓋於該鰭210之上，以形成一延伸區域(extension region)(未顯示)，之後接著一傾斜的p型/n型植入，進而在鰭210之中形成一暈圈區域(halo region)(未顯示)，在一些實施例之中，上述所提及的該延伸區域以及該暈圈區域會被形成在第2F圖中所顯示的鰭結構之中，在一些實施例之中，包含雜訊降低種類的化合物摻雜劑會被用於延伸以及暈圈植入。
第3A圖至第3C圖係舉例說明根據本發明的一些實施例，於製造之各個階段的具有一三井結構之部分完成半導體晶圓的剖面圖。第3A圖係舉例說明根據本發明的一些實施例，一具有由該基板302所支撐之一遮蔽氧化層304的部份完成半導體晶圓300藉由一n型雜訊降低摻雜劑進行植入的剖面圖。
第3B圖係舉例說明根據本發明的一些實施例，在3A圖中所顯示之部分完成半導體晶圓300的一剖面圖，其係具有藉由覆蓋於該遮蔽氧化層304之表面的一部分的一n型雜訊降低摻雜劑植入所形成的一n井306，第3B圖亦顯示在該部分完 成半導體晶圓300內，覆蓋於該遮蔽氧化層304相反應於該n井306區域之表面上的一p型雜訊降低摻雜劑植入。此外，在一些實施例之中，一n帶(n band)307係可以藉由使用一n型離子(例如，磷)以及一雜訊降低摻雜劑離子(例如，氟)的一高能量植入而加以形成在該n井的底部，其中，一高能量植入的優勢是，該晶體損傷會落在該基板的較深處。
在一些實施例之中，n帶307係可加以形成，以在該n井中提供一低阻抗路徑，進而抑制因寄生雙極電晶體(parasitic bipolar transistor)與全部使用之井所形成的閘流體(thyristors)所造成的、以及PMOS與附近的NMPS電晶體所造成的閂鎖效應(latch-up effect)，另外，在一些實施例之中，n帶307係可以形成，以藉由在該基板中提供一低電阻遮罩(low resistive shield)而提供對於基板耦接的抑制。
第3C圖係舉例說明在第3B圖中所顯示之部分完成半導體晶圓300具有一形成在該n井306中的一p井308的一剖面圖。
第4A圖至第4D圖係舉例說明根據本發明一些實施例，於製造之各個階段的具有一延伸(extension)及暈圈(halo)結構之部分完成半導體晶圓的剖面圖，第4A圖係舉例說明具有一基板402、淺溝渠隔離404以及406、一閘極絕緣體408、一閘極堆疊410之部分完成半導體晶圓400的一剖面圖，此外，第4A圖亦顯示在該部分完成半導體晶圓400上植入一n型、或p型雜訊降低摻雜劑。
第4B圖係舉例說明根據本發明的一些實施例，在第4A 圖中所顯示之該部分完成半導體晶圓400具有延伸區域412以及414的一剖面圖，其中，延伸區域412以及414是藉由將一p型、或n型雜訊降低摻雜劑植入該半導體晶圓400之中而加以形成。
第4C圖係舉例說明在第4B圖中所顯示之一部分完成半導體晶圓400，其具有利用一傾斜植入而在基板402內形成暈圈區域416以及418的情形。在一些實施例之中，一暈圈植入是為了在一MOSFET中創造一非均勻通道摻雜輪廓(non-uniform channel doping profile)所使用之呈傾斜角度的一植入，在第4C圖中亦顯示，間隙壁420以及422被形成在該閘極堆疊410的每一側，在一些實施例之中，一包括雜訊降低摻雜劑的p型、或n型摻雜劑會被使用於該暈圈植入。
在一些實施例之中，用於延伸以及暈圈植入的該摻雜劑可以是一、或多個下列的材質，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子。在一些實施例之中，BF2 +離子係被使用作為一摻雜劑，並緊接著一包含雜訊降低摻雜劑(例如，PF5，或PF3前驅氣體在一電漿放電中所產生之相關離子的其中之一)的n型摻雜劑，在此，該可用於植入的離子並不限於帶正電的離子，亦可以是帶負電的離子。
第4D圖係舉例說明部分完成半導體晶圓400具有分別藉由植入源極/汲極植入物而形成之汲極以及源極區域424以及426的一剖面圖。在一些實施例之中，一包括雜訊降低摻雜劑的p型、或n型摻雜劑係被使用於該源極/汲極植入物，在一 些實施例之中，該摻雜劑可以是一、或多個下列的材質，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子，在一些實施例之中，先前所提及之摻雜劑的其中之一可以被使用作為一第一摻雜劑，以執行一預非晶質化(pre-amorphousization)，進而使得可以形成淺接面(shallow junction)，接著則是一第二摻雜劑會形成該源極及汲極接面。
在一些實施例之中，正如上述之該第一摻雜劑、及/或第二摻雜劑的植入可以於選自下列群組的至少其中一時間期間執行，包括，(a)在形成一基板後，但在形成一閘極絕緣體材質之前，(b)在形成作為該閘極絕緣體之部分的氧化矽層之後，但在形成該閘極絕緣體材質堆疊的更進一步部分之前，(c)在已形成該全部閘極絕緣體材質堆疊之後，但在形成一閘極電極材質之前，(d)在形成該閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，(e)在形成一閘極電極材質堆疊之後，但在形成該閘極結構之前，(f)在形成該閘極結構之後，但在形成該閘極側壁間隙壁之前，以及(g)在形成該閘極側壁間隙壁之後。
該第一摻雜劑可以在製造程序的任何時間進行植入，該第二摻雜劑亦可以在該製造程序的任何時間進行植入，該第一摻雜劑可以與該第二摻雜劑在同時間進行植入，該第一摻雜劑可以在該第二摻雜劑之前植入，或者該第一摻雜劑也可以在該第二摻雜劑之後植入。
第5圖係舉例說明根據本發明一些實施例，一製造一具有 一矽層之半導體晶圓的方法500的一流程圖，其中，該矽層是藉由使用n型、及/或p型雜訊降低摻雜劑而對該半導體晶圓補償摻雜所形成。
在步驟502，方法500包括形成一具有一矽層的基板。在一些實施例之中，該矽層係為一單晶矽層；在一些實施例之中，形成一基板包括，在根據第1B圖中所顯示者而執行的一摻雜劑植入程序之前、於該矽表面上覆蓋成長一遮蔽氧化層104；在一些實施例之中，該遮蔽氧化層104提供了對於接收自離子植入器之金屬污染物(例如，鐵(Fe)及鎳(Ni))之非預期撞擊的保護；在一些實施例之中，該遮蔽氧化層104的厚度範圍可以介於大約1nm至大約15nm之間。
在步驟504，方法500包括利用一具有一第一導電性、且包括一第一雜訊降低種類(其可以包括氟、氯、重氫、以及氫的其中之一)的第一摻雜劑材質而對該矽層進行植入，在一些實施例之中，該第一摻雜劑係為一n型材質，以及在其他實施例之中，其係為一p型材質；在一些實施例之中，該第一摻雜劑可以是一、或多個下列的材質，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子，在一些實施例之中，該第一摻雜劑會缺乏該帶單正價的BF2 +離子。
在一些實施例之中，該第一摻雜劑會缺乏一BF2離子，在一些實施例之中，該第一摻雜劑會缺乏一BF+離子，在一些實施例之中，該第一摻雜劑會缺乏一BF離子，在一些實施例之中，該第一摻雜劑會缺乏一帶單正價的BF3 +離子，在一些實 施例之中，該第一摻雜劑會缺乏一帶單負價的BF3 -離子，在一些實施例之中，該第一摻雜劑會缺乏一BF3離子，在一些實施例之中，該第一摻雜劑會缺乏BCl+離子，在一些實施例之中，該第一摻雜劑會缺乏一BCl離子，在一些實施例之中，該第一摻雜劑會缺乏該BCl2 +離子，在一些實施例之中，該第一摻雜劑會缺乏BCl2離子，在一些實施例之中，該第一摻雜劑會缺乏硼元素。
在步驟506，方法500包括利用一具有一第二導電型態(例如，p型、n型)的第二摻雜劑材質而植入該矽層，其中，該第二導電型態係具有與該第一導電型態相反的極性，舉例而言，若該第一植入是利用一n型材質而加以執行，則該第二植入就會是利用一p型材質而加以執行，反之亦然，在一些實施例之中，該第二摻雜劑會缺乏一雜訊降低種類，在一些實施例之中，該第二摻雜劑材質會包括一可以包含氟、氯、重氫、以及氫的第二雜訊降低種類，在一些實施例之中，該第二摻雜劑會缺乏該單一正價的BF2 +離子，在一些實施例之中，該第二摻雜劑會缺乏一BF2離子，在一些實施例之中，該第二摻雜劑會缺乏一BF+離子，在一些實施例之中，該第二摻雜劑會缺乏一BF離子，在一些實施例之中，該第二摻雜劑會缺乏一帶單正價的BF3 +離子，在一些實施例之中，該第二摻雜劑會缺乏一帶單負價的BF3 -離子，在一些實施例之中，該第二摻雜劑會缺乏一BF3離子，在一些實施例之中，該第二摻雜劑會缺乏BCl+離子，在一些實施例之中，該第二摻雜劑會缺乏一BCl離子，在一些實施例之中，該第二摻雜劑會缺乏該BCl2 +離子， 在一些實施例之中，該第二摻雜劑會缺乏BCl2離子，在一些實施例之中，該第二摻雜劑會包括一、或多個下列的材質，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子，在此，該可用於植入的離子並不限於帶正電的離子，亦可以是帶負電的離子。
在一些實施例之中，該n型及p型摻雜劑係可以在單一個植入步驟期間一起進行植入，在一些實施例之中，該n型摻雜劑係會在該p型摻雜劑之前進行植入，以及在一些實施例之中，該n型摻雜劑係會在該p型摻雜劑之後進行植入。
在一些實施例之中，由前驅氣體於一電漿中產生之所有種類的離子係會在單一個植入步驟期間一起被植入部分完成的半導體裝置之中，在一些實施例之中，由前驅氣體於電漿中產生之該離子的僅其中之一種類會被植入部分完成之半導體裝置之中，而在一些實施例之中，則是由前驅氣體於電漿中產生之該離子的一子群(sub group)會被植入部分完成之半導體裝置之中。
在一些實施例之中，於步驟504、及/或506，該二植入的其中之一，亦即，該第一植入、或該第二植入，係可以利用一不包含一雜訊降低摻雜劑的材質而加以執行，同時間，其中另一個植入則是會包括一雜訊降低摻雜劑。
於步驟504、及/或506，在一些實施例之中，方法500係更進一步包括將該第一摻雜劑植入至一第一深度，且其係與該第二摻雜劑所執行之植入的一第二深度不同，而此則是讓埋藏通道裝置可以加以形成，且相較於一表面通道裝置，如此之如 上所形成的埋藏通道裝置將可具有較低的雜訊貢獻，在一些實施例之中，該第一摻雜劑之該非雜訊降低部分的該峰值濃度的植入深度係會與該第二摻雜劑之該非雜訊降低部分的峰值濃度的植入深度相同，所以，藉此，該半導體的導電性將會在一特定劑量之雜訊降低摻雜劑被導入時維持不發生改變。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當處於一臨界電壓調整植入、或一埋藏通道停止植入的情形下時，BF2的劑量係可以選擇為高於1E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，BF2臨界電壓調整植入、或埋藏通道停止植入的劑量可以選擇為高於下列的任何其中之一，包括1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15， 1E16，以及2E16atom/cm2，而在上述的實施例之中，若是該n型摻雜的執行是在該閘極絕緣體形成之前、或是在執行該閘極絕緣體成長之前，則該n型補償摻雜劑劑量可以選擇為高於下列的其中任何之一，包括1E12，2E12，3E12，4E12，5E12，6E12，7E12，8E12，9E12，1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16 1/cm2。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一井植入時，該BF2的劑量係可以選擇為高於2E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2井植入的劑量可以選擇為高於下列的任何其中之一，包括2E13，2.1E13，2.2E13，2.3E13， 2.4E13，2.5E13，2.6E13，2.7E13，2.8E13，2.9E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，而在上述的實施例之中，若是該n型摻雜的執行是在該閘極絕緣體形成之前、或是在執行該閘極絕緣體成長之前，則該n型補償摻雜劑劑量可以選擇為高於下列的其中任何之一，包括1E12，2E12，3E12，4E12，5E12，6E12，7E12，8E12，9E12，1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14， 5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16 1/cm2。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一閘極多晶矽預摻雜劑植入(gate poly silicon predoping implant)時，該BF2的劑量係可以選擇為高於1E15atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2閘極多晶矽預摻雜劑植入的劑量可以選擇為高於下列的任何其中之一，包括1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，並且，若是該n型摻雜的執行是在該閘極絕緣體形成之後，則該n型補償摻雜劑可具有一高於1E13 1/cm2的劑量。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一延伸植入(extension implant)時，該BF2的劑量係可以選擇為高於5E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2延伸 植入的劑量可以選擇為高於下列的任何其中之一，包括5E13，1E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，並且，一n型補償摻雜劑可具有一高於1E12 1/cm2的劑量。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一暈圈植入(halo implant)時，該BF2的劑量係可以選擇為高於1E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2暈圈植入的劑量可以選擇為高於下列的任何其中之一，包括1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14， 9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，並且，一n型補償摻雜劑可具有一高於1E12 1/cm2的劑量。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一汲極/源極植入(drain/source implant)時，該BF2的劑量係可以選擇為高於1E15atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2汲極/源極植入的劑量可以選擇為高於下列的任何其中之一，包括1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，5.1E15，5.2E15，5.3E15，5.4E15，5.5E15，5.6E15，5.7E15，5.8E15，5.9E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，並且，一n型補償摻雜劑可具有一高於1E12 1/cm2的劑量。另外，在一些實施例之中，BF2係會與另一個n型雜訊降低摻雜劑相結合，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，以及其於一電漿中所會產生的相關離子。
在步驟508，該方法包括在該矽層上形成一閘極絕緣體。在一些實施例之中，該閘極絕緣體的形成是在利用一第一雜訊 降低摻雜劑、及/或一第二雜訊降低摻雜劑而對該矽層進行植入之前。
在一些實施例之中，上述該第一摻雜劑、及/或第二摻雜劑的植入係可以在選自下列群組的至少其中之一的期間進行，包括：(a)在形成一基板後，但在形成一閘極絕緣體材質之前，(b)在形成作為該閘極絕緣體之部分的氧化矽層之後，但在形成該閘極絕緣體材質堆疊的更進一步部分之前，(c)在已形成該全部閘極絕緣體材質堆疊之後，但在形成一閘極電極材質之前，(d)在形成該閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，(e)在形成一閘極電極材質堆疊之後，但在形成該閘極結構之前，(f)在形成該閘極結構之後，但在形成該閘極側壁間隙壁之前，以及(g)在形成該閘極側壁間隙壁之後。
在一些實施例之中，該第一摻雜劑及第二摻雜劑會被植入相同的部分完成結構之中，在一些實施例之中，該第一摻雜劑所植入的該部分完成結構則是會與該第二摻雜劑所植入的該部分完成結構不同，因此，一般而言，植入該第一摻雜劑以及第二摻雜劑可以分佈覆蓋、或分散於該半導體裝置的不同部分完成結構之間，以在整體完成的裝置中加總得到適當的雜訊降低劑量。
在一些實施例之中，補償摻雜係可以在多晶閘極材質沈積且接著利用一BF2離子進行該PMOS閘極的補償摻雜之後，藉由將來自PF5中的離子植入NMOS以及PMOS裝置的多晶矽閘極材質之中而加以實施。另外，在一些實施例之中，補償 摻雜係可以在蝕刻該閘極電極材質之後執行，其中，一第一摻雜劑係可以在形成該間隙壁之前進行植入，且亦可被施加於該閘極堆疊以及暈圈區域(請參閱第4A圖至第4C圖)，並且，該第二摻雜劑將會在形成該間隙壁之後被植入該閘極堆疊之中以及該汲極與源極區域之中(第4D圖)，再者，在一些實施例之中，一PMOS的該D/S區域係可以利用AsF5、或SbF5的一離子而進行預非晶質化(pre-amorphousized)，以及接著利用BF2進行補償摻雜。
在步驟510，該方法包括於該閘極絕緣體上形成一閘極堆疊。
第6圖係舉例說明根據本發明的一些實施例，一種製造具有複數個鰭之半導體晶圓的方法600，其中，其係利用n型、及/或p型雜訊降低摻雜劑而對半導體晶圓進行補償摻雜。
在步驟602，該方法600包括形成由一半導體晶圓所支撐的複數個鰭。在一些實施例之中，該鰭之每一個的長、高、及寬是藉由待製造之該裝置的特徵而加以決定。在步驟604，於一些實施例之中，該方法會包括於該複數個鰭上形成一遮蔽氧化層(screening oxide layer)。
在步驟606，該方法600係包括將一具有一第一導電型態、且以及包括一第一雜訊降低種類(例如，氟、氯、重氫、以及氫)之第一摻雜劑植入該複數個鰭之中。在一些實施例之中，該第一摻雜劑係為一n型材質，而在其他的實施例之中，其則為一p型材質，在一些實施例之中，該第一摻雜劑會包括一、或多個下列的材質，例如，AsF3，AsF3，PF3，PF5，SbF3， SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子，在一些實施例之中，該第一摻雜劑會缺乏該帶單正價的BF2 +離子，在一些實施例之中，該第一摻雜劑會缺乏一BF2離子，在一些實施例之中，該第一摻雜劑會缺乏該BF+離子，在一些實施例之中，該第一摻雜劑會缺乏一BF離子，在一些實施例之中，該第一摻雜劑會缺乏一帶單正價的BF3 +離子，在一些實施例之中，該第一摻雜劑會缺乏一帶單負價的BF3 -離子，在一些實施例之中，該第一摻雜劑會缺乏一BF3離子，在一些實施例之中，該第一摻雜劑會缺乏BCl+離子，在一些實施例之中，該第一摻雜劑會缺乏一BCl離子，在一些實施例之中，該第一摻雜劑會缺乏該BCl2 +離子，在一些實施例之中，該第一摻雜劑會缺乏BCl2離子，在一些實施例之中，該第一摻雜劑會缺乏硼元素。
在步驟608，該方法包括將一具有一第二導電型態的第二摻雜劑植入該複數個鰭之中，其中，該第二導電型態係具有與該第一導電型態相反的一極性，舉例而言，若該第一植入是利用一n型材質而加以執行，則該第二植入就會是利用一p型材質而加以執行，反之亦然。在一些實施例之中，該第二摻雜劑材質會包括一可以包含氟、氯、重氫、以及氫的第二雜訊降低種類，在一些實施例之中，該第二摻雜劑會缺乏該單一正價的BF2 +離子，在一些實施例之中，該第二摻雜劑會缺乏一BF2離子，在一些實施例之中，該第二摻雜劑會缺乏BF+離子，在一些實施例之中，該第二摻雜劑會缺乏一BF離子，在一些實施例之中，該第二摻雜劑會缺乏一帶單正價的BF3 +離子，在一 些實施例之中，該第二摻雜劑會缺乏一帶單負價的BF3 -離子，在一些實施例之中，該第二摻雜劑會缺乏一BF3離子，在一些實施例之中，該第二摻雜劑會缺乏BCl+離子，在一些實施例之中，該第二摻雜劑會缺乏一BCl離子，在一些實施例之中，該第二摻雜劑會缺乏該BCl2 +離子，在一些實施例之中，該第二摻雜劑會缺乏一BCl2離子，在一些實施例之中，該第二摻雜劑會包括一、或多個下列的材質，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，BF3，或BCl3以及其於一電漿中所會產生的相關離子，在此，該可用於植入的離子並不限於帶正電的離子，亦可以是帶負電的離子。
在一些實施例之中，該n型及p型摻雜劑係可以在單一個植入步驟期間一起進行植入，在一些實施例之中，該n型摻雜劑係會在該p型摻雜劑之前進行植入，以及在一些實施例之中，該n型摻雜劑係會在該p型摻雜劑之後進行植入。
在一些實施例之中，由前驅氣體於一電漿中產生之所有種類的離子係會在單一個植入步驟期間一起被植入部分完成的半導體裝置之中，在一些實施例之中，由前驅氣體於電漿中產生之該離子的僅其中之一種類會被植入部分完成之半導體裝置之中，而在一些實施例之中，則是由前驅氣體於電漿中產生之該離子的一子群(sub group)會被植入部分完成之半導體裝置之中。
在一些實施例之中，於步驟606、或608，該二植入的其中之一，亦即，該第一植入、或該第二植入，係可以利用一不包含一雜訊降低摻雜劑的材質而加以執行，同時間，其中另一 個植入則是會包括一雜訊降低摻雜劑。
於步驟606及608，在一些實施例之中，方法600係更進一步包括將該第一摻雜劑植入至一第一深度，且其係與該第二摻雜劑所執行之植入的一第二深度不同，而此則是讓埋藏通道裝置可以加以形成，且相較於一表面通道裝置，如此之如上所形成的埋藏通道裝置會具有較低的雜訊貢獻，在一些實施例之中，該第一摻雜劑之該非雜訊降低部分的該峰值濃度的植入深度係會與該第二摻雜劑之該非雜訊降低部分的峰值濃度的植入深度相同，所以，藉此，該半導體的導電性將會在一特定劑量之雜訊降低摻雜劑被導入時維持不發生改變。於步驟610，在一些實施例之中，方法600會包括自該複數個鰭移除該遮蔽氧化層。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當處於一臨界電壓調整植入、或一埋藏通道停止植入的情形下時，BF2的劑量係可以選擇為高於1E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，BF2臨界電壓調整植入、或埋藏通道停止植入的劑量可以選擇為高於下列的任何其中之一，包括1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14， 4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，而在上述的實施例之中，若是該n型摻雜的執行是在該閘極絕緣體形成之前、或是在執行該閘極絕緣體成長之前，則該n型補償摻雜劑劑量可以選擇為高於下列的其中任何之一，包括1E12，2E12，3E12，4E12，5E12，6E12，7E12，8E12，9E12，1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15， 4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16 1/cm2。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一井植入時，該BF2的劑量係可以選擇為高於2E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2井植入的劑量可以選擇為高於下列的任何其中之一，包括2E13，2.1E13，2.2E13，2.3E13，2.4E13，2.5E13，2.6E13，2.7E13，2.8E13，2.9E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，而在上述的實施例之中，若是該n型摻雜的執行是在該閘極絕緣體形成之前、或是在執行該閘極絕緣體成長之前，則該n型補償摻雜劑劑量可以選擇為高於下列的其中任何之一，包括1E12，2E12，3E12，4E12，5E12，6E12，7E12， 8E12，9E12，1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，5.1E13，5.2E13，5.3E13，5.4E13，5.5E13，5.6E13，5.7E13，5.8E13，5.9E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16 1/cm2。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一閘極多晶矽預摻雜劑植入(gate poly silicon predoping implant)時，該BF2的劑量係可以選擇為高於1E15atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2閘極多晶矽預摻雜劑植入的劑量可以選擇為高於下列的任何其中之一，包括1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15， 4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，並且，若是該n型摻雜的執行是在該閘極絕緣體成長之後，則該n型補償摻雜劑可具有一高於1E13 1/cm2的劑量。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一延伸植入(extension implant)時，該BF2的劑量係可以選擇為高於5E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2延伸植入的劑量可以選擇為高於下列的任何其中之一，包括5E13，1E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，並且，一n型補償摻雜劑可具有一高於1E12 1/cm2的劑量。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一暈圈植入(halo implant)時，該BF2的劑量係可以選擇為高於1E13atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2暈圈植入的劑量可以選擇為高於下列的任何其中之一，包括 1E13，1.1E13，1.2E13，1.3E13，1.4E13，1.5E13，1.6E13，1.7E13，1.8E13，1.9E13，2E13，3E13，4E13，5E13，6E13，7E13，8E13，9E13，1E14，1.1E14，1.2E14，1.3E14，1.4E14，1.5E14，1.6E14，1.7E14，1.8E14，1.9E14，2E14，3E14，4E14，4.1E14，4.2E14，4.3E14，4.4E14，4.5E14，4.6E14，4.7E14，4.8E14，4.9E14，5E14，5.1E14，5.2E14，5.3E14，5.4E14，5.5E14，5.6E14，5.7E14，5.8E14，5.9E14，6E14，7E14，8E14，9E14，1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，3.1E15，3.2E15，3.3E15，3.4E15，3.5E15，3.6E15，3.7E15，3.8E15，3.9E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，6E15，7E15，8E15，9E15，1E16，以及2E16atom/cm2，並且，一n型補償摻雜劑可具有一高於1E12 1/cm2的劑量。
在BF2 +利用一不具有一雜訊降低種類的n型摻雜劑而進行補償摻雜的一些實施例之中，當進行一汲極/源極植入(drain/source implant)時，該BF2的劑量係可以選擇為高於1E15atom/cm2(原子數/平方公分)，再者，在一些實施例之中，該BF2汲極/源極植入的劑量可以選擇為高於下列的任何其中之一，包括1E15，2E15，2.1E15，2.2E15，2.3E15，2.4E15，2.5E15，2.6E15，2.7E15，2.8E15，2.9E15，3E15，4E15，4.1E15，4.2E15，4.3E15，4.4E15，4.5E15，4.6E15，4.7E15，4.8E15，4.9E15，5E15，5.1E15，5.2E15，5.3E15，5.4E15，5.5E15，5.6E15，5.7E15，5.8E15，5.9E15，6E15，7E15，8E15，9E15， 1E16，以及2E16atom/cm2，並且，一n型補償摻雜劑可具有一高於1E12 1/cm2的劑量。另外，在一些實施例之中，BF2係會與另一個n型雜訊降低摻雜劑相結合，例如，AsF3，AsF5，PF3，PF5，SbF3，SbF5，以及其於一電漿中所會產生的相關離子。
在步驟612，方法600會包括在該複數個鰭上形成覆蓋一閘極絕緣體層。在一些實施例之中，該閘極絕緣體的形成會是在利用一第一雜訊降低摻雜劑、及/或一第二雜訊降低摻雜劑而植入該矽層之前。
在步驟612，方法600會包括，在利用該具有一第一雜訊降低種類的第一摻雜劑以及該第二摻雜劑而植入該複數個鰭之後，形成覆蓋該閘極絕緣體層的一閘極電極。
在一些實施例之中，該第一摻雜劑、及/或第二摻雜劑的植入係可以在選自下列群組的至少其中之一的期間進行，包括：(a)在形成至少一鰭之後，但在形成一閘極絕緣體材質之前，(b)在形成作為該閘極絕緣體之部分的氧化矽層之後，但在形成該閘極絕緣體材質堆疊的更進一步部分之前，(c)在已形成該全部閘極絕緣體材質堆疊之後，但在形成一閘極電極材質之前，(d)在形成該閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，(e)在形成一閘極電極材質堆疊之後，但在形成該閘極結構之前，(f)在形成該閘極結構之後，但在形成該閘極側壁間隙壁之前，以及(g)在形成該閘極側壁間隙壁之後。
在一些實施例之中，該第一摻雜劑及第二摻雜劑會被植入 相同的部分完成結構之中，在一些實施例之中，該第一摻雜劑所植入的該部分完成結構則是會與該第二摻雜劑所植入的該部分完成結構不同，因此，一般而言，植入該第一摻雜劑以及第二摻雜劑可以分佈覆蓋、或分散於該半導體裝置的不同部分完成結構之間，以在整體完成的裝置中加總得到適當的雜訊降低劑量。在一些實施例之中，補償摻雜係可以在多晶閘極材質沈積且接著利用一BF2離子進行該PMOS閘極的補償摻雜之後，藉由將來自PF5中的離子植入NMOS以及PMOS裝置的多晶矽閘極材質之中而加以實施。另外，在一些實施例之中，補償摻雜係可以在蝕刻該閘極電極材質之後執行，其中，一第一摻雜劑係可以在形成該間隙壁之前進行植入，且亦可被施加於該閘極堆疊以及暈圈區域(請參閱第4A圖至第4C圖)，並且，該第二摻雜劑將會在形成該間隙壁之後被植入該閘極堆疊之中以及該汲極與源極區域之中(第4D圖)，再者，在一些實施例之中，一PMOS的該D/S區域係可以利用AsF5、或SbF5的一離子而進行預非晶質化(pre-amorphousized)，以及接著利用BF2進行補償摻雜。
在一些實施例之中，上述所提及的該補償摻雜技術係可以使用於一些結構之中，包括一平面基材CMOS(planar bulk CMOS)，一平面SOI，一FIN，或是在一基材CMOS、或SOI技術中所製造的一MuGFET裝置。
應該要注意的是，在此所敘述的方法並不一定要依照所敘述的順序、或是依照特定的順序而加以執行，除非有特別表明該順序是必要的。再者，持非特別指明，否則，相關於在此所 定義之方法而敘述的各種活動都能以個別、同時、連續、或平行的方式執行。
作為本文一部份的所附圖式係利用圖式的方式，但不限定，而顯示實行主題的特殊實施例，其中，該實施例所敘述的詳細程度係足以讓熟悉此技藝之人實行於此所揭示的內容，由此，亦可以獲得以及衍生出其他的實施例，以使得可以在不脫離此揭示的情形下做出結構及邏輯上的取代及改變，因此，此詳細敘述並非用以限制，且各個實施例的範圍僅會藉由所附申請專利範圍以及此申請專利範圍所賦予的等義範圍而進行定義。
在此，雖然具發明性之主題的如此實施例係藉由詞彙“發明”而個別地、及/或聯合地進行論述，但此僅是為了方便，且若所揭示者事實上多於一個，並非意欲於將此申請案的範圍自動限制為任何的單獨發明、或具發明性的概念，因此，雖然在此係圖式且敘述特殊的實施例，但應該要理解的是，任何預計可以達成相同目的的安排皆可取代所顯示的該特殊實施例，亦即，此揭示是意欲於覆蓋各種實施例的任何及所有改寫、或變化。另外，對熟悉此技藝之人而言，上述實施例的結合以及未於此特別敘述的其他實施例將可以在檢閱上述的敘述之後獲得瞭解，在先前的討論以及申請專利範圍之中，用於“包含(including)”以及“包括(comprising)”是以無限制的方式使用，因此，應該解釋為“包括，但不限於...”。
摘要是遵照37 C.F.R.§ 1.72(b)而提供，在於讓閱讀者更快速地瞭解技術內容的本質，因此，應該要瞭解的是，其並非 用以解釋或限制申請專利範圍的範圍、或意義。此外，在先前的實施方式之中，為了更有效率的進行揭示，可見各種特徵集合於一單一實施例之中進行敘述，但此敘述方法並非為了反應所主張之實施例需要比每一個申請專利範圍中所明確記載者更多的特徵，再者，正如接下來的申請專利範圍所表示的，具發明性之主題所仰賴的是較單個揭示實施例中之所有特徵為少的特徵，因此，接下來的申請專利範圍係藉此而併入實施方式之中，且每一個申請專利範圍可以單獨的視為獨立的實施例。
100、200、300‧‧‧半導體晶圓
102、202、302、402‧‧‧基板
104、206、304‧‧‧遮蔽氧化層
106‧‧‧p型摻雜基板
108‧‧‧補償摻雜基板
110、212、408‧‧‧閘極絕緣體層
204‧‧‧矽鰭
208‧‧‧p型摻雜矽鰭
210‧‧‧補償摻雜矽鰭
306‧‧‧N井
308‧‧‧P井
404、406‧‧‧淺溝渠隔離
410‧‧‧閘極堆疊
412、414‧‧‧延伸區域
416、418‧‧‧暈圈區域
420、422‧‧‧間隙壁
424、426‧‧‧汲極以及源極區域
第1A圖至第1F圖：其係顯示根據本發明一些實施例，於製造之各個階段的部分完成半導體晶圓的剖面圖；第2A圖至第2F圖：其係顯示根據本發明一些實施例，於製造之各個階段的具有一鰭結構之部分完成半導體晶圓的剖面圖；第3A圖至第3C圖：其係顯示根據本發明一些實施例，於製造之各個階段的具有一三井結構之部分完成半導體晶圓的剖面圖；第4A圖至第4D圖：其係顯示根據本發明一些實施例，於製造之各個階段的具有一延伸及暈圈結構(extension and halo structure)之部分完成半導體晶圓的剖面圖；第5圖：其係顯示根據本發明一些實施例，一種補償摻雜雜訊降低摻雜劑之半導體晶圓的製造方法的一流程圖；以及第6圖：其係顯示根據本發明一些實施例，一種補償摻雜雜訊降低摻雜劑之具有複數個鰭的半導體晶圓的製造方法的一流程圖。

Claims (58)

  1. 一種製造一以矽為基底之金屬氧化物半導體裝置的方法，包括：將一第一摻雜劑植入該裝置的一第一部份完成體中，該第一摻雜劑包括一第一雜訊降低種類，該第一摻雜劑缺乏BF2 +；以及將一第二摻雜劑植入該裝置的一第二部分完成體中，該第二摻雜劑以及該第一摻雜劑具有相反的導電型態，且該第二摻雜劑缺乏BF2 +。
  2. 如申請專利範圍第1項所述之方法，其中，該第二摻雜劑包括一第二雜訊降低種類。
  3. 如申請專利範圍第1項所述之方法，其中，該第二摻雜劑缺乏任何雜訊降低種類。
  4. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑以及該第二摻雜劑於同時間進行植入。
  5. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑於該第二摻雜劑之前進行植入。
  6. 如申請專利範圍第1項所述之方法，其中，該第二摻雜劑於該第一摻雜劑之前進行植入。
  7. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑植入至一第一深度，以及該第二摻雜劑植入至一第二深度。
  8. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑之一非雜訊降低部分的一峰值濃度以及該第二摻雜劑之 一非雜訊降低部分的一峰值濃度被植入至大約相同的一深度。
  9. 如申請專利範圍第1項所述之方法，其中，該第一雜訊降低種類包括氟。
  10. 如申請專利範圍第1項所述之方法，其中，該第一雜訊降低種類包括氯。
  11. 如申請專利範圍第1項所述之方法，其中，該第一雜訊降低種類包括重氫。
  12. 如申請專利範圍第1項所述之方法，其中，該第一雜訊降低種類包括氫。
  13. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑包括一n型材質，以及該第二摻雜劑包括一p型材質。
  14. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑包括一p型材質，以及該第二摻雜劑包括一n型材質。
  15. 如申請專利範圍第1項所述之方法，其中，植入該第一摻雜劑包括選自下列群組的一材質，該群組包括：AsF3、AsF5、PF3、PF5、SbF3、SbF5、及其於一電漿中所產生的相關離子。
  16. 如申請專利範圍第1項所述之方法，其中，植入該第一摻雜劑包括BCl3、及/或其於一電漿中所產生的相關離子。
  17. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑是在從下列所組成的一群組中選出的至少一期間植入：(a)在形成一基板之後，但在形成一閘極絕緣體之前，(b)在形成為該閘極絕緣體之一部分的一種氧化矽層之後，但 在形成該閘極絕緣體的一閘極絕緣體材質堆疊另外的部分之前，(c)在已形成該閘極絕緣體材質堆疊之後，但在形成一閘極電極之前，(d)在形成該閘極電極的一閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，(e)在形成該閘極電極材質堆疊之後，但在形成該以矽為基底之金屬氧化物半導體裝置的一閘極結構之前，(f)在形成該閘極結構之後，但在形成閘極側壁間隙壁之前，以及(g)在形成該閘極側壁間隙壁之後。
  18. 如申請專利範圍第1項所述之方法，其中，該第二摻雜劑是在從下列所組成的一群組中選出的至少一期間植入：(a)在形成一基板之後，但在形成一閘極絕緣體之前，(b)在形成為該閘極絕緣體之一部分的一種氧化矽層之後，但在形成該閘極絕緣體的一閘極絕緣體材質堆疊另外的部分之前，(c)在已形成該閘極絕緣體材質堆疊之後，但在形成一閘極電極之前，(d)在形成該閘極電極的一閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，(e)在形成該閘極電極材質堆疊之後，但在形成該以矽為基底之金屬氧化物半導體裝置的該閘極結構之前，(f)在形成該閘極結構之後，但在形成一閘極側壁間隙壁之前，以及(g)在形成該閘極側壁間隙壁之後。
  19. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑以及該第二摻雜劑係更進一步缺乏BF的正價以及負價離子。
  20. 如申請專利範圍第1項所述之方法，其中，該第一摻雜劑 以及該第二摻雜劑係更進一步缺乏BF3的正價以及負價離子。
  21. 如申請專利範圍第1項所述之方法，其中，該裝置包括一FinFET裝置。
  22. 如申請專利範圍第1項所述之方法，其中，該第一部份完成體相同於該第二部分完成體。
  23. 一種製造以矽為基底之金屬氧化物半導體裝置的方法，包括：將一第一摻雜劑植入該裝置的一第一部份完成體中，該第一摻雜劑包括一第一雜訊降低種類；以及將一第二摻雜劑植入該裝置的一第二部分完成體中，該第二摻雜劑包括一第二雜訊降低種類，且該第二摻雜劑以及該第一摻雜劑具有相反的導電型態。
  24. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑以及該第二摻雜劑於同時間進行植入。
  25. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑於該第二摻雜劑之前進行植入。
  26. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑於該第二摻雜劑之後進行植入。
  27. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑植入至一第一深度，以及該第二摻雜劑植入至一第二深度。
  28. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑之一非雜訊降低部分的一峰值濃度以及該第二摻雜劑 之一非雜訊降低部分的一峰值濃度被植入至大約相同的一深度。
  29. 如申請專利範圍第23項所述之方法，其中，該第一雜訊降低種類包括氟。
  30. 如申請專利範圍第23項所述之方法，其中，該第一雜訊降低種類包括氯。
  31. 如申請專利範圍第23項所述之方法，其中，該第一雜訊降低種類包括重氫。
  32. 如申請專利範圍第23項所述之方法，其中，該第一雜訊降低種類包括氫。
  33. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑包括一n型材質，以及該第二摻雜劑包括一p型材質。
  34. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑包括一p型材質，以及該第二摻雜劑包括一n型材質。
  35. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑包括一材質，該材質選自AsF3、AsF5、PF3、PF5、SbF3、SbF5、及其於一電漿中所產生的相關離子。
  36. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑包括一材質，該材質選自BF3、BCl3、及其於一電漿中所產生的相關離子。
  37. 如申請專利範圍第23項所述之方法，其中，該第一摻雜劑是在從下列所組成的一群組中選出的至少一期間植入：(a)在形成一基板之後，但在形成一閘極絕緣體之前，(b)在形成為該閘極絕緣體之一部分的一種氧化矽層之 後，但在形成該閘極絕緣體的一閘極絕緣體材質堆疊另外的部分之前，(c)在已形成該閘極絕緣體材質堆疊之後，但在形成一閘極電極之前，(d)在形成該閘極電極的一閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，(e)在形成該閘極電極材質堆疊之後，但在形成該以矽為基底之金屬氧化物半導體裝置的一閘極結構之前，(f)在形成該閘極結構之後，但在形成一閘極側壁間隙壁之前，以及(g)在形成該閘極側壁間隙壁之後。
  38. 如申請專利範圍第23項所述之方法，其中，該第二摻雜劑是在從下列所組成的一群組中選出的至少一期間植入：(a)在形成一基板之後，但在形成一閘極絕緣體之前，(b)在形成為該閘極絕緣體之一部分的一種氧化矽層之後，但在形成該閘極絕緣體的一閘極絕緣體材質堆疊另外的部分之前，(c)在已形成該閘極絕緣體材質堆疊之後，但在形成一閘極電極之前，(d)在形成該閘極電極的一閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，(e)在形成該閘極電極材質堆疊之後，但在形成該以矽為基底之金屬氧化物半導體裝置的該閘極結構之前，(f)在形成該閘極結構之後，但在形成閘極側壁間隙壁之前，以及(g)在形成該閘極側壁間隙壁之後。
  39. 如申請專利範圍第23項所述之方法，其中，該裝置包括一FinFET裝置。
  40. 如申請專利範圍第23項所述之方法，其中，該第一部份完成體相同於該第二部分完成體。
  41. 一種製造以矽為基底之金屬氧化物半導體裝置的方法，包括：將一第一劑量的一第一摻雜劑植入該裝置的一第一部份完成體中，該第一摻雜劑包括一第一雜訊降低種類，該第一摻雜劑於從下列所組成的一群組中選出的至少一期間植入：(a)在形成一基板之後，但在形成一閘極絕緣體材質的一種氧化矽層之前，該第一劑量大於1E13 1/cm2，且該第一摻雜劑之一非雜訊降低部分的一峰值濃度的一植入深度不深於250nm，(b)在形成該閘極絕緣體材質的氧化矽層之後，但在形成該閘極絕緣體材質另外的部分之前，該第一劑量大於1E13 1/cm2，(c)在形成一閘極絕緣體材質堆疊之後，但在形成一閘極電極材質堆疊之前，且該第一劑量大於1E13 1/cm2，(d)在形成該閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，且該第一劑量大於1E13 1/cm2，(e)在形成一閘極電極材質之後，但在形成一閘極結構之前，且該第一劑量大於3E15 1/cm2，(f)在形成該閘極結構之後，但在形成一閘極側壁間隙壁之前，且對形成一延伸的該第一摻雜劑而言，該第一劑量大於4E14 1/cm2，以及 (g)在形成該閘極結構之後，但在形成該閘極側壁間隙壁之前，對形成一暈圈的該第一摻雜劑而言，該第一劑量大於1E13 1/cm2；(h)在形成該閘極側壁間隙壁之後的一結構，該第一劑量大於4E15 1/cm2；以及將一第二劑量的一第二摻雜劑植入該裝置的一第二部分完成體中，該第二摻雜劑於從下列所組成的一群組中選出的至少一期間植入：(a)在形成一基板之後，但在形成一閘極絕緣體材質之前，該第二劑量大於1E12 1/cm2，且該第二摻雜劑之一非雜訊降低部分的一峰值濃度的一植入深度不深於250nm，(b)在形成為該閘極絕緣體之一部分的一種氧化矽層之後，但在形成該閘極絕緣體材質堆疊另外的部分之前，且該第二劑量大於1E12 1/cm2，(e)在已形成該閘極絕緣體材質堆疊之後，但在形成該閘極電極材質之前，該第二劑量大於1E12 1/cm2，(d)在形成該閘極電極材質堆疊的一部分之後，但在完成該閘極電極材質堆疊之前，該第二劑量大於1E12 1/cm2，(e)在形成該閘極電極材質之後，但在形成該閘極結構之前，且該第二劑量係大於1E13 1/cm2，(f)在形成該閘極結構之後，但在形成該閘極 側壁間隙壁之前，且該第二劑量大於1E13 1/cm2，以及(g)在形成該閘極側壁間隙壁之後，且該第二劑量大於1E13 1/cm2；
  42. 如申請專利範圍第41項所述之方法，其中，該第二摻雜劑包括一第二雜訊降低種類。
  43. 如申請專利範圍第41項所述之方法，其中，該第二摻雜劑缺乏任何雜訊降低種類。
  44. 如申請專利範圍第41項所述之方法，其中，植入該第二摻雜劑包括在植入該第一摻雜劑期間植入該第二摻雜劑。
  45. 如申請專利範圍第41項所述之方法，其中，植入該第二摻雜劑包括在植入該第一摻雜劑之前植入該第二摻雜劑。
  46. 如申請專利範圍第41項所述之方法，其中，植入該第二摻雜劑包括在植入該第一摻雜劑之後植入該第二摻雜劑。
  47. 如申請專利範圍第41項所述之方法，其中，該第一摻雜劑植入至一第一深度，以及該第二摻雜劑植入至一第二深度。
  48. 如申請專利範圍第41項所述之方法，其中，該第一摻雜劑之非雜訊降低部分的峰值濃度以及該第二摻雜劑之非雜訊降低部分的峰值濃度被植入至大約相同的深度。
  49. 如申請專利範圍第41項所述之方法，其中，該第一雜訊降低種類包括氟。
  50. 如申請專利範圍第41項所述之方法，其中，該第一雜訊降低種類包括氯。
  51. 如申請專利範圍第41項所述之方法，其中，該第一雜訊降低種類包括重氫。
  52. 如申請專利範圍第41項所述之方法，其中，該第一雜訊降低種類包括氫。
  53. 如申請專利範圍第41項所述之方法，其中，該第一摻雜劑包括一n型材質，以及該第二摻雜劑包括一p型材質。
  54. 如申請專利範圍第41項所述之方法，其中，該第一摻雜劑包括一p型材質，以及該第二摻雜劑包括一n型材質。
  55. 如申請專利範圍第41項所述之方法，其中，植入該第一摻雜劑包括植入一材質，該材質選自：AsF3、AsF5、PF3、PF5、SbF3、SbF5及其於一電漿中所產生的相關離子。
  56. 如申請專利範圍第41項所述之方法，其中，植入該第一摻雜劑包括植入一材質，該材質選自：BF3、BCl3、及其於一電漿中所產生的相關離子。
  57. 如申請專利範圍第41項所述之方法，其中，該半導體裝置包括一FinFET裝置。
  58. 如申請專利範圍第41項所述之方法，其中，該第一部份完成體相同於該第二部分完成體。
TW097123616A 2007-06-29 2008-06-24 利用補償摻雜之半導體裝置雜訊降低 TWI449111B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/771,710 US7651920B2 (en) 2007-06-29 2007-06-29 Noise reduction in semiconductor device using counter-doping

Publications (2)

Publication Number Publication Date
TW200903661A TW200903661A (en) 2009-01-16
TWI449111B true TWI449111B (zh) 2014-08-11

Family

ID=40076129

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097123616A TWI449111B (zh) 2007-06-29 2008-06-24 利用補償摻雜之半導體裝置雜訊降低

Country Status (3)

Country Link
US (2) US7651920B2 (zh)
DE (2) DE102008064728B4 (zh)
TW (1) TWI449111B (zh)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2415890T3 (es) * 2005-09-09 2013-07-29 Zymogenetics, Inc. Procedimiento de preparación de proteínas triméricas
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
US8012862B2 (en) * 2007-11-22 2011-09-06 Panasonic Corporation Method for manufacturing semiconductor device using plasma doping
DE102008047127B4 (de) * 2008-05-30 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement
US8268729B2 (en) * 2008-08-21 2012-09-18 International Business Machines Corporation Smooth and vertical semiconductor fin structure
KR101107204B1 (ko) * 2008-12-29 2012-01-25 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101671188B1 (ko) * 2009-06-16 2016-11-01 주식회사 케이티 범용 가입자 식별 모듈 인증 방법 및 그 시스템
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US9171726B2 (en) * 2009-11-06 2015-10-27 Infineon Technologies Ag Low noise semiconductor devices
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8236659B2 (en) * 2010-06-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain feature profile for improving device performance and method of manufacturing same
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8513102B2 (en) * 2010-11-08 2013-08-20 Leonard Forbes Reduction of random telegraph signal (RTS) and 1/f noise in silicon MOS devices, circuits, and sensors
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
WO2012129454A2 (en) * 2011-03-24 2012-09-27 Advanced Technology Materials, Inc. Cluster ion implantation of arsenic and phosphorus
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9812291B2 (en) 2012-02-14 2017-11-07 Entegris, Inc. Alternate materials and mixtures to minimize phosphorus buildup in implant applications
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
JP6157809B2 (ja) * 2012-07-19 2017-07-05 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
WO2014120392A1 (en) * 2013-01-30 2014-08-07 Applied Materials, Inc. Methods for forming a molecular dopant monolayer on a substrate
US9245984B2 (en) * 2013-01-31 2016-01-26 Infineon Technologies Ag Reverse blocking semiconductor device, semiconductor device with local emitter efficiency modification and method of manufacturing a reverse blocking semiconductor device
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
MY180642A (en) * 2013-05-14 2020-12-04 Coriant Advanced Tech Llc Ultra-responsive phase shifters for depletion mode silicon modulators
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9553149B2 (en) * 2013-11-08 2017-01-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with a strained region and method of making
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
CN106571390B (zh) * 2015-10-13 2018-06-01 上海新昇半导体科技有限公司 半导体结构及其形成方法
US10026843B2 (en) 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
CN108573869B (zh) 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180470B1 (en) * 1996-12-19 2001-01-30 Lsi Logic Corporation FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements
US6194776B1 (en) * 1997-01-07 2001-02-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor circuit device having triple-well structure in semiconductor substrate, method of fabricating the same, and mask device for fabrication of the same
US6838716B2 (en) * 2000-04-14 2005-01-04 Fujitsu Limited CMOS image sensor and manufacturing method of the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889315A (en) * 1994-08-18 1999-03-30 National Semiconductor Corporation Semiconductor structure having two levels of buried regions
TW405155B (en) 1997-07-15 2000-09-11 Toshiba Corp Semiconductor device and its manufacture
US7332737B2 (en) * 2004-06-22 2008-02-19 Micron Technology, Inc. Isolation trench geometry for image sensors
US8076228B2 (en) * 2007-01-29 2011-12-13 Infineon Technologies Ag Low noise transistor and method of making same
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180470B1 (en) * 1996-12-19 2001-01-30 Lsi Logic Corporation FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements
US6194776B1 (en) * 1997-01-07 2001-02-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor circuit device having triple-well structure in semiconductor substrate, method of fabricating the same, and mask device for fabrication of the same
US6838716B2 (en) * 2000-04-14 2005-01-04 Fujitsu Limited CMOS image sensor and manufacturing method of the same

Also Published As

Publication number Publication date
DE102008002647B4 (de) 2012-04-19
US7651920B2 (en) 2010-01-26
DE102008002647A1 (de) 2009-01-02
DE102008064728B4 (de) 2013-03-21
US20100099231A1 (en) 2010-04-22
TW200903661A (en) 2009-01-16
US7947562B2 (en) 2011-05-24
US20090004806A1 (en) 2009-01-01

Similar Documents

Publication Publication Date Title
TWI449111B (zh) 利用補償摻雜之半導體裝置雜訊降低
US9252280B2 (en) MOSFET and method for manufacturing the same
US9633854B2 (en) MOSFET and method for manufacturing the same
KR100252866B1 (ko) 반도체소자 및 이의 제조방법
TWI497571B (zh) 不對稱磊晶及其應用方法
US7301208B2 (en) Semiconductor device and method for fabricating the same
US8026134B2 (en) Recessed drain and source areas in combination with advanced silicide formation in transistors
EP1245049A2 (en) Field effect transistor structure with partially isolated source/drain junctions and methods of making same
US8431468B2 (en) Noise reduction in semiconductor devices
US10128115B2 (en) Method of forming ultra-shallow junctions in semiconductor devices
KR20060053174A (ko) 고성능 ０．１ 서브마이크론 트랜지스터를 위한소스/드레인 구조물
US9735012B2 (en) Short-channel nFET device
US8933512B2 (en) MOSFET and method for manufacturing the same
KR20170074344A (ko) 반도체장치 및 그 제조 방법
US8716799B2 (en) Mosfet
US9054221B2 (en) Semiconductor device with a common back gate isolation region and method for manufacturing the same
US20120315733A1 (en) Method of fabricating gate elctrode using a treated hard mask
US11605726B2 (en) Semiconductor structure and method for forming the same
US10748809B2 (en) Semiconductor structure including inter-layer dielectric
US9865731B2 (en) Semiconductor device and manufacturing method thereof
CN102842603A (zh) Mosfet及其制造方法
CN102956703A (zh) 半导体器件及其制造方法
US9536974B2 (en) FET device with tuned gate work function
CN104425604B (zh) 晶体管及晶体管的形成方法
KR20060077160A (ko) 반도체 소자의 트랜지스터 제조 방법