DE102007018316A1 - Speichervorrichtung mit gemeinsam genutzter Referenz und entsprechendes Verfahren - Google Patents

Speichervorrichtung mit gemeinsam genutzter Referenz und entsprechendes Verfahren Download PDF

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Abstract

Eine Speichervorrichtung (100) weist einen ersten Kernspeicherbereich (120), einen zweiten Kernspeicherbereich (122), einen dritten Kernspeicherbereich (125) und einen vierten Kernspeicherbereich (126) sowie einen ersten gemeinsamen Referenzabschnitt (110) für den ersten Kernspeicherbereich (120) und den zweiten Kernspeicherbereich (122) und einen zweiten gemeinsamen Referenzabschnitt (114) für den dritten Kernspeicherbereich (125) und den vierten Kernspeicherbereich (126) auf. Eine Speichervorrichtung mit gemeinsam genutzten Signalen und ein entsprechendes Verfahren werden auch bereitgestellt.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Speichervorrichtungen, wie z.B. ROMs, MRAMs, FeRAMs, Flash-Speicher und dergleichen.
  • 1 stellt eine Speichervorrichtung nach dem Stand der Technik mit individuellen Referenzabschnitten 10, 12, 13 bzw. 14 für jeden Kernspeicherbereich 20, 22, 23 bzw. 24 dar. Jeder Kernspeicherbereich 20, 22, 23, 24 kann ein ROM-Kernspeicherbereich mit mehreren Bitleitungen 127 und Wortleitungen 121 sein, wobei die Bitleitungen von jedem Kernbereich mit einem entsprechenden Multiplexer 30, 32, 33, 34 verbunden sind, an welche Signale zur Dekodierung einer Spalte Y0 bis YM-1 und ein Referenzsignal YREF angelegt sind. An jeden Kernbereich kann eine virtuelle Betriebsspannung VDD (VVDD) über eine Spannungsleitung, welche als eine VVDD-Leitung bezeichnet wird, für jede Spalte des Speicherkerns angelegt sein. Nach einer Auswahl der Bitleitung zum Auslesen wird die VVDD-Leitung von einem Referenzpotenzial auf eine Betriebsspannung VDD aufgeladen. Die Referenzabschnitte 10, 12, 13, 14 weisen jeweils eine Bitleitungsreferenz BLREF 19 und eine virtuelle VDD-Referenz VVDDREF 18 für einen entsprechenden Kernbereich auf. Wenn der Speicher in Worten von N Bit organisiert ist, von zum Beispiel 16 Bit, dann werden für jede Bit-Ausgabe sowohl VVDDREF als auch VVDD von einem Referenzpotenzial VSS auf eine Betriebsspannung VDD geschaltet. Während einer Leseoperation kann dann eine Referenzbitleitung BLREF mit der Bitleitung BL des entsprechenden Kernbereichs 20 verwendet werden, um den Wert der Bitleitung BL zu lesen.
  • Jeder Multiplexer 30, 32 weist einen Schaltungsteil auf, welcher für die Aktivierung oder die Auswahl einer Referenzspalte bestimmt ist, wobei der Schaltungsteil als ein Referenz-Multiplexer 35, 36 bezeichnet wird. An dem Ausgang von jedem Bitleitungs-Multiplexer 30, 32 befindet sich eine entsprechende Logik 40, 42 zur Auswahl oder zum Aufheben der Auswahl, welche jeweils ein Referenzsignal DLREF von dem Referenz-Multiplexer und ein Multiplexer-Ausgangssignal DL einem entsprechenden Leseverstärker 50, 52 bereitstellt.
  • Es ist eine Aufgabe der vorliegenden Erfindung, die Speichervorrichtung nach dem Stand der Technik hinsichtlich einer Bereitstellung von Referenzsignalen zu verbessern.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Erfindungsgemäß wird diese Aufgabe durch ein Verfahren nach Anspruch 1 und eine Speichervorrichtung nach Anspruch 3 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
  • Vorab sei darauf hingewiesen, dass der Begriff Speicherbereich in diesem Dokument synonym zum Begriff Speicherarray verwendet wird.
  • Die vorliegende Erfindung stellt eine Speichervorrichtung bereit, welche einen ersten Speicherbereich, einen zweiten Speicherbereich, vorzugsweise einen dritten Speicherbereich und einen vierten Speicherbereich sowie einen ersten gemeinsamen Referenzabschnitt für den ersten Speicherbereich und den zweiten Speicherbereich und vorzugsweise einen zweiten gemeinsamen Referenzabschnitt für den dritten Speicherbereich und den vierten Speicherbereich umfasst.
  • Die vorliegende Erfindung stellt auch eine Speichervorrichtung bereit, welche einen ersten Speicherbereich, einen ersten Multiplexer, welcher mit dem ersten Speicherbereich verbunden ist und einen ersten Bitleitungsausgang aufweist, einen ersten Leseverstärker, welchem der erste Bitleitungsausgang zugeführt ist, einen zweiten Speicherbereich, einen zweiten Multiplexer, welcher mit dem zweiten Speicherbereich verbunden ist und einen zweiten Bitleitungsausgang aufweist, einen zweiten Leseverstärker, welchem der zweite Bitleitungsausgang zugeführt ist, und einen Referenz-Multiplexer-Abschnitt, welcher eine gemeinsame Bitleitungsreferenz zum Einsatz mit dem ersten und dem zweiten Bitleitungsausgang aufweist, umfasst.
  • Die vorliegende Erfindung stellt auch ein Verfahren zum Betrieb einer Speichervorrichtung bereit, welches umfasst:
    Multiplexen eines ersten Speicherbereichs, wobei ein erstes Bitleitungsausgangssignal und ein erstes Bitleitungsreferenzsignal verwendet werden; und
    Multiplexen eines zweiten Speicherbereichs, wobei ein zweites Bitleitungsausgangssignal und das erste Bitleitungsreferenzsignal verwendet werden.
  • Vorzugsweise umfasst das erfindungsgemäße Verfahren darüber hinaus:
    Multiplexen eines dritten Speicherbereichs, wobei ein drittes Bitleitungsausgangssignal und ein zweites Bitleitungsreferenzsignal verwendet werden; und
    Multiplexen eines vierten Speicherbereichs, wobei ein viertes Bitleitungsausgangssignal und das zweite Bitleitungsreferenzsignal verwendet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 stellt eine Speichervorrichtung nach dem Stand der Technik dar.
  • 2 stellt schematisch eine erfindungsgemäße Ausführungsform einer Speichervorrichtung dar.
  • 3 stellt die Unterschiede zwischen dem Multiplexer-Abschnitt nach dem Stand der Technik und dem Multiplexer-Abschnitt der Ausführungsform der 2 dar.
  • 4 stellt die Unterschiede zwischen der Auswahllogik und dem Leseverstärkerabschnitt nach dem Stand der Technik und denjenigen der Ausführungsform der 2 dar.
  • 5 stellt eine weitere Ausführungsform dar, wobei Leseverstärkerausgänge einem gemeinsamen Ausgangstreiber zugeführt werden.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • 2 stellt schematisch eine bevorzugte erfindungsgemäße Ausführungsform eines ROMs einer Speichervorrichtung 100 dar.
  • Mehrere ROM-Kernbereiche 120, 122, 123, 124, 125, 126, usw. sind vorhanden. Zwischen jeweils einem Paar von Kernbereichen 120, 122; 123, 124 bzw. 125, 126 ist jeweils ein Referenzabschnitt 110, 111 bzw. 114 vorhanden, welcher dieselbe Anzahl von Wortleitungen wie die benachbarten Kernbereiche aufweist. Zwischen den Kernbereichen 122 und 123 von benachbarten Kernbereichspaaren ist keine Referenzspalte vorhanden. Jedes Kernbereichspaar weist daher nur einen einzigen Referenzabschnitt auf und definiert ein Kernbereichspaar mit gemeinsam genutzter Referenz 128.
  • Jeder Referenzabschnitt 110, 111 bzw. 114 empfängt daher ein VVDDREF-Spannungssignal und stellt ein BLREF-Bitleitungs-Referenzsignal für die Multiplexer und die Signalverstärker von seinem jeweiligen Kernbereichspaar 120, 122; 123, 124 bzw. 125, 126 bereit, wie es im Folgenden beschrieben wird.
  • Diese Kernbereichspaarstruktur mit einem Referenzabschnitt sorgt für mehrere Vorteile:
    • (1) Der Aufbau verringert den dynamischen Leistungsverbrauch, da die Schaltleistung der hochkapazitiven VVDDREF- und BLREF-Leitungen um die Hälfte verringert wird.
    • (2) Der Flächenbedarf wird verringert, da der Referenzabschnitt gemeinsam genutzt wird.
    • (3) Der Referenzabschnitt für die Multiplexer und die Logik zur Auswahl oder zum Aufheben der Auswahl und die Referenzsignale für die Leseverstärker können einfacher gemeinsam genutzt werden, wie es im Folgenden beschrieben wird.
  • Indem die Kernbereichspaare mit gemeinsam genutzter Referenz ausgebildet werden, werden vorteilhafterweise globale Referenzsignale für alle Kernbereiche 120, 122-126 vermieden. Die vorliegende Struktur stellt dabei die Bitleitungsreferenz-Signalerzeugung gerade in der Nähe derjenigen Kernbereiche bereit, welche die Referenzsignale zum Multiplexen verwenden und vermeidet dadurch Nachteile von mit globalen Referenzsignalen arbeitenden Bitzellen und einem parasitären Prozess, welcher mit globalen Referenzsignalen verbunden ist, wodurch der Speicheraufbau erleichtert wird. Mit anderen Worten ist die Nachführung von Referenzspannungen über einen Compiler-Range bzw. Bitbereich günstiger als wenn eine globale Referenzspannung für alle Speicherkernbereiche vorhanden ist.
  • Die Multiplexer 130, 132 für die Kernbereiche 120, 122 können auch einen gemeinsam genutzten Referenz-Multiplexer-Abschnitt 138 aufweisen, welcher über eine VVDDREF-Signalleitung 119 und eine BLREF-Signalleitung 118 mit dem Referenzabschnitt 110 verbunden ist. Dieser gemeinsam genutzte Referenz-Multiplexer-Abschnitt 138 kann seinen Ausgang gemäß einem entsprechenden Datenleitungsausgang DL für eine Bitleitung von jedem Multiplexer 130, 132 nachführen und stellt daher das Datenleitungssignal DLREF 151 zur Verwendung mit den DL- Ausgangssignalen von jedem der Multiplexer 130, 132 bereit. Das DLREF-Signal kann dann von den Leseverstärkern 150, 152 verwendet werden, wobei jeder davon eines der Ausgangsbitleitungssignale DL der Multiplexer 130, 132 verwendet, um die Bitleitungsspannungsschwankungen besser zu bestimmen und den Speicherbereich zu lesen. Wenn das DLREF-Signal von einer globalen Quelle käme, welche möglicherweise physikalisch entfernt von dem Speicherbereich liegt, würden störende Veränderungen, wie z.B. Verzögerungen, welche aufgrund der Entfernung vorhanden sind, eine genaue Nachführung des DLREF-Signals und der DL-Signale im Vergleich zur vorliegenden Erfindung erschweren.
  • 3 und 4 stellen die Unterschiede zwischen den Multiplexer-Abschnitten 30, 32, 40, 42 nach dem Stand der Technik und den Multiplexer-Abschnitten der Ausführungsform der 2 dar. Der Referenz-Multiplexer 138 weist einen Multiplexer-Ansteuerabschnitt 140, welcher eine Steuerung 142 zur Auswahl und zum Aufheben der Auswahl des Referenz Multiplexers und eine Steuerung 144 zur Auswahl und zum Aufheben der Auswahl der jeweiligen Multiplexer 130, 132 umfasst. Dabei wählt der jeweilige Multiplexer 130, 132 die entsprechende Bitleitung aus.
  • Eine Leseverstärkeransteuerlogik 146 zur Auswahl und zum Aufheben der Auswahl von Leseverstärkern 150, 152 empfängt, wie es in 4 dargestellt ist, Bitleitungssignale von Multiplexern, um die Bitleitungsdaten DL und ein gemeinsames DLREF-Signal den Leseverstärkern 150, 152 bereitzustellen. In einer DL-DLREF-Spannungsausgleichsschaltung 148 werden die Spannungen für jeden Datenpunkt DL<0> von dem Multiplexer 130, DL<1> von dem Multiplexer 132 und DLREF von dem Referenz-Multiplexer 138 abgeglichen. Die DL<0>- und DLREF-Signale werden dann dem Leseverstärker 150 zugeführt, und die DL<1>- und DLREF-Signale werden dem Leseverstärker 152 zugeführt. Die Leseverstärker 150, 152 werden aktiviert, um die Datenleitungsdaten zu erfassen und einen digitalen Ausgangswert bereitzustellen.
  • 5 stellt eine weitere Ausführungsform dar, bei welcher Leseverstärkerausgaben einem gemeinsamen Ausgangstreiber zugeführt werden, und bei welcher ein Leseverstärkermultiplexer 200 vorhanden ist, um ein Signal den gemeinsam genutzten Referenz-Multiplexer-Abschnitten 138, 139 bereitzustellen. Dadurch kann die Anzahl der Ausgangtreiber 260, 262 halbiert werden. Eine Ausgabe eines Leseverstärkers 150 oder eine Ausgabe eines Leseverstärkers 153 kann über den Treiber 260 ausgegeben werden, und eine Ausgabe eines Leseverstärkers 152 oder eine Ausgabe eines Leseverstärkers 154 kann über den Treiber 262 ausgegeben werden. Wenn SAMUX<0> aktiviert ist, stellen die Leseverstärker 150, 152 über die Ausgangstreiber 260, 262 Ausgangssignale bereit, und wenn SAMUX<1> aktiviert ist, stellen die Leseverstärker 153, 154 Ausgangssignale über die Ausgangtreiber 260, 262 bereit. Daher können zum Beispiel 32 Bit gemultiplexed werden, was doppelt soviel ist, was ein 16-Bit-Multiplexer zur Verfügung stellen kann.
  • Die Kernspeicherbereiche weisen mehrere ROM-Speichertransistorzellen auf, welche auf eine logische Eins oder eine logische Null gesetzt werden können, indem typischerweise eine Drain-Leitung des Transistors mit einer der Bitleitungen verbunden bzw. nicht verbunden ist. Wenn die VVDD auf eine Spannung VDD gelegt wird, tritt eine Spannung an der Source-Leitung des Transistors wie auch an einer Wortleitung, welche mit einem Gate des Transistors verbunden ist, auf, so dass eine bestimmte Zeit später abhängig von dem logischen Wert der Transistorzelle eine Spannung oder keine Spannung auf der Bitleitung auftritt. Indem jede Spalte gemultiplexed wird, kann jede Zelle ausgelesen werden. Zur Unterstützung eines Abfragens der Spannung auf einer Bitleitung kann der gemeinsam genutzte Referenz-Multiplexer-Abschnitt 138 gleichzeitig mit der VVDD ein VVDDREF-Signal zu dem Referenz- oder Dummy-Abschnitt 110 schicken, welcher zum Beispiel Zellen mit einer logischen Eins oder mit einer logischen Null oder eine Kombination von Zellen mit einer logischen Null und einer logischen Eins aufweisen kann, um dadurch eine Bitleitungsreferenz BLREF bereitzustellen, welche von jedem Multiplexer 130, 132 verwendet werden kann, um einem Leseverstärker zum Auswerten ein Signal zur Verfügung zu stellen.
  • Obwohl die vorliegende Erfindung mit Bezug auf eine ROM-Speichervorrichtung beschrieben worden ist, ist die vorliegende Erfindung auf andere Speichervorrichtungen, wie z.B. MRAMs, FeRAMs oder Flash-Speicher, anwendbar und ist insbesondere für eingebettete Speicherbereiche, welche in verschiedenen Größen entworfen werden können, vorteilhaft.

Claims (15)

  1. Verfahren zum Betrieb einer Speichervorrichtung, umfassend: Multiplexen eines ersten Kernspeicherbereichs (120; 125), wobei ein erstes Bitleitungsausgangssignal (DL<0>; DL<N-2>) und ein Bitleitungsreferenzsignal (BLREF) verwendet werden, Multiplexen eines zweiten Kernspeicherbereichs (122; 126), wobei ein zweites Bitleitungsausgangssignal (DL<1>; DL<N-1>) und das erste Bitleitungsreferenzsignal (BLREF) verwendet werden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Verfahren weiter umfasst: Multiplexen eines dritten Kernspeicherbereichs (125), wobei ein drittes Bitleitungsausgangssignal (DL(<N-2>) und ein weiteres Bitleitungsreferenzsignal (BLREF) verwendet werden; und Multiplexen eines vierten Kernspeicherbereichs (126), wobei ein viertes Bitleitungsausgangssignal (DL<N-1>) und das weitere Bitleitungsreferenzsignal (BLREF) verwendet werden.
  3. Speichervorrichtung umfassend: einen ersten Kernspeicherbereich (120; 125), einen zweiten Kernspeicherbereich (122; 126), und einen gemeinsamen Referenzabschnitt (110; 114) für den ersten Kernspeicherbereich (120; 125) und den zweiten Kernspeicherbereich (122; 126).
  4. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der erste Kernspeicherbereich (120; 125) und der zweite Kernspeicherbereich (122; 126) und der gemeinsame Referenzabschnitt (110; 114) dieselbe Anzahl von Wortleitungen aufweisen.
  5. Speichervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der gemeinsame Referenzabschnitt (110; 114) einen Referenzbitleitungsausgang (BLREF) aufweist.
  6. Speichervorrichtung nach einem der Ansprüche 3-5, dadurch gekennzeichnet, dass die Speichervorrichtung (100) darüber hinaus einen ersten Multiplexer (130; 133) für den ersten Kernspeicherbereich (120; 125), einen zweiten Multiplexer (132; 134) für den zweiten Kernspeicherbereich (122; 126) und einen gemeinsamen Multiplexer-Referenz-Abschnitt (138; 139) für den ersten Multiplexer (130; 133) und den zweiten Multiplexer (132; 134) umfasst, und dass der gemeinsame Multiplexer-Referenz-Abschnitt (138; 139) einen Referenzbitleitungsausgang (DLREF) bereitstellt.
  7. Speichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die Speichervorrichtung (100) darüber hinaus einen ersten Leseverstärker (150; 153) für den ersten Multiplexer (130; 133) und einen zweiten Leseverstärker (152; 154) für den zweiten Multiplexer (132; 134) umfasst, und dass der gemeinsame Multiplexer-Referenz-Abschnitt (138; 139) ein gemeinsames digitales Referenzsignal (DLREF) für Signale (DL<0>, DL<1>; DL<N-2>, DL<N-1>), welche zu dem ersten Leseverstärker (150; 153) und dem zweiten Leseverstärker (152; 154) geschickt werden, bereitstellt.
  8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass der erste Multiplexer (130; 133) einen ersten Bitleitungsausgang (DL<0>; DL<N-2>) aufweist, dass der erste Leseverstärker (150; 153) eingangsseitig mit dem ersten Bitleitungsausgang (DL<0>; DL<N-2>) verbunden ist, dass der zweite Multiplexer (132; 134) einen zweiten Bitleitungsausgang (DL<1>; DL<N-1>) aufweist, dass der zweite Leseverstärker (152; 154) eingangsseitig mit dem zweiten Bitleitungsausgang (DL<1>; DL<N-1>) verbunden ist, und dass der Referenz-Multiplexer-Abschnitt (138; 139) das gemeinsame digitale Referenzsignal (DLREF) zur Verwendung zusammen mit dem ersten Bitleitungsausgang (DL<0>; DL<N-2>) und dem zweiten Bitleitungsausgang (DL<1>; DL<N-1>) bereitstellt.
  9. Speichervorrichtung nach einem der Ansprüche 3-8, dadurch gekennzeichnet, dass die Speichervorrichtung zusätzlich einen dritten Kernspeicherbereich (125), einen vierten Kernspeicherbereich (126), und einen weiteren gemeinsamen Referenzabschnitt (114) für den dritten Kernspeicherbereich (125) und den vierten Kernspeicherbereich (126) umfasst.
  10. Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass der dritte Kernspeicherbereich (125) und der vierte Kernspeicherbereich (126) und der weitere gemeinsame Referenzabschnitt (114) dieselbe Anzahl von Wortleitungen aufweisen.
  11. Speichervorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Speichervorrichtung (100) einen dritten Multiplexer (133) für den dritten Kernspeicherbereich (125), einen vierten Multiplexer (134) für den vierten Kernspeicherbereich (126) und einen weiteren gemeinsamen Multiplexer-Referenz-Abschnitt (139) umfasst, und dass der weitere gemeinsame Multiplexer-Referenz-Abschnitt (139) einen weiteren Referenzbitleitungsausgang (DLREF) bereitstellt.
  12. Speichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die Speichervorrichtung (100) darüber hinaus einen dritten Leseverstärker (153) für den dritten Multiplexer (133) und einen vierten Leseverstärker (154) für den vierten Multiplexer (134) umfasst, und dass der weitere gemeinsame Multiplexer-Referenz-Abschnitt (139) ein gemeinsames digitales Referenzsignal (DLREF) für Signale (DL<2>, DL<3>; DL<N-2>, DL<N-1>), welche zu dem dritten Leseverstärker (153) und dem vierten Leseverstärker (154) geschickt werden, bereitstellt.
  13. Speichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die Speichervorrichtung (100) darüber hinaus einen Leseverstärker-Multiplexer (200), welcher mit dem ersten Leseverstärker (150), dem zweiten Leseverstärker (152), dem dritten Leseverstärker (153) und dem vierten Leseverstärker (154) verbunden ist, und zwei Ausgangstreiber (260, 262), welche jeweils mit zwei der Leseverstärkern (150, 152; 153, 154) verbunden sind, umfasst.
  14. Speichervorrichtung nach einem der Ansprüche 3-13, dadurch gekennzeichnet, dass mindestens einer der Kernspeicherbereiche (120, 122, 125, 126) ein ROM-Speicherbereich ist.
  15. Speichervorrichtung nach einem der Ansprüche 3-14, dadurch gekennzeichnet, dass die Speichervorrichtung zur Durchführung des Verfahrens nach Anspruch 1 oder 2 ausgestaltet ist.
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