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Die vorliegende Erfindung betrifft allgemein einen Speicherbaustein. Insbesondere betrifft die vorliegende Offenbarung ein Verfahren und ein System zum Auslesen von Speicherzellen in einem Speicherbaustein.
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Referenzspeicherzellen in Speicherbausteinen werden zum Detektieren des Zustandes einer Speicherzelle, die mindestens zwei Speicherzustände besitzt, verwendet. Eine Referenzleitung ist Teil einer Referenzspeicherzelle. Viele Referenzspeicherzellen umfassen derzeit weitere Leitungen, die als Abschirmungsleitungen bezeichnet werden, um die Referenzleitungen vor Übersprechen zu schützen. Die Abschirmungsleitungen vergrößern jedoch die Fläche des Speicherbausteins.
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In Druckschrift
US 2004/0001361 A1 wird ein Speicher und ein dazugehöriges Ausleseschema beschrieben, bei dem ein Impedanz-Gleichgewicht zwischen dem Datensignalpfad und dem Referenzsignalpfad erhalten wird. Dazu wird beim Auslesen die Referenzleitung, die Teil eines ausgewählten Subarrays des Speichers ist, mit der Datenleitung eines nicht ausgewählten Subarrays gekoppelt.
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In Druckschrift
DE 10 2007 018 316 A1 ist eine Speichervorrichtung offenbart, welche mehrere Speicher-Kernbereiche aufweist, wobei zwischen jeweils einem Paar von Kernbereichen ein Referenzabschnitt angeordnet ist. Bei den so ausgebildeten Kernbereichspaaren mit gemeinsam genutzter Referenz werden die Bitleitungsreferenz-Signale in der Nähe derjenigen Speicher-Kernbereiche erzeugt, welche die Referenzsignale zum Multiplexen verwenden, so dass auf eine globale Bereitstellung von Referenzsignalen für ein Bitzellenfeld vermieden werden kann.
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Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und ein System zum Auslesen von Speicherzellen ohne die Notwendigkeit von Abschirmungsleitungen, um so Fläche zu sparen, zur Verfügung zu stellen.
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Die Aufgabe wird durch einen Speicherbaustein gemäß dem Anspruch 1 und ein Verfahren gemäß dem Anspruch 4 gelöst.
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In einer Ausführungsform umfasst der Speicherbaustein mehrere erste Datenleitungen und mehrere zweite Datenleitungen und eine erste Multiplexer-Struktur, die mit den mehreren ersten Datenleitungen gekoppelt ist, wobei die erste Multiplexer-Struktur einen ersten Multiplexer aufweist, der eingangsseitig mit einem ersten Satz Datenleitungen der mehreren ersten Datenleitungen und einer ersten Low-Referenzleitung gekoppelt ist, und einen zweiten Multiplexer, der eingangsseitig mit einem zweiten Satz Datenleitungen der mehreren ersten Datenleitungen und einer zweiten Low-Referenzleitung gekoppelt ist. Ferner umfasst der Speicherbausteineine zweite Multiplexer-Struktur, die mit den mehreren zweiten Datenleitungen gekoppelt ist, wobei die zweite Multiplexer-Struktureinen dritten Multiplexer aufweist, der eingangsseitig mit einem ersten Satz Datenleitungen der mehreren zweiten Datenleitungen und einer ersten High-Referenzleitung gekoppelt ist, und einen vierten Multiplexer, der eingangsseitig mit einem zweiten Satz Datenleitungen der mehreren zweiten Datenleitungen und einer zweiten High-Referenzleitung gekoppelt ist. Ferner umfasst der Speicherbaustein eine dritte Multiplexer-Struktur, die eingangsseitig mit den Ausgängen der ersten Multiplexer-Struktur und der zweiten Multiplexer-Struktur gekoppelt ist und eine Steuerung, die derart eingerichtet ist, dass sie die erste Multiplexer-Struktur und die zweite Multiplexer-Struktur mittels eines Datensteuersignals zum Auswählen einer Datenleitung, und eines Referenzsteuersignals zum Auswählen einer Low-Referenzleitung und einer High-Referenzleitung ansteuert, derart, dass im Betrieb an jedem der Multiplexer der ersten Multiplexer-Struktur und der zweiten Multiplexer-Struktur jeweils nur entweder eine Datenleitung oder eine Referenzleitung ausgelesen wird, so dass wenn eine Datenleitung von einem Satz Datenleitungen der mehreren ersten Datenleitungen ausgelesen wird, von dem jeweils anderen Multiplexer der ersten Multiplexer-Struktur das jeweilige Low-Referenzsignal ausgelesen wird, und wenn eine Datenleitung von einem Satz Datenleitungen der mehreren zweiten Datenleitungen ausgelesen wird, von dem jeweils anderen Multiplexer der zweiten Multiplexer-Struktur das jeweilige High-Referenzsignal ausgelesen wird. Ferner umfasst der Speicherbaustein eine Referenzsignalerzeugungseinheit, die mit der dritten Multiplexer-Struktur und mindestens einem Leseverstärker gekoppelt ist.
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In einer Ausführungsform umfasst ein Verfahren das Bereitstellen mehrerer erster Datenleitungen und mehrerer zweiter Datenleitungen und das Bereitstellen einer ersten Multiplexer-Struktur, die mit den mehreren ersten Datenleitungen gekoppelt ist, wobei die erste Multiplexer-Struktureinen ersten Multiplexer aufweist, der eingangsseitig mit einem ersten Satz Datenleitungen der mehreren ersten Datenleitungen und einer ersten Low-Referenzleitung gekoppelt ist, und einen zweiten Multiplexer, der eingangsseitig mit einem zweiten Satz Datenleitungen der mehreren ersten Datenleitungen und einer zweiten Low-Referenzleitung gekoppelt ist. Ferner umfasst das Verfahren das Bereitstellen einer zweiten Multiplexer-Struktur, die mit den mehreren zweiten Datenleitungen gekoppelt ist, wobei die zweite Multiplexer-Struktur einen dritten Multiplexer aufweist, der eingangsseitig mit einem ersten Satz Datenleitungen der mehreren zweiten Datenleitungen und einer ersten High-Referenzleitung gekoppelt ist, und einen vierten Multiplexer, der eingangsseitig mit einem zweiten Satz Datenleitungen der mehreren zweiten Datenleitungen und einer zweiten High-Referenzleitung gekoppelt ist. Ferner umfasst das Verfahren das Bereitstellen einer dritten Multiplexer-Struktur, die eingangsseitig mit den Ausgängen der ersten Multiplexer-Struktur und der zweiten Multiplexer-Struktur gekoppelt ist. Das Verfahren umfasst ferner das Steuern der ersten Multiplexer-Struktur und der zweiten Multiplexer-Struktur mittels eines Datensteuersignals zum Auswählen einer Datenleitung, und eines Referenzsteuersignals zum Auswählen einer Low-Referenzleitung und einer High-Referenzleitung derart, dass im Betrieb an jedem der Multiplexer der ersten Multiplexer-Struktur und der zweiten Multiplexer-Struktur jeweils nur entweder eine Datenleitung oder eine Referenzleitung ausgelesen wird, so dass wenn eine Datenleitung von einem Satz Datenleitungen der mehreren ersten Datenleitungen ausgelesen wird, von dem jeweils anderen Multiplexer der ersten Multiplexer-Struktur das jeweilige Low-Referenzsignal ausgelesen wird, und wenn eine Datenleitung von einem Satz Datenleitungen der mehreren zweiten Datenleitungen ausgelesen wird, von dem jeweils anderen Multiplexer der zweiten Multiplexer-Struktur das jeweilige High-Referenzsignal ausgelesen wird. Ferner umfasst das Verfahren das Erzeugen eines Referenz-Ausgangssignals aus dem ausgelesenen Referenzsignal und Bereitstellen desselben für mindestens einen Leseverstärker.
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In einem Beispiel umfasst ein Verfahren Folgendes: Auswählen, durch mindestens einen ersten Multiplexer, mindestens einer Low-Referenzleitung, Auswählen, durch mindestens einen zweiten Multiplexer, mindestens einer High-Referenzleitung, und Senden, durch eine Referenzspeicherzelle, der mindestens einen Referenzleitung und mindestens einer High-Referenzleitung an mindestens einen Leseverstärker.
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Verschiedene Ausgestaltungen und Weiterbildungen der Erfindung sind in den abhängigen Patentansprüchen angegeben.
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In einer Ausgestaltung des Speicherbausteins umfasst der mindestens eine erste Multiplexer einen ersten Multiplexer, der mit einem ersten Satz Datenleitungen der mehreren ersten Datenleitungen gekoppelt ist. Der mindestens eine erste Multiplexer umfasst weiterhin einen zweiten Multiplexer, der mit einem zweiten Satz Datenleitungen der mehreren ersten Datenleitungen gekoppelt ist.
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In einer Ausgestaltung des Speicherbausteins umfassen die mehreren ersten Datenleitungen eine vorgegebene Anzahl von Datenbits und der erste Satz Datenleitungen und der zweite Satz Datenleitungen umfassen jeweils die Hälfte der vorgegebenen Anzahl von Datenbits.
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In einer Ausgestaltung des Speicherbausteins umfasst der mindestens eine zweite Multiplexer einen dritten Multiplexer, der mit einem ersten Satz Datenleitungen der mehreren zweiten Datenleitungen gekoppelt ist. Der mindestens eine zweite Multiplexer umfasst weiterhin einen vierten Multiplexer, der mit einem zweiten Satz Datenleitungen der mehreren zweiten Datenleitungen gekoppelt ist.
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In einer Ausgestaltung des Speicherbausteins umfassen die mehreren zweiten Datenleitungen eine vorgegebene Anzahl von Datenbits und der erste Satz Datenleitungen und der zweite Satz Datenleitungen umfassen jeweils die Hälfte der vorgegebenen Anzahl von Datenbits.
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In einer Ausgestaltung des Speicherbausteins umfasst die mindestens eine Low-Referenzleitung eine erste Low-Referenzleitung, die mit dem ersten Satz Datenleitungen der mehreren ersten Datenleitungen bereitgestellt wird. Die mindestens eine Low-Referenzleitung umfasst weiterhin eine zweite Low-Referenzleitung, die mit dem zweiten Satz Datenleitungen der mehreren ersten Datenleitungen bereitgestellt wird.
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In einer Ausgestaltung des Speicherbausteins umfasst die mindestens eine High-Referenzleitung eine erste High-Referenzleitung, die mit dem ersten Satz Datenleitungen der mehreren zweiten Datenleitungen bereitgestellt wird. Die mindestens eine High-Referenzleitung umfasst weiterhin eine zweite High-Referenzleitung, die mit dem zweiten Satz Datenleitungen der mehreren zweiten Datenleitungen bereitgestellt wird.
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In einer Weiterbildung umfasst der Speicherbaustein mindestens einen vierten Multiplexer, der mit dem mindestens einen ersten Multiplexer und dem mindestens einen zweiten Multiplexer und dem mindestens einen Leseverstärker gekoppelt ist.
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In einem Beispiel umfassen die mehreren ersten Datenleitungen und die mehreren zweiten Datenleitungen mindestens eine von mehreren Oberabschnitts-Datenleitungen oder mehreren Unterabschnitts-Datenleitungen.
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In einer Ausgestaltung des Verfahrens umfasst das Bereitstellen mindestens einer Low-Referenzleitung mit mehreren ersten Datenleitungen Folgendes: Teilen einer vorgegebenen Anzahl von Bits in den mehreren ersten Datenleitungen in die Hälfte der vorgegebenen Anzahl von Bits; und Bereitstellen der mindestens einen Low-Referenzleitung zwischen der Hälfte der vorgegebenen Anzahl von Bits.
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In einer Ausgestaltung des Verfahrens umfasst das Bereitstellen mindestens einer High-Referenzleitung mit mehreren zweiten Datenleitungen Folgendes: Teilen einer vorgegebenen Anzahl von Bits in den mehreren zweiten Datenleitungen in die Hälfte der vorgegebenen Anzahl von Bits; und Bereitstellen der mindestens einen High-Referenzleitung zwischen der Hälfte der vorgegebenen Anzahl von Bits.
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In einem Beispiel umfasst ein Verfahren das Auswählen einer Low-Referenzleitung aus der mindestens einen Low-Referenzleitung auf der Grundlage der ausgewählten mindestens einen ersten Datenleitung und das Auswählen einer High-Referenzleitung aus der mindestens einen High-Referenzleitung auf der Grundlage der ausgewählten mindestens einen zweiten Datenleitung Folgendes: Auswählen mindestens einer Low-Referenzleitung unter den mehreren ersten Datenleitungen durch mindestens einen ersten Multiplexer auf der Grundlage eines Referenz-Steuersignals oder eines Daten-Steuersignals; und Auswählen mindestens einer High-Referenzleitung unter den mehreren zweiten Datenleitungen durch mindestens einen zweiten Multiplexer auf der Grundlage eines Referenz-Steuersignals oder eines Daten-Steuersignals.
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In einem weiteren Beispiel umfasst das Verfahren Folgendes: Auswählen einer Low-Referenzleitung aus der mindestens einen Low-Referenzleitung, die nicht mit der ausgewählten mindestens einen ersten Datenleitung bereitgestellt wird, durch mindestens einen dritten Multiplexer; und Auswählen einer High-Referenzleitung aus der mindestens einen High-Referenzleitung, die nicht mit der ausgewählten mindestens einen zweiten Datenleitung bereitgestellt wird, durch mindestens einen vierten Multiplexer.
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In einer Ausgestaltung des Verfahrens umfasst das Senden einer Kombination der ausgewählten Low-Referenzleitung und der ausgewählten High-Referenzleitung und der ausgewählten mindestens einen ersten Datenleitung und der ausgewählten mindestens einen zweiten Datenleitung an mindestens einen Leseverstärker Folgendes: Senden, durch eine Referenzsignalerzeugungseinheit, der Kombination der ausgewählten Low-Referenzleitung und der ausgewählten High-Referenzleitung als ein Mittelpunktreferenz-Eingangssignal (Eingangssignal R), der ausgewählten mindestens einen ersten Datenleitung und der ausgewählten mindestens einen zweiten Datenleitung an einen ersten Leseverstärker und der ausgewählten mindestens einen ersten Datenleitung und der ausgewählten mindestens einen zweiten Datenleitung an einen zweiten Leseverstärker.
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In einer Weiterbildung umfasst das Verfahren Folgendes:
Erzeugen, durch den mindestens einen Leseverstärker, mindestens einer Datenausgabe auf der Grundlage der Kombination der ausgewählten Low-Referenzleitung und der ausgewählten High-Referenzleitung (Eingangssignal R) und der ausgewählten mindestens einen ersten Datenleitung und der ausgewählten mindestens einen zweiten Datenleitung.
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In einer Ausgestaltung des Verfahrens umfasst das Erzeugen, durch den mindestens einen Leseverstärker, mindestens einer Datenausgabe auf der Grundlage der Kombination der ausgewählten Low-Referenzleitung und der ausgewählten High-Referenzleitung (Eingangssignal R) und der ausgewählten mindestens einen ersten Datenleitung und der ausgewählten mindestens einen zweiten Datenleitung Folgendes: Erzeugen einer ersten Datenausgabe auf der Grundlage der Kombination der ausgewählten Low-Referenzleitung und der ausgewählten High-Referenzleitung (Eingangssignal R) und der ausgewählten mindestens einen ersten Datenleitung und der ausgewählten mindestens. einen zweiten Datenleitung durch einen ersten Leseverstärker; und Erzeugen einer zweiten Datenausgabe auf der Grundlage der Kombination der ausgewählten Low-Referenzleitung und der ausgewählten High-Referenzleitung (Eingangssignal R) und der ausgewählten mindestens einen ersten Datenleitung und der ausgewählten mindestens einen zweiten Datenleitung durch einen zweiten Leseverstärker.
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Ausführungsbeispiele werden nachfolgend, Bezug nehmend auf die beiliegenden Figuren, näher erläutert.
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Es zeigen:
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1 ein Schaubild, das einen beispielhaften Speicherbaustein gemäß dem Stand der Technik veranschaulicht;
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2 ein Schaubild, das einen beispielhaften Speicherbaustein zum Auslesen von Speicherzellen in einem Speicherbaustein gemäß dem Stand der Technik veranschaulicht;
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3 ein Schaubild, das einen beispielhaften Speicherbaustein zum Auslesen von Speicherzellen in einem Speicherbaustein gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht; und
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4 ein Flussdiagramm eines beispielhaften Prozesses zum Auslesen von Speicherzellen in einem Speicherbaustein gemäß einem Beispiel.
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Es versteht sich, dass die Merkmale der im vorliegenden Text beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich etwas anderes angegeben ist.
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Die vorliegende Offenbarung betrifft Speicherbausteine mit lokalen Referenzsignalerzeugungseinheiten zum Auslesen, wie zum Beispiel ROMs, MRAMs, PCRAM und dergleichen.
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Wenden wir uns 1 zu, wo ein Schaubild gezeigt ist, das einen beispielhaften Speicherbaustein gemäß dem Stand der Technik veranschaulicht. Der Speicherbaustein 100 umfasst einen Zeilendecoder 102 zum Decodieren von Speicheradressen, um mit einem Speicher-Subarray verknüpfte Zeilen auszuwählen. Der Speicherbaustein 100 kann mehrere Subarrays umfassen; zum Beispiel ein Subarray 104, das ein erstes Subarray 106 für den linken Abschnitt und ein zweites Subarray 108 für den rechten Abschnitt aufweist. Ein Spaltendecoder 110 ist mit dem Subarray 104 zum Decodieren von Speicheradressen verbunden, um Daten aus einer vorgegebenen Spalte innerhalb eines Subarrays 104 auszuwählen.
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Gleichermaßen umfasst der Speicherbaustein 100 des Weiteren einen Zeilendecoder 112 zum Decodieren von Speicheradressen, um eine mit dem Subarray 114 verknüpfte Zeile auszuwählen. Das Subarray 114 umfasst ein erstes Subarray 116 für den linken Abschnitt und ein zweites Subarray 118 für den rechten Abschnitt. Ein Spaltendecoder 120 ist mit dem Subarray 114 zum Decodieren von Speicheradressen verbunden, um Daten aus einer vorgegebenen Spalte innerhalb eines Subarrays 114 auszuwählen.
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In Speicherbausteinen, wie zum Beispiel dem Speicherbaustein 100, wird der Leseverstärker 122 verwendet, um den Zustand des Speichers mit mindestens zwei voneinander verschiedenen Widerstandszuständen zu erfassen. Der Leseverstärker 122 bestimmt einen Datenwert auf der Grundlage der ausgewählten Zeile und Spalte innerhalb jedes Subarrays und generiert einen Ausgabewert für das adressierte Bit.
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Wenden wir uns 2 zu, wo ein Schaubild gezeigt ist, das einen beispielhaften Speicherbaustein zum Auslesen von Speicherzellen gemäß dem Stand der Technik veranschaulicht. In diesem Beispiel umfasst der Speicherbaustein 100 erste Oberabschnitts-Datenleitungen 202 und zweite Oberabschnitts-Datenleitungen 204. Die ersten und zweiten Oberabschnitts-Datenleitungen 202 und 204 können eine Größe von n Bits haben. Zum Beispiel können die ersten und die zweiten Oberabschnitts-Datenleitungen 202 und 204 jeweils 16 Bits breit sein. So können die ersten Oberabschnitts-Datenleitungen 202 Bit 0 bis Bit 15 umfassen, und die zweiten Oberabschnitts-Datenleitungen 204 können Bit 16 bis Bit 31 umfassen. Gleichermaßen kann der Speicherbaustein 100 erste Unterabschnitts-Datenleitungen 206 und zweite Unterabschnitts-Datenleitungen 208 umfassen. Die ersten und die zweiten Unterabschnitts-Datenleitungen 206 und 208 können ebenfalls eine Größe von n Bits haben. Zum Beispiel können die ersten und die zweiten Unterabschnitts-Datenleitungen 206 und 208 jeweils 16 Bits breit sein. Die Auswahl von Datenleitungen von oberen Abschnitten 202, 204 kann durch Multiplexer 218, 220 ausgeführt werden. Die Auswahl von Datenleitungen von unteren Abschnitten 206, 208 kann durch Multiplexer 222, 224 ausgeführt werden.
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Der Speicherbaustein 100 umfasst des Weiteren Oberabschnitts-Referenzleitungen 210 und Unterabschnitts-Referenzleitungen 212. In diesem Beispiel umfassen sowohl die Oberabschnitts-Referenzleitungen 210 als auch die Unterabschnitts-Referenzleitungen 212 zwei Bits, eine Low-Referenzleitung (Bit 0) und eine High-Referenzleitung (Bit 1). Die Auswahl von Oberabschnitts- und Unterabschnitts-Referenzleitungen 210, 212 kann durch Multiplexer 226, 228 ausgeführt werden. Um ein Übersprechen zwischen den Referenzleitungen und Datenleitungen zu vermeiden, sind Abschirmungsleitungen 214 und 216 angeordnet, um Oberabschnitts-Referenzleitungen 210 und Unterabschnitts-Referenzleitungen 212 von ersten und zweiten Oberabschnitts-Datenleitungen 202, 204 und ersten und zweiten Unterabschnitts-Datenleitungen 206, 208 abzuschirmen. Die Abschirmungsleitungen 214 und 216 vergrößern jedoch die Speicherfläche des Speicherbausteins 100.
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Wie zuvor besprochen, kann der Leseverstärker 122 einen Datenwert auf der Grundlage der ausgewählten Zeile und Spalte innerhalb jedes Subarrays bestimmen und einen Ausgabewert generieren. Zum Beispiel kann der Leseverstärker ein Durchschnittssignal, das aus einer High-Referenzleitung und einer Low-Referenzleitung gewonnen wurde, mit einer Datenleitung vergleichen und eine Datenausgabe generieren. Somit erfordert jede Datenausgabe ein Paar Referenzleitungen, was die Speicherfläche vergrößert und den Energieverbrauch erhöht.
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Während des Betriebes ist jede der Datenleitungen mit einer vorgegebenen Subarray-Spalte verbunden, und jede Spalte bezieht sich entweder auf ein Oberabschnitts- oder Unterabschnitts-Subarray. Des Weiteren haben das Ober- und das Unterabschnitts-Subarray jeweils einen linken und einen rechten Abschnitt. Somit bilden die ersten Oberabschnitts-Datenleitungen 202 die linken Oberabschnitts-Datenleitungen, und die zweiten Oberabschnitts-Datenleitungen 204 bilden die rechten Oberabschnitts-Datenleitungen.
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Die Datenleitungen in dem oberen linken Abschnitt 202 und dem oberen rechten Abschnitt 204 teilen sich einen gemeinsamen Satz High- und Low-Referenzleitungen. Die High- und Low-Referenzleitungen in den Oberabschnitts-Referenzleitungen 210 sind mit gemeinsamen Leseschienen in dem Unterabschnitts-Subarray verbunden. Zum Beispiel ist die High-Referenzleitung (Bit 1) mit den rechten Unterabschnitts-Datenleitungen 208 verbunden, während die Low-Referenzleitung (Bit 0) mit den linken Unterabschnitts-Datenleitungen 206 verbunden ist.
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Die Datenleitungen in dem unteren linken Abschnitt 206 und dem unteren rechten Abschnitt 208 teilen sich einen gemeinsamen Satz High- und Low-Referenzleitungen. Die High- und Low-Referenzleitungen in den Unterabschnitts-Referenzleitungen 212 sind mit gemeinsamen Leseschienen in dem Oberabschnitts-Subarray verbunden. Zum Beispiel ist die High-Referenzleitung (Bit 1) mit den rechten Oberabschnitts-Datenleitungen 204 verbunden, während die Low-Referenzleitung (Bit 0) mit den linken Oberabschnitts-Datenleitungen 202 verbunden ist.
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Für eine bestimmte Leseoperation wird nur auf entweder den oberen Abschnitt oder den unteren Abschnitt zugegriffen. Wenn für eine bestimmte Spalte auf der linken Seite auf den oberen Abschnitt zugegriffen wird, so werden Daten aus dieser konkreten Spalte auf der Leseschiene abgelegt. Ein Steuersignal aktiviert die Low-Referenzleitung in dem oberen linken Abschnitt und die High-Referenzleitung in dem oberen rechten Abschnitt. Daten aus der High-Referenzleitung und der Low-Referenzleitung werden ebenfalls auf der Leseschiene als Eingangssignale in den Leseverstärker abgelegt. Somit werden für jede Datenausgabe zweimal n-Bit-Datenleitungen mit zwei Referenzleitungen benötigt, um die einzelne Datenausgabe zu generieren. Jedoch werden zwei Abschirmungsleitungen benötigt, um die zweimal n-Bit-Datenleitungen gegen die zwei Referenzleitungen abzuschirmen. In dieser Speicherarchitektur sind die Referenz- und Datenleitungen ausgeglichen.
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Um den Flächenzuwachs zu vermeiden, der durch die Abschirmungsleitungen 214, 216 der Oberabschnitts-Referenzleitungen 210 und der Unterabschnitts-Referenzleitungen 212 verursacht wird, stellt die vorliegende Offenbarung eine Speicherarchitektur bereit, die die Referenzleitungen und Datenleitungen miteinander verschmilzt und die Daten- und Referenzleitungen über ein Verbindungsnetzwerk innerhalb der Speicherarchitektur routet.
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Wenden wir uns 3 zu, wo ein Schaubild gezeigt ist, das einen beispielhaften Speicherbaustein zum Auslesen von Speicherzellen gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. Im Gegensatz zum Speicherbaustein 100 in 2 umfasst der Speicherbaustein 300 linke Oberabschnitts-Datenleitungen 202, die in vier Oberabschnitts-Datenleitungen unterteilt sind, die jeweils n/2 Bits haben, und zwar die linken Oberabschnitts-Datenleitungen 302, 304, 306 und 308. Anstatt die Low-Referenzleitung (Bit 0) der Unterabschnitts-Referenzleitungen 212 gemeinsam zu nutzen, wird die Low-Referenzleitung (Bit 0) mit den linken Oberabschnitts-Datenleitungen verschmolzen. Zum Beispiel wird die Low-Referenzleitung 310 mit den linken Oberabschnitts-Datenleitungen 302 und 304 verschmolzen, während die Low-Referenzleitung 312 mit den linken Oberabschnitts-Datenleitungen 306 und 308 verschmolzen wird. Auf diese Weise kann auf die Abschirmungsleitungen 214 verzichtet werden, und Speicherfläche kann eingespart werden. Die Auswahl der linken Oberabschnitts-Datenleitungen 302, 304, 306, 308 und der Low-Referenzleitungen 310, 312 basiert auf einem Ein-Bit-Referenzsteuersignal 323 und einem n-Bit-Datensteuersignal 301.
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Gleichermaßen sind die rechten Oberabschnitts-Datenleitungen 204 von 2 in vier Oberabschnitts-Datenleitungen unterteilt, die jeweils n/2 Bits haben, und zwar die rechten Oberabschnitts-Datenleitungen 314, 316, 318 und 320. Anstatt die High-Referenzleitung (Bit 1) der Unterabschnitts-Referenzleitungen 212 gemeinsam zu nutzen, wird die High-Referenzleitung (Bit 1) mit den rechten Oberabschnitts-Datenleitungen verschmolzen. Zum Beispiel wird die High-Referenzleitung 322 mit den rechten Oberabschnitts-Datenleitungen 314 und 316 verschmolzen, während die High-Referenzleitung 324 mit den rechten Oberabschnitts-Datenleitungen 318 und 320 verschmolzen wird. Auf diese Weise kann auf die Abschirmungsleitungen 214 verzichtet werden, und es kann Speicherfläche eingespart werden. Die Auswahl der rechten Oberabschnitts-Datenleitungen 314, 316, 318, 320 und High-Referenzleitungen 322, 324 basiert auf einem Ein-Bit-Referenzsteuersignal 323 und einem n-Bit-Datensteuersignal 301.
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Wie ebenfalls in 3 gezeigt ist, sind die linken Unterabschnitts-Datenleitungen 206 von 2 in vier Unterabschnitts-Datenleitungen unterteilt, die jeweils n/2 Bits haben, und zwar die linken Unterabschnitts-Datenleitungen 330, 332, 334 und 336. Anstatt die Low-Referenzleitung (Bit 0) der Oberabschnitts-Referenzleitungen 210 gemeinsam zu nutzen, wird die Low-Referenzleitung (Bit 0) mit den linken Unterabschnitts-Datenleitungen verschmolzen. Zum Beispiel wird die Low-Referenzleitung 338 mit den linken Unterabschnitts-Datenleitungen 330 und 332 verschmolzen, während die Low-Referenzleitung 340 mit den linken Unterabschnitts-Datenleitungen 334 und 336 verschmolzen wird. Auf diese Weise kann auf die Abschirmungsleitungen 216 verzichtet werden, und es kann Speicherfläche eingespart werden. Die Auswahl der linken Unterabschnitts-Datenleitungen 330, 332, 334 und 336 und der Low-Referenzleitungen 338, 340 basiert auf einem Ein-Bit-Referenzsteuersignal 351 und einem n-Bit-Datensteuersignal 337.
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Gleichermaßen sind die rechten Unterabschnitts-Datenleitungen 204 von 2 in vier Oberabschnitts-Datenleitungen unterteilt, die jeweils n/2 Bits haben, und zwar die rechten Unterabschnitts-Datenleitungen 342, 344, 346 und 348. Anstatt die High-Referenzleitung (Bit 1) der Oberabschnitts-Referenzleitungen 210 gemeinsam zu nutzen, wird die High-Referenzleitung (Bit 1) mit den rechten Unterabschnitts-Datenleitungen verschmolzen. Zum Beispiel wird die High-Referenzleitung 350 mit den rechten Unterabschnitts-Datenleitungen 342 und 344 verschmolzen, während die High-Referenzleitung 352 mit den rechten Unterabschnitts-Datenleitungen 346 und 348 verschmolzen wird. Auf diese Weise kann auf die Abschirmungsleitungen 216 verzichtet werden, und es kann Speicherfläche eingespart werden. Die Auswahl der rechten Unterabschnitts-Datenleitungen 342, 344, 346 und 348 und der High-Referenzleitungen 350, 352 basiert auf einem Ein-Bit-Referenzsteuersignal 351 und einem n-Bit-Datensteuersignal 337.
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Wenn während des Betriebes auf den oberen Abschnitt zugegriffen wird, so wird eine Low-Referenzleitung aus einer der Low-Referenzleitungen ausgewählt, die mit den linken Oberabschnitts-Datenleitungen verschmolzen sind. In einer Ausführungsform wird eine Low-Referenzleitung aus den linken Oberabschnitts-Datenleitungen ausgewählt, auf die nicht zugegriffen wird. Auf diese Weise wird ein Übersprechen zwischen Daten- und Referenzleitungen vermieden. Außerdem werden die Ausgänge der Multiplexer kurzgeschlossen, um die Kapazitäten der Referenz- und Datenleitungen auszugleichen. Darum sollte nur ein einziges Signal – Daten- oder Referenzsignal – aus den Multiplexern ausgelesen werden. Wenn zum Beispiel eine Datenleitung aus den linken Oberabschnitts-Datenleitungen 302 ausgewählt wird, so wählt der Multiplexer 360 die Low-Referenzleitung 312 unter den linken Oberabschnitts-Datenleitungen 306, 308 aus, auf die nicht zugegriffen wird. Wenn eine Datenleitung aus den linken Oberabschnitts-Datenleitungen 306 ausgewählt wird, so wählt der Multiplexer 360 die Low-Referenzleitung 310 unter den linken Oberabschnitts-Datenleitungen 302, 304 aus, auf die nicht zugegriffen wird.
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Um die Low-Referenzleitung 312 unter den linken Oberabschnitts-Datenleitungen 306, 308 auszuwählen, wird ein Ein-Bit-Referenzsteuersignal Ref 323 an den Multiplexer 305 gesendet. Wenn hingegen die linken Oberabschnitts-Datenleitungen 306, 308 ausgewählt werden, so wird ein n-Bit-Datensteuersignal 301 an den Multiplexer 305 gesendet, um stattdessen die Datenleitungen auszuwählen. Gleichermaßen wird, um die Low-Referenzleitung 310 unter den linken Oberabschnitts-Datenleitungen 302, 304 auszuwählen, ein Ein-Bit-Referenzleitungssteuersignal Ref 323 an den Multiplexer 303 gesendet. Wenn hingegen die linken Oberabschnitts-Datenleitungen 302, 304 ausgewählt werden, so wird ein n-Bit-Datensteuersignal 301 an den Multiplexer 303 gesendet, um stattdessen die Datenleitungen auszuwählen.
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Die ausgewählte Low-Referenzleitung 310 oder 312 wird dann durch den Multiplexer 360 als Eingangssignal Ref0 an die Referenzsignalerzeugungseinheit 364 gesendet. Im Kontext der vorliegenden Offenbarung gewinnt beispielsweise die Referenzsignalerzeugungseinheit 364 das an die Leseverstärker 366 und 372 angelegte Eingangssignal R aus den Eingangsreferenzsignalen ref0 und ref1 und löst sie als eine Mittelpunktreferenz auf.
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Gleichermaßen wird eine High-Referenzleitung aus einer der High-Referenzleitungen ausgewählt, die mit den rechten Oberabschnitts-Datenleitungen verschmolzen sind. In einer Ausführungsform wird eine High-Referenzleitung aus den rechten Oberabschnitts-Datenleitungen ausgewählt, auf die nicht zugegriffen wird. Auf diese Weise wird ein Übersprechen zwischen Daten- und Referenzleitungen vermieden. Außerdem werden die Ausgänge der Multiplexer kurzgeschlossen, um die Kapazitäten der Referenz- und Datenleitungen auszugleichen. Darum sollte nur ein einziges Signal – Daten- oder Referenzsignal – aus den Multiplexern ausgelesen werden. Wenn zum Beispiel eine Datenleitung aus den rechten Oberabschnitts-Datenleitungen 318 ausgewählt wird, so wählt der Multiplexer 368 die High-Referenzleitung 322 unter den rechten Oberabschnitts-Datenleitungen 314, 316 aus, auf die nicht zugegriffen wird. Wenn eine Datenleitung aus den rechten Oberabschnitts-Datenleitungen 314 ausgewählt wird, so wählt der Multiplexer 368 die High-Referenzleitung 324 unter den rechten Oberabschnitts-Datenleitungen 318, 320 aus, auf die nicht zugegriffen wird.
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Um die High-Referenzleitung 322 unter den rechten Oberabschnitts-Datenleitungen 314, 316 auszuwählen, wird ein Ein-Bit-Referenzsteuersignal Ref 323 an den Multiplexer 315 gesendet. Wenn hingegen die rechten Oberabschnitts-Datenleitungen 314, 316 ausgewählt werden, so wird ein n-Bit-Datensteuersignal 301 an den Multiplexer 315 gesendet, um stattdessen die Datenleitungen auszuwählen. Gleichermaßen wird, um die High-Referenzleitung 324 unter den rechten Oberabschnitts-Datenleitungen 318, 320 auszuwählen, ein Ein-Bit-Referenzleitungssteuersignal Ref 323 an den Multiplexer 317 gesendet. Wenn hingegen die rechten Oberabschnitts-Datenleitungen 318, 320 ausgewählt werden, so wird ein n-Bit-Datensteuersignal 301 an den Multiplexer 317 gesendet, um stattdessen die Datenleitungen auszuwählen.
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Die ausgewählte High-Referenzleitung 322 oder 324 wird durch den Multiplexer 368 als Eingangssignal Ref1 an die Referenzsignalerzeugungseinheit 364 gesendet. Im Kontext der vorliegenden Offenbarung gewinnt beispielsweise die Referenzsignalerzeugungseinheit 364 das an die Leseverstärker 366 und 372 angelegte Eingangssignal R aus den Eingangsreferenzsignalen ref0 und ref1 und löst sie als eine Mittelpunktreferenz auf.
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Die Referenzsignalerzeugungseinheit 364 empfängt die Low-Referenzleitung 310 oder 312 bei Ref0 und die High-Referenzleitung 322 oder 324 bei Ref1 und legt eine Kombination beider Referenzleitungen beispielsweise als eine Mittelpunktreferenz auf der Leseschiene als Eingangssignal R an die Leseverstärker 366, 372 ab. Die Leseverstärker 366, 372 empfangen ebenfalls eine Datenleitung, die durch die Multiplexer 362, 370 aus den linken Oberabschnitts-Datenleitungen 302, 304, 306 und 308 und den rechten Oberabschnitts-Datenleitungen 314, 316, 318 und 320 ausgewählt wurde, um die Ausgangssignale OUT0, OUT1 zu erzeugen.
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Alternativ wird, wenn auf den unteren Abschnitt zugegriffen wird, eine Low-Referenzleitung aus einer der Low-Referenzleitungen ausgewählt, die mit den linken Unterabschnitts-Datenleitungen verschmolzen sind. In einer Ausführungsform wird eine Low-Referenzleitung aus den linken Unterabschnitts-Datenleitungen ausgewählt, auf die nicht zugegriffen wird. Auf diese Weise wird ein Übersprechen zwischen Daten- und Referenzleitungen vermieden. Außerdem werden die Ausgänge der Multiplexer kurzgeschlossen, um die Kapazitäten der Referenz- und Datenleitungen auszugleichen. Darum sollte nur ein einziges Signal – Daten- oder Referenzsignal – aus den Multiplexern ausgelesen werden. Wenn zum Beispiel eine Datenleitung aus den linken Unterabschnitts-Datenleitungen 330 ausgewählt wird, so wählt der Multiplexer 374 die Low-Referenzleitung 340 unter den linken Unterabschnitts-Datenleitungen 334, 336 aus, auf die nicht zugegriffen wird.
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Wenn eine Datenleitung aus den linken Unterabschnitts-Datenleitungen 334 ausgewählt wird, so wählt der Multiplexer 374 die Low-Referenzleitung 338 unter den linken Unterabschnitts-Datenleitungen 330, 332 aus, auf die nicht zugegriffen wird. Die ausgewählte Low-Referenzleitung 338 oder 340 wird durch den Multiplexer 374 als Eingangssignal Ref0 an die Referenzsignalerzeugungseinheit 364 gesendet. Im Kontext der vorliegenden Offenbarung gewinnt beispielsweise die Referenzsignalerzeugungseinheit 364 das an die Leseverstärker 366 und 372 angelegte Eingangssignal R aus den Eingangsreferenzsignalen ref0 und ref1 und löst sie als eine Mittelpunktreferenz auf.
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Gleichermaßen wird eine High-Referenzleitung aus einer der High-Referenzleitungen ausgewählt, die mit den rechten Unterabschnitts-Datenleitungen verschmolzen sind. In einer Ausführungsform wird eine High-Referenzleitung aus den rechten Unterabschnitts-Datenleitungen ausgewählt, auf die nicht zugegriffen wird. Auf diese Weise wird ein Übersprechen zwischen Daten- und Referenzleitungen vermieden. Außerdem werden die Ausgänge der Multiplexer kurzgeschlossen, um die Kapazitäten der Referenz- und Datenleitungen auszugleichen. Darum sollte nur ein einziges Signal – Daten- oder Referenzsignal – aus den Multiplexern ausgelesen werden. Wenn zum Beispiel eine Datenleitung aus den rechten Unterabschnitts-Datenleitungen 346 ausgewählt wird, so wählt der Multiplexer 378 die High-Referenzleitung 350 unter den rechten Unterabschnitts-Datenleitungen 342, 344 aus, auf die nicht zugegriffen wird. Wenn eine Datenleitung aus den rechten Unterabschnitts-Datenleitungen 344 ausgewählt wird, so wählt der Multiplexer 378 die High-Referenzleitung 352 unter den rechten Unterabschnitts-Datenleitungen 346, 348 aus, auf die nicht zugegriffen wird. Die ausgewählte High-Referenzleitung 350 oder 352 wird durch den Multiplexer 378 als Eingangssignal Ref1 an die Referenzsignalerzeugungseinheit 364 gesendet. Im Kontext der vorliegenden Offenbarung gewinnt beispielsweise die Referenzsignalerzeugungseinheit 364 das an die Leseverstärker 366 und 372 angelegte Eingangssignal R aus den Eingangsreferenzsignalen ref0 und ref1 und löst sie als eine Mittelpunktreferenz auf.
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Die Referenzsignalerzeugungseinheit 364 empfängt die Low-Referenzleitung 338 oder 340 bei Ref0 und die High-Referenzleitung 350 oder 352 bei Ref1 und legt eine Kombination beider Referenzleitungen beispielsweise als eine Mittelpunktreferenz auf der Leseschiene als Eingangssignal R an die Leseverstärker 366, 372 ab. Die Leseverstärker 366, 372 empfangen ebenfalls die Datenleitung, die durch die Multiplexer 376, 380 aus den linken Unterabschnitts-Datenleitungen 330, 332, 334 und 336 und rechten Unterabschnitts-Datenleitungen 342, 344, 346 und 348 ausgewählt wurde, um die Ausgangssignale OUT0, OUT1 zu erzeugen.
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In dieser Speicherarchitektur sind viermal n-Bit-Datenleitungen und vier Referenzleitungen nötig, um zwei Datenausgabewerte zu erzeugen. Jedoch wird keine Abschirmungsleitung benötigt, weil die Referenzleitungen mit den Datenleitungen verschmolzen sind. Somit kann auf vier Abschirmungsleitungen für jeweils zwei Ausgabedatenbits verzichtet werden. Ganz ähnlich dem Speicherbaustein in 2 sind die Referenzleitungen und Datenleitungen des Speicherbausteins 300 ebenfalls ausgeglichen.
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Wenden wir uns 4 zu, wo ein Flussdiagramm eines beispielhaften Prozesses zum Auslesen von Speicherzellen in einem Speicherbaustein gemäß einem Beispiel gezeigt ist. Bei dem Prozess 400 kann es sich um computerprogrammierbare Instruktionen handeln, die dafür programmiert sind, in einem Speicherbaustein, wie zum Beispiel dem Speicherbaustein 300 in 3, ausgeführt zu werden. Der Prozess 400 beginnt bei Schritt 402, um mehrere erste Datenleitungen und mehrere zweite Datenleitungen bereitzustellen. Zum Beispiel können mehrere erste Datenleitungen 302, 304, 306, 308 und mehrere zweite Datenleitungen 314, 316, 318, 320 bereitgestellt werden.
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Als Nächstes schreitet der Prozess 400 zu Schritt 404 voran, um mindestens eine Low-Referenzleitung mit den mehreren ersten Datenleitungen bereitzustellen. Zum Beispiel werden Low-Referenzleitungen 310 und 312 mit den mehreren ersten Datenleitungen 302, 304, 306, 308 bereitgestellt.
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Der Prozess 400 schreitet dann zu Schritt 406 voran, um mindestens eine High-Referenzleitung mit den mehreren zweiten Datenleitungen bereitzustellen. Zum Beispiel werden die High-Referenzleitungen 322 und 324 mit den mehreren ersten Datenleitungen 314, 316, 318, 320 bereitgestellt.
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Der Prozess 400 schreitet dann zu Schritt 408 voran, um mindestens eine Low-Referenzleitung aus den mehreren ersten Datenleitungen und mindestens eine High-Referenzleitung aus den mehreren zweiten Datenleitungen auszuwählen. Zum Beispiel werden die Low-Referenzleitungen 310 und 312 unter den mehreren ersten Datenleitungen 302, 304, 306, 308 durch die Multiplexer 303, 305 ausgewählt, während die High-Referenzleitungen 322 und 324 unter den mehreren zweiten Datenleitungen 314, 316, 318, 320 durch die Multiplexer 315, 317 ausgewählt werden. Die Auswahl von Low- oder High-Referenzleitungen unter den mehreren ersten und mehreren zweiten Datenleitungen kann durch Multiplexer auf der Grundlage eines Steuersignals ausgeführt werden, wie zum Beispiel eines Ein-Bit-Referenzsteuersignals 323, 351 oder eines n-Bit-Datensteuersignals 301, 337.
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Der Prozess 400 schreitet dann zu Schritt 410 voran, um mindestens eine erste Datenleitung aus den mehreren ersten Datenleitungen und mindestens eine zweite Datenleitung aus den mehreren zweiten Datenleitungen auszuwählen. Zum Beispiel wird mindestens eine erste Datenleitung 302 aus den mehreren ersten Datenleitungen 302, 304, 306, 308 durch den Multiplexer 362 ausgewählt, und mindestens eine zweite Datenleitung 314 wird aus den mehreren zweiten Datenleitungen 314, 316, 318, 320 durch den Multiplexer 370 ausgewählt.
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Der Prozess 400 schreitet dann zu Schritt 412 voran, um eine Low-Referenzleitung aus der mindestens einen Low-Referenzleitung und eine High-Referenzleitung aus der mindestens einen High-Referenzleitung auf der Grundlage der in Schritt 410 ausgewählten Datenleitung auszuwählen. Zum Beispiel wird die Low-Referenzleitung 310 durch den Multiplexer 360 aus mindestens einer Low-Referenzleitung 310 und 312 ausgewählt, wenn Datenleitungen 306, 308 ausgewählt werden. Die High-Referenzleitung 322 wird durch den Multiplexer 368 aus mindestens einer High-Referenzleitung 322 und 324 ausgewählt, wenn die Datenleitungen 318, 320 ausgewählt werden.
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Der Prozess 400 schreitet dann zu Schritt 414 voran, um eine Kombination der Low-Referenzleitung und der High-Referenzleitung (Eingangssignal R), die in Schritt 412 ausgewählt wurden, und die mindestens eine erste Datenleitung und die mindestens eine zweite Datenleitung an einen ersten und einen zweiten Leseverstärker zu senden. Wenn zum Beispiel die Datenleitungen 306, 308, 318, 320 ausgewählt werden, so sendet die Referenzsignalerzeugungseinheit 364 eine Kombination der Low-Referenzleitung 310 und der High-Referenzleitung 322 (Eingangssignal R) als eine Mittelpunktreferenz an den ersten Leseverstärker 366 bzw. den zweiten Leseverstärker 372. Der Multiplexer 362 sendet die mindestens eine erste Datenleitung 306, 308 an den ersten Leseverstärker 366, und der Multiplexer 370 sendet mindestens eine zweite Datenleitung 318, 320 an den zweiten Leseverstärker 372.
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Wenn hingegen die Datenleitungen 302, 304, 314, 316 ausgewählt werden, so sendet die Referenzsignalerzeugungseinheit 364 eine Kombination der Low-Referenzleitung 312 und der High-Referenzleitung 324 (Eingangssignal R) als eine Mittelpunktreferenz an den ersten Leseverstärker 366 bzw. den zweiten Leseverstärker 372. Der Multiplexer 362 sendet mindestens eine erste Datenleitung 302, 304 an den ersten Leseverstärker 366, und der Multiplexer 370 sendet die mindestens eine zweite Datenleitung 314, 316 an den zweiten Leseverstärker 372.
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Der Prozess 400 endet dann bei Schritt 416, um mindestens eine Datenausgabe auf der Grundlage der Kombination der Low-Referenzleitung und der High-Referenzleitung (Eingangssignal R) und der mindestens einen ersten Datenleitung und der mindestens einen zweiten Datenleitung zu erzeugen. Zum Beispiel erzeugen die Leseverstärker 366 und 372 Ausgabedaten OUT0 und OUT1 auf der Grundlage der Kombination der Low-Referenzleitung 310 und der High-Referenzleitung 322 (Eingangssignal R) und mindestens einer ersten Datenleitung 306, 308 und mindestens einer zweiter Datenleitung 318, 320. Alternativ können die Leseverstärker 366 und 372 Ausgabedaten OUT0 und OUT1 auf der Grundlage der Kombination der High-Referenzleitung 324 und der Low-Referenzleitung 312 (Eingangssignal R) und mindestens einer ersten Datenleitung 302, 304 und mindestens einer zweiten Datenleitung 314, 316 erzeugen.
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Somit stellt die vorliegende Offenbarung ein System und ein Verfahren zum Auslesen von Speicherzellen bereit, das ohne Abschirmungsleitungen auskommt, indem die Referenzleitungen und die Datenleitungen miteinander verschmolzen werden. Diese Speicherarchitektur spart Speicherfläche, die durch Abschirmungsleitungen belegt wird, und ermöglicht ein effizienteres Routing von Daten und Referenzleitungen durch ihr Verbindungsnetzwerk.
