CN101079310B - 具有共享基准的存储装置和方法 - Google Patents

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Abstract

一种存储装置具有第一核心存储器阵列、第二核心存储器阵列、第三核心存储器阵列、第四核心存储器阵列、第一核心存储器阵列和第二核心存储器阵列的第一共用基准部分、以及第三核心存储器阵列和第四核心存储器阵列的第二共用基准部分。还提供具有共享信号的另一存储装置和方法。

Description

具有共享基准的存储装置和方法
技术领域
本发明涉及具有共享基准的存储装置和用于操作该存储装置的方法。
背景技术
图1示出现有技术的存储装置，其中每个核心(core)存储器阵列20、22、23、24分别具有各自的基准部分(reference section)10、12、13、14。每个核心阵列20、22、23、24可以是具有多条位线和字线的ROM核心阵列，其中每个核心阵列的位线连接到相应的多路复用器30、32、33、34，这些多路复用器接收列解码信号Y0-YM-1和基准信号YREF。每个核心阵列可以通过称为VVDD线的电力线为存储器核心的每个列接收虚拟工作电压VDD(VVDD)。在选择用于读出的位线后，将VVDD线从基准电位充电到工作电压VDD。基准部分10、12、13、14均具有用于相应核心阵列的位线基准BLREF 19和虚拟VDD基准VVDDREF 18。如果存储器按N位(如16位)的字组织，那么对于每个位输出，将VVDDREF和VVDD从基准电位VSS切换到工作电压VDD。接着，在读取操作过程中，位线基准BLREF可以与相应核心阵列20的位线输出BL一起使用，以便读取位线输出BL。
每个多路复用器30、32具有指派用于激活或选择基准列的电路的一部分，该电路称为基准多路复用器35、36。在每个位线多路复用器30、32的输出端是相应的选择/取消选择逻辑电路40、42，其中每个电路将来自基准多路复用器的基准信号DLREF和多路复用器的输出信号DL提供给相应的读出放大器50、52。
WO2006/024403A1公开一种ROM存储器电路，通过引用将该专利申请结合于本文。
Byung-Do Yang和Lee-Sup Kim的论文“A Low Power ROM Usinga Single Charge Sharing Capacitor”示出一种ROM存储器电路，通过引用将该论文结合于本文。
发明内容
本发明提供一种存储装置，该存储装置包括第一核心存储器阵列、第二核心存储器阵列、第三核心存储器阵列、第四核心存储器阵列、第一核心存储器阵列和第二核心存储器阵列的第一共用基准部分、以及第三核心存储器阵列和第四核心存储器阵列的第二共用基准部分。
本发明还提供一种存储装置，包括：
第一核心存储器阵列；
第二核心存储器阵列；
第三核心存储器阵列；
第四核心存储器阵列；
所述第一核心存储器阵列和所述第二核心存储器阵列的第一共用基准部分，所述第一共用基准部分具有所述第一和第二核心存储器阵列二者的单个位线基准；以及
所述第三核心存储器阵列和所述第四核心存储器阵列的第二共用基准部分。
本发明还提供一种存储装置，包括：
第一核心存储器阵列；
连接到所述第一核心存储器阵列的第一多路复用器；
第二核心存储器阵列；
连接到所述第二核心存储器阵列的第二多路复用器；
第三核心存储器阵列；
第四核心存储器阵列；
所述第一核心存储器阵列和所述第二核心存储器阵列的第一共用基准部分；
所述第三核心存储器阵列和所述第四核心存储器阵列的第二共用基准部分；
所述第一和第二多路复用器的第一共用多路复用器基准部分，所述第一共用多路复用器基准部分提供基准数据线输出；
用于所述第三核心存储器阵列的第三多路复用器；
用于所述第四核心存储器阵列的第四多路复用器；
提供第二基准数据线输出的第二共用多路复用器基准部分；
用于所述第一多路复用器的第一读出放大器和用于所述第二多路复用器的第二读出放大器，所述第一共用多路复用器基准部分为发送到所述第一和第二读出放大器的信号提供共用数据线基准信号，用于所述第三多路复用器的第三读出放大器和用于所述第四多路复用器的第四读出放大器，所述第二共用多路复用器基准部分为发送到所述第三和第四读出放大器的信号提供共用数据线基准信号，以及连接到所述第一、第二、第三和第四读出放大器的读出放大器多路复用器，以及两个各自连接到所述第一、第二、第三和第四读出放大器中的两个读出放大器的输出驱动器。
本发明还提供一种用于操作存储装置的方法，包括：
利用位线输出信号和位线基准信号多路复用第一核心存储器阵列；
利用第二位线输出信号和位线基准信号多路复用第二核心存储器阵列；
利用第三位线输出信号和第二位线基准信号多路复用第三核心存储器阵列；
利用第四位线输出信号和第二位线基准信号多路复用第四核心存储器阵列。
本发明的具有一个基准部分的核心阵列对结构提供以下几个优点：(1)因为高电容性VVDDREF和BLREF线的切换功率减半，所以该方案减少了动态功率；(2)通过共享基准部分，减少了阵列面积；(3)可以更容易地共享多路复用器层和选择/取消选择逻辑电路处的基准部分以及用于读出放大器的基准信号。
附图说明
图1示出如上所述的现有技术的存储装置。
下文将参照优选实施例进一步描述本发明，其中：
图2示意性地示出本发明的存储装置的一个实施例；
图3示出现有技术的多路复用器部分和图2的实施例中的多路复用器部分之间的差异；
图4示出现有技术选择逻辑电路和读出放大器部分与图2的选择逻辑电路和读出放大器部分之间的差异；以及
图5示出另一实施例，其中将读出放大器的输出馈送到共用输出驱动器。
具体实施方式
图2示意性地示出本发明的存储装置100的一个优选ROM实施例。
提供多个ROM核心阵列120、122、123、124、125、126等。在每对核心阵列120和122、123和124、以及125和126之间分别是基准部分110、111、114，这些基准部分具有与邻近核心阵列相同数量的字线121。在邻近核心阵列对的核心阵列122和123之间，没有提供基准列。因此，每个核心对都具有单个基准部分，并且定义共享基准核心阵列对128。
因此，每个基准部分110、111、114接收VVDDREF电压信号，并提供BLREF位线基准信号，以便供其相应核心阵列对120和122、123和124、以及125和126的多路复用器和信号放大器使用，这将在下文描述。
这种具有一个基准部分的核心阵列对结构提供以下几个优点：(1)因为高电容性VVDDREF和BLREF线的切换功率减半，所以该方案减少了动态功率；(2)通过共享基准部分，减少了阵列面积；(3)可以更容易地共享多路复用器层和选择/取消选择逻辑电路处的基准部分以及用于读出放大器的基准信号，这将在下文描述。
此外，通过形成共享基准核心阵列对，避免用于核心阵列120、122、124、126的所有核心阵列的全局基准信号。因此，本结构通过将基准信号用于多路复用就在核心阵列旁边提供位线基准信号生成，并且因此避免与全局基准信号相关的位单元和寄生过程缺点，这些缺点会使存储器编辑变得困难。换句话说，这比利用用于所有存储器核心阵列的全局基准电压更好地追踪编辑器范围内的基准电压。
然后，分别用于核心阵列120、122的多路复用器130、132还可具有通过VVDDREF信号线119和BLREF信号线118连接到基准部分110的共享基准多路复用器部分138。该共享基准多路复用器部分138可以将它的输出追踪到来自每个多路复用器130、132的用于位线127的相应数据线输出DL，并且因此提供数据线DLREF信号151以便与来自每个多路复用器130、132的DL输出信号一起使用。然后，读出放大器150、152可以使用DLREF信号，其中每个读出放大器还使用多路复用器130、132的输出位线信号DL中的一个信号，以便更好地确定位线电压摆动并读取存储器阵列。如果DLREF信号来自可能物理上远离存储器阵列的全局源，那么诸如由距离引起的延迟的寄生变化会使DLREF信号和DL信号的紧密追踪变得更困难。
图3和图4示出现有技术的多路复用器部分30、32、40、42和图2的实施例中的多路复用器部分之间的差异。基准多路复用器138具有多路复用器(取消)选择控制部分140，该部分140包括基准多路复用器(取消)选择控制和用于每个多路复用器130、132的用以选择每条位线的多路复用器(取消)选择控制144。
如图4所示的读出放大器选择/取消选择逻辑146从多路复用器接收位线信号，以便将位线数据DL和共用DLREF信号提供给读出放大器150、152。在DL-DLREF电压均衡电路148中，均衡每个数据节点的电压，即来自多路复用器130的DL<0>、来自多路复用器132的DL<1>以及来自基准多路复用器138的DLREF的电压。然后，将DL<0>和DLREF信号发送给读出放大器150，并将DL<1>和DLREF信号发送给读出放大器152。激活读出放大器150、152，以便读出数据线数据并提供数字输出。
图5示出另一个实施例，其中，将读出放大器的输出馈送到共用输出驱动器，并且提供读出放大器多路复用器200，以便向共享基准多路复用器部分138、139提供信号。这可以使输出驱动器260、262的数量减半。读出放大器150或读出放大器153可以通过驱动器260输出，并且读出放大器152或读出放大器154可以通过驱动器262输出。如果激活SAMUX<0>，那么读出放大器150、152通过输出驱动器260、262提供输出信号，如果激活SAMUX<1>，那么读出放大器153、154通过输出驱动器260、262提供信号。因此，例如，可以提供是基本16位多路复用器的多路复用能力两倍的32位多路复用能力。
核心存储器阵列具有多个ROM存储晶体管单元，通常分别通过将晶体管的漏极线连接或不连接到其中一条位线来将这些晶体管单元设置为逻辑1或逻辑0。当将VVDD设置为电压VDD时，电压出现在晶体管的源极线以及连接到晶体管的栅极的字线处，使得在此后的某个时间，在位线上出现或不出现电压，这取决于晶体管单元的逻辑值。通过多路复用每个列，可以读出每个单元。为了帮助读取位线电压，多路复用器共享基准138可以在与VVDD相同的时间将VVDDREF信号发送到基准或虚部分110、该部分110可以例如具有所有逻辑1或所有逻辑0的单元或逻辑0和逻辑1的组合，以便提供位线基准BLREF，每个多路复用器130、132可以使用该位线基准BLREF来向读出放大器提供信号用于读出。
尽管参照ROM存储装置描述了本发明，但本发明可以应用于其它存储装置，如MRAM、FeRAM或快闪存储器，并且尤其有益于设计用于不同大小的嵌入式存储器。

Claims (11)

1.一种存储装置，包括：
第一核心存储器阵列；
第二核心存储器阵列；
第三核心存储器阵列；
第四核心存储器阵列；
所述第一核心存储器阵列和所述第二核心存储器阵列的第一共用基准部分，所述第一共用基准部分具有所述第一和第二核心存储器阵列二者的单个位线基准；以及
所述第三核心存储器阵列和所述第四核心存储器阵列的第二共用基准部分。
2.如权利要求1所述的存储装置，其特征在于，所述第一核心存储器阵列是ROM存储器阵列。
3.如权利要求1所述的存储装置，其特征在于，所述第一和第二核心存储器阵列以及第一共用基准部分具有相同数量的字线。
4.如权利要求1所述的存储装置，其特征在于，所述第一共用基准部分具有第一基准位线输出，并且所述第二共用基准部分具有第二基准位线输出。
5.如权利要求1所述的存储装置，还包括用于所述第一核心存储器阵列的第一多路复用器、用于所述第二核心存储器阵列的第二多路复用器、以及所述第一和第二多路复用器的第一共用多路复用器基准部分，所述第一共用多路复用器基准部分将基准数据线输出提供给读出放大器。
6.如权利要求5所述的存储装置，还包括用于所述第三核心存储器阵列的第三多路复用器、用于所述第四核心存储器阵列的第四多路复用器、以及用于将第二基准数据线输出提供给所述读出放大器的第二共用多路复用器基准部分。
7.如权利要求6所述的存储装置，还包括用于所述第一多路复用器的第一读出放大器和用于所述第二多路复用器的第二读出放大器，所述第一共用多路复用器基准部分为发送到所述第一和第二读出放大器的信号提供共用基准信号。
8.如权利要求7所述的存储装置，还包括用于所述第三多路复用器的第三读出放大器和用于所述第四多路复用器的第四读出放大器，所述第二共用多路复用器基准部分为发送到所述第三和第四读出放大器的信号提供共用数字基准信号。
9.如权利要求8所述的存储装置，还包括连接到所述第一、第二、第三和第四读出放大器的读出放大器多路复用器以及两个各自连接到所述第一、第二、第三和第四读出放大器中的两个读出放大器的输出驱动器。
10.一种存储装置，包括：
第一核心存储器阵列；
连接到所述第一核心存储器阵列的第一多路复用器；
第二核心存储器阵列；
连接到所述第二核心存储器阵列的第二多路复用器；
第三核心存储器阵列；
第四核心存储器阵列；
所述第一核心存储器阵列和所述第二核心存储器阵列的第一共用基准部分；
所述第三核心存储器阵列和所述第四核心存储器阵列的第二共用基准部分；
所述第一和第二多路复用器的第一共用多路复用器基准部分，所述第一共用多路复用器基准部分提供基准数据线输出；
用于所述第三核心存储器阵列的第三多路复用器；
用于所述第四核心存储器阵列的第四多路复用器；
提供第二基准数据线输出的第二共用多路复用器基准部分；
用于所述第一多路复用器的第一读出放大器和用于所述第二多路复用器的第二读出放大器，所述第一共用多路复用器基准部分为发送到所述第一和第二读出放大器的信号提供共用数据线基准信号，用于所述第三多路复用器的第三读出放大器和用于所述第四多路复用器的第四读出放大器，所述第二共用多路复用器基准部分为发送到所述第三和第四读出放大器的信号提供共用数据线基准信号，以及连接到所述第一、第二、第三和第四读出放大器的读出放大器多路复用器，以及两个各自连接到所述第一、第二、第三和第四读出放大器中的两个读出放大器的输出驱动器。
11.一种用于操作存储装置的方法，包括：
利用位线输出信号和单个位线基准信号多路复用第一核心存储器阵列；
利用第二位线输出信号和所述单个位线基准信号多路复用第二核心存储器阵列；
利用第三位线输出信号和第二位线基准信号多路复用第三核心存储器阵列；以及
利用第四位线输出信号和所述第二位线基准信号多路复用第四核心存储器阵列。
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