DE102007003584A1

DE102007003584A1 - Phasendetektor

Info

Publication number: DE102007003584A1
Application number: DE102007003584A
Authority: DE
Inventors: Alessandro Minzoni
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-01-24
Filing date: 2007-01-24
Publication date: 2007-08-02
Also published as: CN101046489A; US20070170959A1

Abstract

Ein Phasendetektor umfasst eine erste Schaltung, eine zweite Schaltung und eine dritte Schaltung. Die erste Schaltung ist konfiguriert, um ein erstes Signal ansprechend auf ein Rückkopplungssignal und ein Taktsignal zu liefern. Die zweite Schaltung ist konfiguriert, um ein zweites Signal ansprechend auf das Taktsignal und ein invertiertes Taktsignal zu liefern. Die dritte Schaltung ist konfiguriert, um ein drittes Signal, das angibt, ob das Taktsignal dem Rückkopplungssignal vorauseilt, und ein viertes Signal, das angibt, ob das Rückkopplungssignal dem Taktsignal vorauseilt, ansprechend auf das erste Signal und das zweite Signal zu liefern.

Description

Phasendetektoren werden bei einer Vielfalt von Schaltungen verwendet, wie beispielsweise Verzögerungsregelschleifen (DLLs = Delay Locked Loops), Belastungszykluskorrektoren und anderen Schaltungen, bei denen die Phase zwischen zwei Signalen verwendet wird, um einen gewissen Abschnitt einer Schaltung einzustellen. Phasendetektoren werden typischerweise bei Speichern verwendet, wie beispielsweise einem Direktzugriffsspeicher (RAM = Random Access Memory), einem dynamischen Direktzugriffsspeicher (DRAM = Dynamic Random Access Memory), einem synchronen dynamischen Direktzugriffsspeicher (SDRAM = Synchronous Dynamic Random Access Memory) und einem SDRAM mit doppelter Datenrate (DDR-SDRAM = Double Data Rate SDRAM).

Ein Typ eines Phasendetektors empfängt zwei Eingangssignale und liefert zwei Ausgangssignale. Der Phasendetektor wertet die Phasendifferenz zwischen den zwei Eingangssignalen aus, um die zwei Ausgangssignale zu liefern. Falls das erste Eingangssignal dem zweiten Eingangssignal vorauseilt, aktiviert der Phasendetektor das erste Ausgangssignal und deaktiviert das zweite Ausgangssignal. Falls das erste Ausgangssignal dem zweiten Eingangssignal nacheilt, aktiviert der Phasendetektor das zweite Ausgangssignal und deaktiviert das erste Ausgangssignal. Das erste Ausgangssignal kann verwendet werden, um eine Schaltung einzustellen, um eine Verzögerung des ersten Eingangssignals zu erhöhen oder eine Verzögerung des zweiten Eingangssignals zu verringern, um die Phase des ersten Eingangssignals näher an die Phase des zweiten Eingangssignals zu bringen. Das zweite Eingangssignal kann verwendet werden, um die Schaltung einzustellen, um die Verzögerung des ersten Eingangssignals zu verringern oder die Verzögerung des zweiten Eingangssignals zu erhöhen, um die Phase des ersten Eingangssignals näher an die Phase des zweiten Eingangssignals zu bringen.

Typische Phasendetektoren können Fehler erzeugen, wenn dieselben bei hohen Frequenzen wirksam sind. Wenn die Phasendifferenz zwischen den zwei Eingangssignalen klein ist, kann eine Race-Bedingung zwischen den zwei Eingangssignalen durch den Phasendetektor zu inkorrekten Ausgangssignalen führen.

Es ist die Aufgabe der vorliegenden Erfindung, einen Phasendetektor, ein Verfahren zum Erfassen einer Phasendifferenz und ein elektronisches System mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch einen Phasendetektor gemäß Anspruch 1, Anspruch 7 und Anspruch 12, ein Verfahren gemäß Anspruch 14 und Anspruch 18 und ein elektronisches System gemäß Anspruch 21 gelöst.

Ein Ausführungsbeispiel der vorliegenden Erfindung sieht einen Phasendetektor vor. Der Phasendetektor umfasst eine erste Schaltung, eine zweite Schaltung und eine dritte Schaltung. Die erste Schaltung ist konfiguriert, um ein erstes Signal ansprechend auf ein Rückkopplungssignal und ein Taktsignal zu liefern. Die zweite Schaltung ist konfiguriert, um ein zweites Signal ansprechend auf das Taktsignal und ein invertiertes Taktsignal zu liefern. Die dritte Schaltung ist konfiguriert, um ansprechend auf das erste Signal und das zweite Signal ein drittes Signal, das angibt, ob das Taktsignal dem Rückkopplungssignal vorauseilt, und ein viertes Signal zu liefern, das angibt, ob das Rückkopplungssignal dem Taktsignal vorauseilt.

Die zugehörigen Zeichnungen sind enthalten, um ein weiteres Verständnis der vorliegenden Erfindung zu liefern, und sind in diese Beschreibung aufgenommen und bilden einen Teil derselben. Die Zeichnungen stellen die Ausführungsbeispiele der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. Andere Ausführungsbeispiele der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres ersichtlich, wenn dieselben durch Bezugnahme auf die folgende detaillierte Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind mit Bezug aufeinander nicht zwangsläufig maßstabsgetreu. Ähnliche Bezugszeichen bezeichnen entsprechende ähnliche Teile.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend. Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm, das ein Ausführungsbeispiel eines elektronischen Systems darstellt;
2 ein schematisches Diagramm, das ein Ausführungsbeispiel eines Phasendetektors darstellt;
3 ein Zeitdiagramm, das ein Ausführungsbeispiel der Zeitsteuerung bzw. der Zeitgebung bzw. des zeitlichen Ablaufs von Signalen für den Phasendetektor darstellt; und
4 ein Zeitdiagramm, das ein anderes Ausführungsbeispiel der Zeitsteuerung von Signalen für den Phasendetektor darstellt.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines elektronischen Systems 100 darstellt. Das elektronische System 100 umfasst einen Host 102 und eine Speicherschaltung 106. Der Host 102 ist elektrisch mit der Speicherschaltung 106 durch einen Speicherkommunikationsweg 104 gekoppelt. Der Host 102 ist irgendein geeigneter elektronischer Host, wie beispielsweise ein Computersystem, das einen Mikroprozessor oder eine Mikrosteuerung umfasst. Die Speicherschaltung 106 ist irgendein geeigneter Speicher, wie beispielsweise ein Speicher, der ein Taktsignal verwendet, um wirksam zu sein. Bei einem Ausführungsbeispiel weist die Speicherschaltung 106 einen Direktzugriffsspeicher auf, wie beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM), einen synchronen dynamischen Direktzugriffsspeicher (SDRAM) und einen SDRAM mit doppelter Datenrate (DDR-SDRAM).
Die Speicherschaltung 106 umfasst einen Phasendetektor 108, der ein Rückkopplungssignal (FB-Signal; FB = Feedback) an einem FB-Signalweg 110 und ein Taktsignal (CLK-Signal; CLK = Clock) an einem CLK-Signalweg 112 empfängt. Bei einem Ausführungsbeispiel empfängt der Phasendetektor 108 ein externes Taktsignal an dem CLK-Signalweg 112 durch den Speicherkommunikationsweg 104. Bei anderen Ausführungsbeispielen empfängt der Phasendetektor 108 ein externes Taktsignal oder ein internes Taktsignal an dem CLK-Signalweg 112 von irgendeiner geeigneten Vorrichtung, wie beispielsweise einer zweckgebundenen Taktschaltung, die innerhalb oder außerhalb der Speicherschaltung 106 positioniert ist.
Der Phasendetektor 108 liefert das Abwärts-Signal (DW-Signal; DW = down) an einem DW-Signalweg 114 und das Aufwärts-Signal (UP-Signal; UP = up) an einem UP-Signalweg 116. Der Phasendetektor 108 bestimmt die Phasendifferenz zwischen dem FB-Signal an dem FB-Signalweg 110 und dem CLK-Signal an dem CLK-Signalweg 112, um das DW-Signal an dem DW-Signalweg 114 und das UP-Signal an dem UP-Signalweg 116 zu liefern. Ansprechend darauf, dass das CLK-Signal dem FB-Signal vorauseilt, aktiviert der Phasendetektor 108 das DW-Signal und deaktiviert das UP-Signal. Ansprechend darauf, dass das FB-Signal dem CLK-Signal vorauseilt, aktiviert der Phasendetektor 108 das UP-Signal und deaktiviert das DW-Signal. Das UP-Signal und das DW-Signal können zu einer anderen Schaltung geliefert und als Steuersignale verwendet werden, um eine Verzögerung des CLK-Signals oder eine Ver zögerung des FB-Signals einzustellen, um die Phase des FB-Signals näher an die Phase des CLK-Signals zu bringen.
2 ist ein schematisches Diagramm, das ein Ausführungsbeispiel des Phasendetektors 108 darstellt. Der Phasendetektor 108 umfasst NAND-Gatter 138, 142, 150, 154, 158, 162, 170 und 172 und Inverter 146, 166 und 174. Ein erster Eingang des NAND-Gatters 138 empfängt das FB-Signal an dem FB-Signalweg 110. Der Ausgang des NAND-Gatters 138 ist elektrisch mit einem ersten Eingang des NAND-Gatters 142 durch einen Signalweg 140 gekoppelt. Ein zweiter Eingang des NAND-Gatters 142, ein erster Eingang des NAND-Gatters 158 und der Eingang des Inverters 174 empfangen das CLK-Signal an dem CLK-Signalweg 112. Der Ausgang des NAND-Gatters 142 ist elektrisch mit einem zweiten Eingang des NAND-Gatters 138 und dem Eingang des Inverters 146 durch einen Signalweg 144 gekoppelt.
Ein zweiter Eingang des NAND-Gatters 158 ist elektrisch mit dem Ausgang des NAND-Gatters 162 durch einen Signalweg 164 gekoppelt. Der Ausgang des NAND-Gatters 158 ist elektrisch mit einem ersten Eingang des NAND-Gatters 162 und mit dem Eingang des Inverters 166 durch einen Signalweg 160 gekoppelt. Der Ausgang des Inverters 174 ist elektrisch mit einem zweiten Eingang des NAND-Gatters 162 durch einen Signalweg 176 gekoppelt.
Der Ausgang des Inverters 146 ist elektrisch mit einem ersten Eingang des NAND-Gatters 150 durch einen ZCLK_FB_P-Signalweg 148 gekoppelt. Der Ausgang des Inverters 166 ist elektrisch mit einem ersten Eingang des NAND-Gatters 154 durch einen ZCLK_P-Signalweg 168 gekoppelt. Der Ausgang des NAND-Gatters 150 ist elektrisch mit einem zweiten Eingang des NAND-Gatters 154 und einem ersten Eingang des NAND-Gatters 170 durch einen Puls-Abwärts-Signalweg (P_DW-Signalweg; P_DW = Pulse Down) 152 gekoppelt. Der Ausgang des NAND-Gatters 154 ist elektrisch mit einem zweiten Eingang des NAND-Gatters 150 und einem ersten Ausgang des NAND-Gatters 172 durch einen Puls-Aufwärts-Signalweg 156 (P_UP-Signalweg; P_UP = Pulse Up) gekoppelt. Der Ausgang des NAND-Gatters 170 liefert das DW-Signal und ist elektrisch mit einem zweiten Eingang des NAND-Gatters 172 durch den DW-Signalweg 114 gekoppelt. Der Ausgang des NAND-Gatters 172 liefert das UP-Signal und ist elektrisch mit einem zweiten Eingang des NAND-Gatters 170 durch den UP-Signalweg 116 gekoppelt.
Die NAND-Gatter 138 und 142 stellen ein erstes Flip-Flop bereit, das bei 130 angegeben ist. Die NAND-Gatter 158 und 162 stellen ein zweites Flip-Flop bereit, das bei 132 angegeben ist. Die NAND-Gatter 150 und 154 stellen ein drittes Flip-Flop bereit, das bei 134 angegeben ist. Die NAND-Gatter 170 und 172 stellen ein viertes Flip-Flop bereit, das bei 136 angegeben ist.
Ansprechend auf ein logisch hohes FB-Signal an dem FB-Signalweg 110 und dem logisch hohen Signal an dem Signalweg 144 gibt das NAND-Gatter 138 ein logisch niedriges Signal an dem Signalweg 140 aus. Ansprechend auf ein logisch niedriges FB-Signal an dem FB-Signalweg 110 oder ein logisch niedriges Signal an dem Signalweg 144 gibt das NAND-Gatter 138 ein logisch hohes Signal an dem Signalweg 140 aus. Ansprechend auf ein logisch hohes CLK-Signal an dem CLK-Signalweg 112 und ein logisch hohes Signal an dem Signalweg 140 gibt das NAND-Gatter 142 ein logisch niedriges Signal an dem Signalweg 144 aus. Ansprechend auf ein logisch niedriges CLK-Signal an dem CLK-Signalweg 112 oder ein logisch niedriges Signal an dem Signalweg 140 gibt das NAND-Gatter 142 ein logisch hohes Signal an dem Signalweg 144 aus. Der Inverter 146 invertiert das Signal an dem Signalweg 144, um das ZCLK_FB_P-Signal an dem ZCLK_FB_P-Signalweg 148 zu liefern.
Ansprechend auf ein logisch hohes CLK-Signal an dem CLK-Signalweg 112 und ein logisch hohes Signal an dem Signalweg 164 gibt das NAND-Gatter 158 ein logisch niedriges Signal an dem Signalweg 160 aus. Ansprechend auf ein logisch niedriges CLK-Signal ein dem CLK-Signalweg 112 oder ein logisch niedriges Signal an dem Signalweg 164 gibt das NAND-Gatter 158 ein logisch hohes Signal an dem Signalweg 160 aus. Der Inverter 174 invertiert das CLK-Signal an dem CLK-Signalweg 112, um das Signal. an dem Signalweg 176 zu liefern. Ansprechend auf ein logisch hohes Signal an dem Signalweg 160 und ein logisch hohes Signal an dem Signalweg 176 gibt das NAND-Gatter 162 ein logisch niedriges Signal an dem Signalweg 164 aus. Ansprechend auf ein logisch niedriges Signal an dem Signalweg 160 oder ein logisch niedriges Signal an dem Signalweg 176 gibt das NAND-Gatter 162 ein logisch hohes Signal an dem Signalweg 164 aus. Der Inverter 166 invertiert das Signal an dem Signalweg 160, um das ZCLK_P-Signal an dem ZCLK_P-Signalweg 168 zu liefern.
Ansprechend auf ein logisch hohes ZCLK_FB_P-Signal an dem ZCLK_FB_P-Signalweg 148 und ein logisch hohes P_UP-Signal an dem P_UP Signalweg 156 gibt das NAND-Gatter 150 ein logisch niedriges P_DW-Signal an dem P_DW-Signalweg 152 aus. Ansprechend auf ein logisch niedriges ZCLK_FB_P-Signal an dem ZCLK_FB_P-Signalweg 148 oder ein logisch niedriges P_UP-Signal an dem P_UP-Signalweg 156 gibt das NAND-Gatter 150 ein logisch hohes P_DW-Signal an dem P_DW-Signalweg 152 aus. Ansprechend auf ein logisch hohes P_DW-Signal an dem P_DW-Signalweg 152 und ein logisch hohes ZCLK_P-Signal an dem ZCLK_P-Signalweg 168 gibt das NAND-Gatter 154 ein logisch niedriges P_UP-Signal an dem P_UP-Signalweg 156 aus. Ansprechend auf ein logisch niedriges P_DW-Signal an dem P_DW-Signalweg 152 oder ein logisch niedriges ZCLK_P-Signal an dem ZCLK_P-Signalweg 168 gibt das NAND-Gatter 154 ein logisch hohes P_UP-Signal an dem P_UP-Signalweg 156 aus.
Ansprechend auf ein logisch hohes P_DW-Signal an dem P_DW-Signalweg 152 und ein logisch hohes UP-Signal an dem UP-Signalweg 116 gibt das NAND-Gatter 170 ein logisch niedriges DW-Signal an dem DW-Signalweg 114 aus. Ansprechend auf ein logisch niedriges P_DW-Signal an dem P_DW-Signalweg 152 oder ein logisch niedriges UP-Signal an dem UP-Signalweg 116 gibt das NAND-Gatter 170 ein logisch hohes DW-Signal an dem DW-Signalweg 114 aus. Ansprechend auf ein logisch hohes DW-Signal an dem DW-Signalweg 114 und ein logisch hohes P_UP-Signal an dem P_UP-Signalweg 156 gibt das NAND-Gatter 172 ein logisch niedriges UP-Signal an dem UP-Signalweg 116 aus. Ansprechend auf ein logisch niedriges DW-Signal an dem DW-Signalweg 114 oder ein logisch niedriges P_UP-Signal an dem P_UP-Signalweg 156 gibt das NAND-Gatter 172 ein logisch hohes UP-Signal an dem UP-Signalweg 116 aus.
Wenn in Betrieb die ansteigende Flanke des CLK-Signal der ansteigenden Flanke des FB-Signals vorauseilt, gibt das Flip-Flop 130 ein logisch niedriges Signal an dem Signalweg 144 ansprechend auf die ansteigende Flanke des CLK-Signals aus. Wenn die abfallende Flanke des FB-Signals der abfallenden Flanke des CLK-Signals vorauseilt, gibt das Flip-Flop 130 ein logisch niedriges Signal an dem Signalweg 144 ansprechend auf die abfallende Flanke des FB-Signals aus. Ansprechend auf ein logisch niedriges Signal an dem Signalweg 144 liefert der Inverter 146 ein logisch hohes ZCLK_FB_P-Signal.
Das Flip-Flop 132 gibt ein logisch niedriges Signal an dem Signalweg 160 ansprechend auf die ansteigende Flanke des CLK-Signals aus. Ansprechend auf ein logisch niedriges Signal an dem Signalweg 160 liefert der Inverter 166 ein logisch hohes ZCLK_P-Signal. Die ansteigende Flanke des ZCLK_P-Signals ist von der ansteigenden Flanke des CLK-Signals um zumindest eine Gatterverzögerung verzögert.
Wenn die ansteigende Flanke des ZCLK_FB_P-Signals der ansteigenden Flanke des ZCLK_P-Signals vorauseilt, gibt das Flip-Flop 134 ein logisch niedriges P_DW-Signal ansprechend auf die ansteigende Flanke des ZCLK_FB_P-Signals aus. Wenn die ansteigende Flanke des ZCLK_P-Signals der ansteignenden Flanke des ZCLK_FB_P-Signals vorauseilt, gibt das Flip-Flop 134 ein logisch niedriges P_UP-Signal ansprechend auf die ansteigende Flanke des ZCLK_P-Signals aus. Ansprechend auf ein logisch niedriges P_DW-Signal gibt das Flip-Flop 136 ein logisch hohes DW-Signal und ein logisch niedriges UP-Signal aus. Ansprechend auf ein logisch niedriges P_UP-Signal gibt das Flip-Flop 136 ein logisch niedriges DW-Signal und ein logisch hohes UP-Signal aus.
Ansprechend darauf, dass das CLK-Signal dem FB-Signal vorauseilt, geht das ZCLK_FB_P-Signal zu einem logisch hohen Zustand über, bevor das ZCLK_P-Signal zu einem logisch hohen Zustand übergeht. Ansprechend darauf, dass das ZCLK_FB_P-Signal vor dem ZCLK_P-Signal zu einem logisch hohen Zustand übergeht, geht das P_DW-Signal zu einem logisch niedrigen Zustand über. Ansprechend darauf, dass das P_DW-Signal zu einem logisch niedrigen Zustand übergeht, geht das DW-Signal zu einem logisch hohen Zustand über. Ansprechend darauf, dass das FB-Signal dem CLK-Signal vorauseilt, geht das ZCLK_P-Signal zu einem logisch hohen Zustand über, bevor das ZCLK_FB_P-Signal zu einem logisch hohen Zustand übergeht. Ansprechend darauf, dass das ZCLK_P-Signal vor dem ZCLK_FB_P-Signal zu einem logisch hohen Zustand übergeht, geht das P_UP-Signal zu einem logisch niedrigen Zustand über. Ansprechend darauf, dass das P_UP-Signal zu einem logisch niedrigen Zustand übergeht, geht das UP-Signal zu einem logisch hohen Zustand über.
3 ist ein Zeitdiagramm 200, das ein Ausführungsbeispiel der Zeitsteuerung bzw. der Zeitgebung bzw. des zeitlichen Ablaufs von Signalen für den Phasendetektor 108 darstellt. Das Zeitdiagramm 200 umfasst ein CLK-Signal 202 an dem CLK-Signalweg 112, ein FB-Signal 204 an dem FB-Signalweg 110, ein ZCLK_FB_P-Signal 206 an dem ZCLK_FB_P-Signalweg 148, ein ZCLK_P-Signal 208 an dem ZCLK_P-Signalweg 168, ein P_DW-Signal 210 an dem P_DW-Signalweg 152, ein P_UP-Signal 212 an dem P_UP-Signalweg 156, ein DW-Signal 214 an dem DW-Signalweg 114 und ein UP-Signal 216 an dem UP-Signalweg 116.
Eine ansteigende Flanke 220 des CLK-Signals 202 eilt einer ansteigenden Flanke 222 des FB-Signals 204 voraus. Ansprechend auf die ansteigende Flanke 220 des CLK-Signals 202 liefern das Flip-Flop 138 und der Inverter 146 eine ansteigende Flanke 224 des ZCLK_FB_P-Signals 206. Ansprechend auf die ansteigende Flanke 220 des CLK-Signals 204 liefern ferner der Inverter 174, das Flip-Flop 132 und der Inverter 166 eine ansteigende Flanke 226 des ZCLK_P-Signals 208. Die ansteigende Flanke 226 des ZCLK_P-Signals 208 eilt der ansteigenden Flanke 220 des CLK-Signals 202 um zumindest eine Gatterverzögerung nach. Deshalb liegt die ansteigende Flanke 224 des ZCLK_FB_P-Signals 206 eine Gatterverzögerung vor der ansteigenden Flanke 226 des ZCLK_P-Signals 208. Ansprechend auf die ansteigende Flanke 224 des ZCLK_FB_P-Signals 206 liefert das Flip-Flop 134 eine abfallende Flanke 228 des P_DW-Signals 210 und behält das P_UP-Signal 212 bei einem logisch hohen Zustand bei. Ansprechend auf die abfallende Flanke 228 des P_DW-Signals 210 liefert das Flip-Flop 136 eine ansteigende Flanke 230 des DW-Signals 214 und eine abfallende Flanke 232 des UP-Signals 216.
Falls deshalb die ansteigende Flanke 220 des CLK-Signals 202 der ansteigenden Flanke 222 des FB-Signals 204 vorauseilt, reagiert das Flip-Flop 134 auf die ansteigende Flanke 224 des ZCLK_FB_P-Signals 206 ungeachtet dessen, wo die ansteigende Flanke 222 des FB-Signals 204 innerhalb der logisch hohen Zeit des CLK-Signals 202 auftritt. Die ansteigende Flanke 224 des ZCLK_FB_P-Signals 206 eilt der ansteigenden Flanke 226 des ZCLK_P-Signals 208 um eine Gatterverzögerung voraus. Der logisch niedrige Puls des P_DW-Signals 210, der bei der abfallenden Flanke 228 beginnt, dauert so lange wie die logisch hohe Zeit des CLK-Signals 202. Auf diese Weise ist eine jegliche Race-Bedingung innerhalb des Phasendetektors 108 vermieden, die zwischen der ansteigenden Flanke 220 des CLK-Signals 202 und der ansteigenden Flanke 222 des FB-Signals 222 erzeugt wird.
4 ist ein Zeitdiagramm 250, das ein anderes Ausführungsbeispiel der Zeitsteuerung von Signalen für den Phasendetektor 108 darstellt. Das Zeitdiagramm 250 umfasst die gleichen Signale wie das Zeitdiagramm 200, einschließlich des CLK-Signals 202 an dem CLK-Signalweg 112, des FB-Signals 204 an dem FB-Signalweg 110, des ZCLK_FB_P-Signals 206 an dem ZCLK_FB_P-Signalweg 148, des ZCLK_P-Signals 208 an dem ZCLK_P-Signalweg 168, des P_DW-Signals 210 an dem P_DW-Signalweg 152, des P_UP-Signals 212 an dem P_UP-Signalweg 156, des DW-Signals 214 an dem DW-Signalweg 114 und des UP-Signals 216 an dem UP-Signalweg 116.
Bei diesem Ausführungsbeispiel eilt eine ansteigende Flanke 260 des CLK-Signals 202 einer ansteigenden Flanke 262 des FB-Signals 204 nach. Ansprechend auf die ansteigende Flanke 260 des CLK-Signals 202 liefern der Inverter 174, das Flip-Flop 132 und der Inverter 166 eine ansteigende Flanke 266 des ZCLK_P-Signals 208. Ansprechend auf eine abfallende Flanke 274 des FB-Signals 204 liefern das Flip-Flop 130 und der Inverter 146 eine ansteigende Flanke 264 des ZCLK_FB_P-Signals 206. Ansprechend auf die ansteigende Flanke 266 des ZCLK_P-Signals 208 liefert das Flip-Flop 134 eine abfallende Flanke 268 des P_UP-Signals 212 und behält das P_DW-Signal 210 bei einem logisch hohen Zustand bei. Ansprechend auf die abfallende Flanke 268 des P_UP-Signals 212 liefert das Flip-Flop 136 eine abfallende Flanke 270 des DW-Signals 214 und eine ansteigende Flanke 272 des UP-Signals 216.
Falls deshalb die ansteigende Flanke 262 des FB-Signals 204 der ansteigenden Flanke 260 des CLK-Signals 202 vorauseilt, reagiert das Flip-Flop 134 auf die ansteigende Flanke 266 des CLK_P-Signals 208 ungeachtet dessen, wo die ansteigende Flanke 262 des FB-Signals 204 innerhalb der logisch niedrigen Zeit des CLK-Signals 202 auftritt. Die ansteigende Flanke 266 des ZCLK_P-Signals 208 eilt der ansteigenden Flanke 264 des ZCLK_FB_P-Signals 206 voraus. Der logisch niedrige Puls des P_UP-Signals 212, der bei der abfallenden Flanke 268 beginnt, dauert so lange wie die logisch hohe Zeit des CLK-Signals 202. Auf diese Weise wird eine jegliche Race-Bedingung innerhalb des Phasendetektors 108 vermieden, die zwischen der ansteigenden Flanke 260 des CLK-Signals 202 und der ansteigenden Flanke 262 des FB-Signals 204 erzeugt wird.
Ausführungsbeispiele der vorliegenden Erfindung sehen einen Phasendetektor vor. Der Phasendetektor ist ohne weiteres auf höhere Betriebsfrequenzen skalierbar. Selbst eine kleine Phasendifferenz zwischen den zwei Eingangssignalen führt nicht zu einer Race-Bedingung innerhalb des Phasendetektors. Zusätzlich ist der Phasendetektor im Wesentlichen prozessunempfindlich.

Claims

Phasendetektor (108), der folgende Merkmale aufweist: eine erste Schaltung (130), die konfiguriert ist, um ein erstes Signal ansprechend auf ein Rückkopplungssignal und ein Taktsignal zu liefern; eine zweite Schaltung (132), die konfiguriert ist, um ein zweites Signal ansprechend auf das Taktsignal und ein invertiertes Taktsignal zu liefern; und eine dritte Schaltung (134), die konfiguriert ist, um ein drittes Signal, das angibt, ob das Taktsignal dem Rückkopplungssignal vorauseilt, und ein viertes Signal, das angibt, ob das Rückkopplungssignal dem Taktsignal vorauseilt, ansprechend auf das erste Signal und das zweite Signal zu liefern.
Phasendetektor (108) gemäß Anspruch 1, der ferner folgendes Merkmal aufweist: eine vierte Schaltung (136), die konfiguriert ist, um ein Abwärtssteuersignal ansprechend auf das dritte Signal und ein Aufwärtssteuersignal ansprechend auf das vierte Signal zu liefern.
Phasendetektor (108) gemäß Anspruch 2, bei dem die vierte Schaltung (136) ein Flip-Flop aufweist.
Phasendetektor (108) gemäß Anspruch 3, bei dem das Flip-Flop ein NAND-Flip-Flop aufweist.
Phasendetektor (108) gemäß einem der Ansprüche 1 bis 4, bei dem die erste Schaltung (130) ein erstes Flip-Flop aufweist, die zweite Schaltung (132) ein zweites Flip-Flop aufweist und die dritte Schaltung (134) ein drittes Flip-Flop aufweist.
Phasendetektor (108) gemäß Anspruch 5, bei dem das erste Flip-Flop ein NAND-Flip-Flop aufweist, das zweite Flip-Flop ein NAND-Flip-Flop aufweist und das dritte Flip-Flop ein NAND-Flip-Flop aufweist.
Phasendetektor (108), der folgende Merkmale aufweist. ein erstes Flip-Flop (130), das konfiguriert ist, um ein drittes Signal ansprechend auf ein erstes Signal und ein zweites Signal zu liefern; ein zweites Flip-Flop (132), das konfiguriert ist, um ein viertes Signal ansprechend auf das zweite Signal und ein invertiertes zweites Signal zu liefern; und ein drittes Flip-Flop (134), das konfiguriert ist, um ein fünftes Signal und ein sechstes Signal ansprechend auf ein invertiertes drittes Signal und ein invertiertes viertes Signal zu liefern, wobei das fünfte Signal angibt, ob das erste Signal dem zweiten Signal nacheilt, und das sechste Signal angibt, ob das erste Signal dem zweiten Signal vorauseilt.
Phasendetektor (108) gemäß Anspruch 7, der ferner folgendes Merkmal aufweist: ein viertes Flip-Flop (136), das konfiguriert ist, um ein Abwärtssteuersignal und ein Aufwärtssteuersignal ansprechend auf das fünfte Signal und das sechste Signal zu liefern.
Phasendetektor (108) gemäß Anspruch 8, bei dem das vierte Flip-Flop (136) ein NAND-Flip-Flop aufweist.
Phasendetektor (108) gemäß einem der Ansprüche 7 bis 9, bei dem das erste Flip-Flop (130) ein NAND-Flip- Flop aufweist, das zweite Flip-Flop (132) ein NAND-Flip-Flop aufweist und das dritte Flip-Flop (134) ein NAND-Flip-Flop aufweist.
Phasendetektor (108) gemäß einem der Ansprüche 7 bis 10, bei dem das erste Signal ein Rückkopplungssignal ist und das zweite Signal ein Taktsignal ist.
Phasendetektor (108), der folgende Merkmale aufweist: eine Einrichtung zum Liefern eines ersten Signals ansprechend auf ein Rückkopplungssignal und ein Taktsignal; eine Einrichtung zum Liefern eines zweiten Signals ansprechend auf das Taktsignal und ein invertiertes Taktsignal; eine Einrichtung zum Liefern eines Abwärtspulses ansprechend darauf, dass das erste Signal dem zweiten Signal vorauseilt; und eine Einrichtung zum Liefern eines Aufwärtspulses ansprechend darauf, dass das zweite Signal dem ersten Signal vorauseilt.
Phasendetektor (108) gemäß Anspruch 12, der ferner folgende Merkmale aufweist: eine Einrichtung zum Liefern eines Abwärtssteuersignals ansprechend auf den Abwärtspuls; und eine Einrichtung zum Liefern eines Aufwärtssteuersignals ansprechend auf den Aufwärtspuls.
Verfahren zum Erfassen einer Phasendifferenz, wobei das Verfahren folgende Schritte aufweist: Empfangen eines ersten Signals und eines zweiten Signals; Invertieren des zweiten Signals, um ein invertiertes zweites Signal zu liefern; Liefern eines dritten Signals ansprechend auf das erste Signal und das zweite Signal; Liefern eines vierten Signals ansprechend auf das zweite Signal. und das invertierte zweite Signal; Liefern eines fünften Signals ansprechend darauf, dass das dritte Signal dem vierten Signal vorauseilt; und Liefern eines sechsten Signals ansprechend darauf, dass das vierte Signal dem dritten Signal vorauseilt.
Verfahren gemäß Anspruch 14, das ferner folgende Schritte aufweist: Liefern eines Abwärtssteuersignals ansprechend auf das fünfte Signal; und Liefern eines Aufwärtssteuersignals ansprechend auf das sechste Signal.
Verfahren gemäß Anspruch 14 oder 15, bei dem das Empfangen des ersten Signals ein Empfangen eines Rückkopplungssignals aufweist und das Empfangen des zweiten Signals ein Empfangen eines Taktsignals aufweist.
Verfahren gemäß einem der Ansprüche 14 bis 16, bei dem das Liefern des fünften Signals ein Liefern eines Abwärtssignalpulses aufweist und bei dem das Liefern des sechsten Signals ein Liefern eines Aufwärtssignalpulses aufweist.
Verfahren zum Erfassen einer Phasendifferenz, wobei das Verfahrer folgende Schritte aufweist: Liefern eines ersten Signals ansprechend auf ein Taktsignal und ein Rückkopplungssignal; Liefern eines zweiten Signals ansprechend auf das Taktsignal und ein invertiertes Taktsignal; Liefern eines Abwärtssignalpulses ansprechend auf das Liefern des ersten Signals vor dem Liefern des zweiten Signals oder Liefern eines Aufwärtssignalspulses ansprechend auf das Liefern des zweiten Signals vor dem Liefern des ersten Signals.
Verfahren gemäß Anspruch 18, das ferner folgende Schritte aufweist: Liefern eines Abwärtssteuersignals ansprechend auf den Abwärtssignalpuls; und Liefern eines Aufwärtssteuersignals ansprechend auf den Aufwärtssignalpuls.
Verfahren gemäß Anspruch 18 oder 19, bei dem das Liefern des zweiten Signals das Liefern des zweiten Signals mit zumindest einer Gatterverzögerung nach einer ansteigenden Flanke des Taktsignals aufweist.
Elektronisches System (100), das folgende Merkmale aufweist: einen Host (102); und einen Speicher (106), der einen Phasendetektor (108) umfasst, der konfiguriert ist, um ein Taktsignal von dem Host (102) zu empfangen, wobei der Phasendetektor (108) folgende Merkmale aufweist: eine erste Schaltung, die konfiguriert ist, um ein erstes Signal ansprechend auf ein Rückkopplungssignal und ein Taktsignal zu liefern; eine zweite Schaltung, die konfiguriert ist, um ein zweites Signal ansprechend auf das Taktsignal und ein invertiertes Taktsignal zu liefern; und eine dritte Schaltung, die konfiguriert ist, um ein drittes Signal, das angibt, ob das Taktsignal dem Rückkopplungssignal vorauseilt, und ein viertes Signal, das angibt, ob das Rückkopplungssignal dem Taktsignal vorauseilt, ansprechend auf das erste Signal und das zweite Signal zu liefern.