DE102005054950B4

DE102005054950B4 - Verfahren zur Herstellung eines CMOS-Bildsensors

Info

Publication number: DE102005054950B4
Application number: DE102005054950A
Authority: DE
Inventors: Chang Hun Icheon Han
Original assignee: Dongbu Electronics Co Ltd
Current assignee: DB HiTek Co Ltd
Priority date: 2004-11-19
Filing date: 2005-11-17
Publication date: 2010-09-02
Anticipated expiration: 2025-11-18
Also published as: DE102005054950A1; JP2006148118A; KR20060055812A; CN1790670A; CN100461370C; US20060110873A1; KR100606937B1

Abstract

Verfahren zur Herstellung eines CMOS-Bildsensors, das Folgendes umfasst:
Ausbilden einer Gatter-Elektrode auf einer Transistor-Region eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das eine Fotodioden-Region und die Transistor-Region enthält;
jeweiliges Ausbilden von gering dotierten Diffusionsbereichen eines zweiten Leitfähigkeitstyps auf beiden Seiten der Gatter-Elektrode in der Fotodioden-Region und der Transistor-Region;
Ausbilden einer Abschirmungsschicht über einer gesamten Oberfläche des Halbleitersubstrats, einschließlich der Gatter-Elektrode;
Ausbilden einer Photoresist-Struktur zum Bedecken der Fotodioden-Region und der Gatter-Elektrode;
Ausbilden eines stark dotierten Diffusionsbereichs eines zweiten Leitfähigkeitstyps durch Implantieren von Störionen eines zweiten Leitfähigkeitstyps mit hoher Dichte durch die Abschirmungsschicht hindurch in die gesamte Oberfläche des Halbleitersubstrats unter Verwendung der Photoresist-Struktur als Maske; und
Entfernen der Photoresist-Struktur und der Abschirmungsschicht.

Description

ALLGEMEINER STAND DER TECHNIK
GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft einen CMOS-Bildsensor (CMOS = komplementäres Metalloxidsilicium) und insbesondere ein Verfahren zur Herstellung eines CMOS-Bildsensors, der verbesserte Bildeigenschaften aufweisen kann, indem ein Aus-Strom des Transistors verringert wird.
BESPRECHUNG DES STANDES DER TECHNIK
Ein CMOS-Bildsensor ist ein Bauelement, das mit CMOS-Technologie arbeitet, indem es eine Steuerschaltung, eine Signalverarbeitungsschaltung und weitere Komponenten als eine periphere Schaltung verwendet, und MOS-Transistoren entsprechend der Anzahl an Einheitspixeln auf einem Halbleitersubstrat bildet, so dass elektrische Signale der jeweiligen Pixel mittels eines Schaltverfahrens erkannt werden. Jedes Pixel des CMOS-Bildsensors enthält eine Fotodiode und einen MOS-Transistor. Elektrische Signale werden der Reihe nach von den jeweiligen Pixeln in dem Schaltverfahren ausgegeben, so dass Bilder angezeigt werden.
Da der CMOS-Bildsensor CMOS-Herstellungstechnologie verwendet, kann der CMOS-Bildsensor einen vorteilhaft niedrigen Stromverbrauch haben und mit einem einfachen Herstellungsverfahren hergestellt werden, in dem es weniger Fotoverarbeitungsschritte gibt. In dem CMOS-Bildsensor können eine Steuerschaltung, eine Signalverarbeitungsschaltung, eine A/D-Wandlerschaltung und beliebige weitere Komponenten in einen CMOS-Bildsensorchip integriert werden, wodurch das Produkt in einer kompakten Größe hergestellt werden kann. Dementsprechend wird der CMOS-Bildsensor derzeit weithin in verschiedenen angewandten Technologien eingesetzt, wie beispielsweise bei digitalen Fotokameras und digitalen Videokameras.
Der CMOS-Bildsensor wird je nach der Anzahl der Transistoren in die Typen 3T, 4T und 5T unterteilt, wobei der CMOS-Bildsensor vom 3T-Typ aus einer Fotodiode und drei Transistoren besteht und der CMOS-Bildsensor vom 4T-Typ aus einer Fotodiode und vier Transistoren besteht.
Im Folgenden werden eine äquivalente Schaltung und ein Layout für den CMOS-Bildsensor vom 3T-Typ gemäß dem Stand der Technik beschrieben.
1 ist ein äquivalenter Schaltplan des CMOS-Bildsensors vom 3T-Typ gemäß dem Stand der Technik. 2 ist ein Layout eines einzelnen Pixels in dem CMOS-Bildsensor vom 3T-Typ gemäß dem Stand der Technik.
Wie in 1 gezeigt, besteht ein Einheitspixel des CMOS-Bildsensors vom 3T-Typ gemäß dem Stand der Technik aus einer Fotodiode PD und drei nMOS-Transistoren T1, T2 und T3.
Eine Kathode der Fotodiode PD ist mit einer Drain-Elektrode des ersten nMOS-Transistor T1 und einer Gate-Elektrode des zweiten nMOS-Transistor T2 verbunden.
Die Source-Elektroden des ersten und des zweiten nMOS-Transistors T1 bzw. T2 sind mit einer Stromversorgungsleitung verbunden, um eine Bezugsspannung VR zu empfangen. Eine Gate-Elektrode des ersten nMOS-Transistors T1 ist mit einer Rücksetzungsleitung verbunden, um ein Rücksetzungssignal RST zu empfangen.
Eine Source-Elektrode des dritten nMOS-Transistors T3 ist mit einer Drain-Elektrode des zweiten nMOS-Transistors verbunden, und eine Drain-Elektrode des dritten nMOS-Transistors T3 ist über eine Signalleitung mit einer (nicht gezeigten) Leseschaltung verbunden. Des Weiteren ist eine Gate-Elektrode des dritten nMOS-Transistors T3 mit einer Auswahlleitung verbunden, um ein Auswahlsignal SLCT zu empfangen.
Der erste nMOS-Transistor T1 fungiert als ein Rücksetzungstransistor Rx zum Zurücksetzen von optischen Ladungen, die in der Fotodiode PD gesammelt wurden. Der zweite nMOS-Transistor T2 fungiert als ein Ansteuerungstransistor Dx, der außerdem als ein Sourcefolgerpufferverstärker fungiert. Der dritte nMOS-Transistor T3 ist ein Auswahltransistor Sx, der Signale durch Schalten adressieren kann.
Ein vorgegebener Abschnitt des Rücksetzungstransistors RX, einschließlich der Fotodiode PD, entspricht einem salizidfreien Bereich, und der übrige Abschnitt des Rücksetzungstransistors RX entspricht einem Salizidbereich.
In dem Einheitspixel des CMOS-Bildsensors vom 3T-Typ ist, wie in 2 gezeigt, ein aktiver Bereich 10 definiert. Eine Fotodiode 20 ist in einem relativ großen Abschnitt des aktiven Bereichs 10 ausgebildet. Des Weiteren sind jeweilige Gate-Elektroden 30, 40 und 50 von drei Transistoren mit dem übrigen Abschnitt des aktiven Bereichs 10 überlappt.
Der Rücksetzungstransistor Rx wird durch die Gatter-Elektrode 30 gebildet; der Ansteuerungstransistor Dx wird durch die Gatter-Elektrode 40 gebildet; und der Auswahltransistor Sx wird durch die Gatter-Elektrode 50 gebildet. Störionen werden in den aktiven Bereich 10 der jeweiligen Transistoren implantiert, mit Ausnahme der Abschnitte unter den Gatter-Elektroden 30, 40 und 50, wodurch Source- und Drain-Regionen in den jeweiligen Transistoren gebildet werden.
Eine Leistungsspannung Vdd wird an die Source- und Drain-Regionen zwischen dem Rücksetzungstransistor Rx und dem Ansteuerungstransistor Dx angelegt. Die Source- und Drain-Regionen, die auf einer Seite des Auswahltransistors Sx vorhanden sind, werden mit der (nicht gezeigten) Leseschaltung verbunden.
Obgleich nicht gezeigt, sind die jeweiligen Gatter-Elektroden 30, 40 und 50 mit Signalleitungen verbunden. Jedes Ende der Signalleitungen hat eine Kontaktinsel, die mit einer externen Ansteuerungsschaltung verbunden ist.
3 ist eine Querschnittsansicht entlang der Linie III-III von 2 und zeigt den Prozess für das Ausbilden eines stark dotierten Diffusionsbereichs vom n⁺-Typ in den Source- und Drain-Regionen des Transistors bei der Herstellung des CMOS-Bildsensors gemäß dem Stand der Technik.
Wie in 3 gezeigt, werden zum Bedecken einer Bauelementisolierungsschicht 63, eines gering dotierten Diffusionsbereichs 69 vom n^–Typ einer Fotodiode und einer Gatter-Elektrode 65 und zum Freilegen von Source- und Drain-Regionen des Transistors stark dotierte Störionen vom n⁺-Typ in freiliegende Abschnitte der Source- und Drain-Regionen im Zustand der Verwendung eines strukturierten Photoresists 71 als Maske implantiert, wodurch ein stark dotierter Diffusionsbereichs 72 vom n⁺-Typ gebildet gebildet wird. In 3 stellt die Bezugszahl 62 eine gering dotierte Epitaxialschicht vom P^–-Typ dar, die in einem stark dotierten Halbleitersubstrat 61 vom P⁺⁺-Typ ausgebildet ist; die Bezugszahl 64 stellt eine Gate-Isolierungsschicht dar; und die Bezugszahl 67 stellt einen gering dotierten Diffusionsbereichs vom n^–Typ dar, der in jeder der Source- und Drain-Regionen ausgebildet ist.
Die Druckschrift US 6,040,593 A beschreibt einen CMOS Bildsensor mit einer lichtempfindlichen Region, in welcher eine eingebettete Photodiode zur Wahrnehmung von Licht eines Objekts gebildet wird, sowie eine Vielzahl von mit der eingebetteten Photodiode elektrisch verbundener Transistoren.
Die Druckschrift US 2004/0217436 A1 beschreibt, dass die lichtempfindliche Oberfläche einer Photodiode mit einem Gatteroxidfilm bedeckt wird. Durch den Gatteroxidfilm wird eine Öffnung gebildet, welche eine zentrale Region der lichtempfindlichen Oberfläche der Photodiode freilegt.
Das Verfahren zur Herstellung des CMOS-Bildsensors gemäß dem Stand der Technik weist jedoch wenigstens die folgenden Nachteile auf.
Beim herkömmlichen CMOS-Bildsensor sind die drei Transistoren des Einheitspixels Schaltungen zum Übertragen der Signale der Fotodiode. Wenn der Aus-Strom hoch ist, so kann er einen Defekt beim Erfassen des Bildes verursachen.
Beim Ausbilden der Source- und Drain-Regionen vom n⁺-Typ können die Störionen in die Unterseite der Gatter-Elektrode implantiert werden, wodurch der Aus-Strom erzeugt werden kann.
Die Gatter-Elektrode besteht aus Polysilicium. In der Kristallstruktur von Polysilicium sind die Atome regelmäßig in der dreidimensionalen Struktur angeordnet. Beim Implantieren der Störionen in der vorgegebenen Richtung kann ein Kanalisierungseffekt erzeugt werden. Somit können die Störionen in die Unterseite des Kanals des Transistors implantiert werden. Das heißt, eine Kanalschwellenspannung VT kann aufgrund der unerwünschten Ionenimplantation verringert werden, wodurch der Aus-Strom vergrößert werden kann.
Insbesondere, weil der Kanalisierungseffekt zufällig entsteht, kann er schwere Probleme in dem Bildsensor verursachen, wodurch gleichförmige Eigenschaften von Vt, Idsat und Ioff des Transistors in der gesamten Pixelanordnung erforderlich werden.
KURZDARSTELLUNG DER ERFINDUNG
Dementsprechend betrifft die vorliegende Erfindung ein Verfahren zur Herstellung eines CMOS-Bildsensors, das ein oder mehrere Probleme des Standes der Technik im Wesentlichen beseitigt.
Die vorliegende Erfindung kann ein Verfahren zur Herstellung eines CMOS-Bildsensors bereitstellen, das einen Aus-Strom verringern kann, indem es verhindert, dass Störionen während eines Ionenimplantationsprozesses zur Ausbildung von Source- und Drain-Regionen in eine Unterseite einer Gate-Elektrode implantiert werden.
Die vorliegende Erfindung kann des Weiteren ein Verfahren zur Herstellung eines CMOS-Bildsensors bereitstellen, wobei eine amorphe Schicht, die auf einer Oberfläche eines Siliciumsubstrats, einschließlich einer Gatter-Elektrode, ausgebildet ist, als eine Abschirmungsschicht benutzt wird, wenn Störionen in Source- und Drain-Regionen implantiert werden, um einen Kanalisierungseffekt zu minimieren und einen Aus-Strom zu verringern.
Die vorliegende Erfindung kann des Weiteren ein Verfahren zur Herstellung eines CMOS-Bildsensors bereitstellen, wobei eine Oxidschicht auf TEOS-Basis, die auf einer Oberfläche eines Siliciumsubstrats, einschließlich einer Gatter-Elektrode, ausgebildet ist, als ein Schirmoxid benutzt wird, wenn Störionen in Source- und Drain-Regionen implantiert werden, um einen Aus-Strom zu verringern und die Veränderung von Bauelement-Eigenschaften bei niedriger Temperatur zu verhindern.
Weitere Aspekte der Erfindung werden in der folgenden Beschreibung dargelegt und werden für den Fachmann ersichtlich.
Ein Verfahren zur Herstellung eines CMOS-Bildsensors gemäß der vorliegenden Erfindung beinhaltet Folgendes: Ausbilden einer Gatter-Elektrode auf einer Transistor-Region eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das eine Fotodioden-Region und die Transistor-Region enthält, jeweiliges Ausbilden von gering dotierten Diffusionsbereichen eines zweiten Leitfähigkeitstyps auf beiden Seiten der Gatter-Elektrode in der Fotodioden-Region und der Transistor-Region, Ausbilden einer Abschirmungsschicht über einer gesamten Oberfläche des Halbleitersubstrats, einschließlich der Gatter-Elektrode, Ausbilden einer Photoresist-Struktur zum Bedecken der Fotodioden-Region und der Gatter-Elektrode, Ausbilden eines stark dotierten Diffusionsbereichs eines zweiten Leitfähigkeitstyps durch Implantieren von Störionen eines zweiten Leitfähigkeitstyps mit hoher Dichte durch die Abschirmungsschicht hindurch in die gesamte Oberfläche des Halbleitersubstrats unter Verwendung der Photoresist-Struktur als Maske, und Entfernen der Photoresist-Struktur und der Abschirmungsschicht.
Es versteht sich, dass sowohl die vorangegangene allgemeine Beschreibung als auch die folgende detaillierte Beschreibung nur beispielhaft und erläuternd sind und der eingehenderen Erläuterung der Erfindung in der beanspruchten Form dient.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die begleitenden Zeichnungen veranschaulichen Ausführungsbeispiele der Erfindung und dienen in Verbindung mit der Beschreibung der Erläuterung der Erfindung. In den Zeichnungen:
ist 1 eine äquivalente Schaltungsansicht eines einzelnen Pixels in einem CMOS-Bildsensor gemäß dem Stand der Technik.
ist 2 ein Layout eines einzelnen Pixels in einem CMOS-Bildsensor gemäß dem Stand der Technik.
ist 3 eine Querschnittsansicht entlang der Linie III-III von 2, die den Prozess für das Ausbilden eines stark dotierten Diffusionsbereichs vom n⁺-Typ in in Source- und Drain-Regionen eines Transistors bei der Herstellung des CMOS-Bildsensors gemäß dem Stand der Technik zeigt.
sind 4A bis 4E Querschnittsansichten für den Prozess der Herstellung eines CMOS-Bildsensors gemäß einer Ausführungsform der vorliegenden Erfindung.
ist 5 ein Simulationsergebnis des Vergleichs der Aus-Strom-Eigenschaften von CMOS-Bildsensoren gemäß dem Stand der Technik und gemäß der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Es wird nun näher auf Ausführungsbeispiele der vorliegenden Erfindung eingegangen. Wo immer möglich, werden in allen Zeichnungen die gleichen Bezugszahlen für gleiche oder ähnliche Teile verwendet.
Ein Verfahren zur Herstellung eines CMOS-Bildsensors gemäß der vorliegenden Erfindung wird anhand der begleitenden Zeichnungen beschrieben.
4A bis 4E sind Querschnittsansichten für den Prozess der Herstellung eines CMOS-Bildsensors gemäß einer Ausführungsform der vorliegenden Erfindung und entsprechen zu Vergleichszwecken der Ansicht von 3.
Wie in 4A gezeigt, ist eine gering dotierte Epitaxialschicht 102 eines ersten Leitfähigkeitstyps (P^–-Typ) in einem Halbleitersubstrat 101 mittels eines Epitaxialprozesses ausgebildet, wobei das Halbleitersubstrat 101 aus einem stark dotierten Silicium eines ersten Leitfähigkeitstyps (P⁺⁺-Typ) gebildet ist.
Die Epitaxialschicht 102 hat eine relativ große und tiefe Verarmungsregion in einer Fotodiode, dergestalt, dass die Kapazität der mit geringer Spannung arbeitenden Fotodiode zum Sammeln elektrischer Ladungen und die Lichtempfindlichkeit verbessert werden.
Eine STI-Schicht 103 ist in dem Halbleitersubstrat 101, das die Epitaxialschicht 102 enthält, zur Isolierung des Bauelements ausgebildet.
Im Folgenden wird ein Verfahren zum Ausbilden der STI-Schicht 103 beschrieben.
Zuerst werden eine Kontaktinseloxidschicht, eine Kontaktinselnitridschicht und eine TEOS-Oxidschicht (TEOS = Tetraethylorthosilicat) nacheinander auf dem Halbleitersubstrat ausgebildet. Dann wird ein Photoresist auf der TEOS-Oxidschicht ausgebildet.
Als nächstes wird der Photoresist durch Belichten und Entwickeln mit einer Maske zum Definieren einer aktiven Region und einer STI-Region strukturiert. In diesem Fall wird der Photoresist, der die STI-Region bedeckt, entfernt.
Dann werden unter Verwendung des strukturierten Photoresist als Maske die Kontaktinseloxidschicht, die Kontaktinselnitridschicht und die TEOS-Oxidschicht von der STI-Region entfernt.
Das Halbleitersubstrat, das der STI-Region entspricht, wird auf eine vorgegebene Tiefe geätzt, wobei die strukturierte Kontaktinseloxidschicht, Kontaktinselnitridschicht und TEOS-Oxidschicht als Maske verwendet werden, wodurch ein Graben entsteht. Anschließend wird der Photoresist vollständig entfernt.
Eine Opferoxidschicht wird dünn auf der gesamten Oberfläche des Halbleitersubstrat einschließlich des Grabens ausgebildet, und eine O₃-TEOS-Schicht wird ausgebildet, um den Graben auszufüllen. Die Opferoxidschicht wird an der inneren Seitenwand des Grabens ausgebildet. Die O₃-TEOS-Schicht wird beispielsweise bei einer Temperatur von über 1000°C ausgebildet.
Ein CMP-Prozess (CMP = chemisch-mechanisches Polieren) wird dann auf der gesamten Oberfläche durchgeführt, wodurch die O₃-TEOS-Schicht nur in dem Graben zurückbleibt, wodurch die STI-Schicht 103 im Inneren des Grabens ausgebildet wird. Dann werden die Kontaktinseloxidschicht, die Kontaktinselnitridschicht und die TEOS-Oxidschicht entfernt.
Eine Gatterisolierungsschicht 104 und eine leitfähige Schicht (beispielsweise eine stark dotierte Polysiliciumschicht) werden nacheinander auf der gesamten Oberfläche der Epitaxialschicht 102, einschließlich der STI-Schicht 103, ausgebildet und werden dann selektiv entfernt, wodurch eine Gatter-Elektrode 105 in jedem der Transistoren gebildet wird. Die Gatterisolierungsschicht 104 kann mittels eines thermischen Oxidprozesses oder eines CVD-Verfahrens ausgebildet werden.
Wie in 4B gezeigt, wird ein erster Photoresist 106 auf die gesamte Oberfläche, einschließlich der Gatter-Elektrode 105, aufgebracht, und der aufgebrachte erste Photoresist 106 wird einem Belichtungs- und Entwicklungsverfahren unterzogen. Somit wird der erste Photoresist so strukturiert, dass er die Fotodiode bedeckt und die Source- und Drain-Regionen jedes Transistors frei lässt.
Unter Verwendung des strukturierten ersten Photoresist 106 als Maske werden Störionen eines zweiten Leitfähigkeitstyps (n^–-Typ) in die freiliegenden Source- und Drain-Regionen implantiert, wodurch ein gering dotierter Diffusionsbereich 107 vom n^–-Typ entsteht.
Wie in 4C gezeigt, wird nach dem vollständigen Entfernen des ersten Photoresist 106 ein zweiter Photoresist 108 auf die gesamte Oberfläche aufgebracht und wird durch Belichten und Entwickeln so strukturiert, dass die Fotodiode frei liegt. Unter Verwendung des strukturierten zweiten Photoresist 108 als Maske werden Störionen eines zweiten Leitfähigkeitstyps (n^–-Typ) in die Epitaxialschicht 102 implantiert, wodurch ein gering dotierter Diffusionsbereich 109 vom n^–-Typ in der Fotodiode entsteht. Die Ionenimplantationsenergie für den Prozess des Ausbildens des gering dotierten Diffusionsbereich 109 vom n^–-Typ der Fotodiode ist höher als jene für den Prozess des Ausbildens des gering dotierten Diffusionsbereich 107 vom n^–-Typ der Source- und Drain-Regionen. Somit ist der gering dotierte Diffusionsbereich 109 vom n^–-Typ der Fotodiode tiefer und größer als der gering dotierte Diffusionsbereich 107 vom n^–-Typ der Source- und Drain-Regionen.
Wenden wir uns 4D zu. Nach dem vollständigen Entfernen des zweiten Photoresist 108 wird eine Isolationsschicht auf der gesamten Oberfläche des Bauelements ausgebildet und wird anschließend zurückgeätzt, so dass isolierende Seitenwände 110 auf beiden Seiten der Gatter-Elektrode 105 entstehen.
Anschließend wird eine Oxidschicht vom TEOS-Typ 111 auf eine Dicke von 10 ± 3 nm auf der gesamten Oberfläche, einschließlich der Gatter-Elektrode 105 und der isolierenden Seitenwände 110, ausgebildet. Die Oxidschicht 111 soll eine Änderung der Bauelementeigenschaften bei niedrigen Temperaturen verhindern und die Bauelementeigenschaften verbessern.
Dann wird ein dritter Photoresist 112 auf die gesamte Oberfläche, einschließlich der Oxidschicht 111, aufgebracht und wird anschließend durch Belichten und Entwickeln so strukturiert, dass er die Fotodiodenregion und die Gatter-Elektrode 105 bedeckt und die Source- und Drain-Regionen in jedem Transistor frei lässt.
Unter Verwendung des strukturierten dritten Photoresist 112 als Maske werden Störionen vom n⁺-Typ mit hoher Dichte in die freiliegenden Source- und Drain-Regionen implantiert, wodurch ein stark dotierter Diffusionsbereich 113 vom n⁺-Typ entsteht. Beim Ausbilden des stark dotierten Diffusionsbereichs 113 vom n⁺-Typ gemäß einer Ausführungsform der vorliegenden Erfindung ist die Ionenimplantationsenergie höher als die Energie, die beim Stand der Technik verwendet wird. Beim Ausbilden des stark dotierten Diffusionsbereichs vom n⁺-Typ gemäß dem Stand der Technik wird die Ionenimplantationsenergie bei etwa 60 KeV gehalten. Statt dessen erfolgt die Ausbildung des stark dotierten Diffusionsbereichs vom n⁺-Typ gemäß einer Ausführungsform der vorliegenden Erfindung mit einer Ionenimplantationsenergie, die bei etwa 80 KeV gehalten wird.
Wie in 4E gezeigt, wird nach dem Entfernen des dritten Photoresist 112 die Oxidschicht 111 mittels eines isotropen Nassätzverfahrens entfernt. Dann wird das Halbleitersubstrat 101 einem selektiven Salicidprozess unterzogen. Dadurch wird eine Salicidschicht 114 selektiv auf der Oberfläche der Gatter-Elektrode 105 und dem stark dotierten Diffusionsbereich 113 vom n⁺-Typ ausgebildet.
5 ist ein Simulationsergebnis eines Experiments, bei dem die Aus-Strom-Eigenschaften von CMOS-Bildsensoren gemäß dem Stand der Technik (Nr. 22 und Nr. 23) und gemäß einer Ausführungsform der vorliegenden Erfindung (Nr. 24 und Nr. 25) miteinander verglichen werden.
Wie in 5 gezeigt, unterscheiden sich die Aus-Strom-Eigenschaften zwischen dem Verfahren nach dem Stand der Technik zum Herstellen des CMOS-Bildsensors (Nr. 22 und Nr. 23) und dem Verfahren zum Herstellen des CMOS-Bildsensors gemäß einer Ausführungsform der vorliegenden Erfindung (Nr. 24 und Nr. 25), wobei die Oxidschicht mit einer Dicke von etwa 10 nm ausgebildet wurde, bevor die Störionen zur Ausbildung der Source- und Drain-Regionen implantiert wurden.
In 5 wurde der Aus-Strom des Transistors unter den gleichen Bedingungen für die CMOS-Bildsensoren mit der Transistorstruktur einer Anordnung von 232 × 40 gemäß dem Stand der Technik und gemäß der vorliegenden Erfindung gemessen.
Beim CMOS-Bildsensor gemäß dem Stand der Technik (Nr. 22 und Nr. 23) nahm der Aus-Strom mit der Zunahme der Kanalisierungswahrscheinlichkeit zu, und der Aus-Strom-Wert zeigte sich ungleichmäßig und lag im Bereich zwischen 1E^–8 und 1E^–6. Dementsprechend ist es beim Stand der Technik unmöglich, einen gleichmäßigen Aus-Strom aufrecht zu erhalten. Andererseits wird beim CMOS-Bildsensor gemäß einer Ausführungsform der vorliegenden Erfindung (Nr. 24 und Nr. 25) der Aus-Strom-Wert gleichmäßig bei 1E^–8 gehalten. Des Weiteren ist bei hoher Kanalisierungswahrscheinlichkeit der Aus-Strom des CMOS-Bildsensors, der mit dem Verfahren gemäß der vorliegenden Erfindung hergestellt wurde, niedriger als der des CMOS-Bildsensors, der mit dem Verfahren gemäß dem Stand der Technik hergestellt wurde.
Wie oben angesprochen, hat das Verfahren zur Herstellung des CMOS-Bildsensors gemäß der vorliegenden Erfindung wenigstens die folgenden Vorteile.
Bei dem Verfahren zur Herstellung des CMOS-Bildsensors gemäß einer Ausführungsform der vorliegenden Erfindung wird die Oxidschicht auf der gesamten Oberfläche des Halbleitersubstrats ausgebildet, bevor die stark dotierten Störionen vom n⁺-Typ zum Zweck der Ausbildung der Source- und Drain-Regionen implantiert werden, so dass es sich verhindern lässt, dass die stark dotierten Störionen vom n⁺-Typ zur Unterseite der Gatter-Elektrode durchdringen, wodurch der Aus-Strom des Transistors verringert wird. Des Weiteren lässt es sich verhindern, dass sich die Bauelement-Eigenschaften aufgrund einer Temperaturänderung verändern.
Der Fachmann erkennt, dass verschiedene Modifikationen und Varianten der vorliegenden Erfindung möglich sind, ohne vom Geist oder Geltungsbereich der Erfindungen abzuweichen. Es ist somit beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Varianten dieser Erfindung mit einschließt, sofern sie in den Geltungsbereich der angehängten Ansprüche und ihrer Äquivalente fallen.

Claims

Verfahren zur Herstellung eines CMOS-Bildsensors, das Folgendes umfasst: Ausbilden einer Gatter-Elektrode auf einer Transistor-Region eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das eine Fotodioden-Region und die Transistor-Region enthält; jeweiliges Ausbilden von gering dotierten Diffusionsbereichen eines zweiten Leitfähigkeitstyps auf beiden Seiten der Gatter-Elektrode in der Fotodioden-Region und der Transistor-Region; Ausbilden einer Abschirmungsschicht über einer gesamten Oberfläche des Halbleitersubstrats, einschließlich der Gatter-Elektrode; Ausbilden einer Photoresist-Struktur zum Bedecken der Fotodioden-Region und der Gatter-Elektrode; Ausbilden eines stark dotierten Diffusionsbereichs eines zweiten Leitfähigkeitstyps durch Implantieren von Störionen eines zweiten Leitfähigkeitstyps mit hoher Dichte durch die Abschirmungsschicht hindurch in die gesamte Oberfläche des Halbleitersubstrats unter Verwendung der Photoresist-Struktur als Maske; und Entfernen der Photoresist-Struktur und der Abschirmungsschicht.
Verfahren nach Anspruch 1, wobei die Abschirmungsschicht aus einen Oxidmaterial auf TEOS-Basis gebildet wird.
Verfahren nach Anspruch 1, wobei die Abschirmungsschicht eine amorphe Schicht umfasst.
Verfahren nach Anspruch 1, wobei der gering dotierte Diffusionsbereich des zweiten Leitfähigkeitstyps der Fotodioden-Region tiefer ist als der gering dotierte Diffusionsbereich des zweiten Leitfähigkeitstyps der Transistor-Region.
Verfahren nach Anspruch 1, wobei die Abschirmungsschicht mit einer Dicke zwischen 7 nm und 13 nm ausgebildet wird.
Verfahren nach Anspruch 1, wobei die Abschirmungsschicht mittels eines Nassätzverfahrens entfernt wird.
Verfahren nach Anspruch 1, wobei der stark dotierte Diffusionsbereich des zweiten Leitfähigkeitstyps durch Implantieren der Störionen eines zweiten Leitfähigkeitstyps mit einer Energie von etwa 80 KeV ausgebildet wird.
Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Ausbilden einer Epitaxialschicht mit implantierten Störionen eines ersten Leitfähigkeitstyps oberhalb der Oberfläche des Halbleitersubstrats eines ersten Leitfähigkeitstyps, wobei die Dichte der Störionen des ersten Leitfähigkeitstyps in der Epitaxialschicht relativ geringer ist als die Dichte der Dotierung des Halbleitersubstrats des ersten Leitfähigkeitstyps.
Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Ausbilden einer Silicidschicht auf der Gatter-Elektrode der Transistor-Region und auf einer Oberseite des stark dotierten Diffusionsbereichs des zweiten Leitfähigkeitstyps.