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Die
Erfindung betrifft einen Spannungsregler mit einem geringen Spannungsabfall,
umfassend einen Versorgungseingangsanschluss für den Anschluss einer Versorgungsspannung,
einen Ausgangsanschluss für
die Bereitstellung einer geregelten Ausgangsspannung, eine Referenzspannungsquelle,
einen Ausgangsspannungsmonitor, einen Fehlerverstärker, der
als Reaktion auf Abweichungen der geregelten Ausgangsspannung von
einem gewünschten
Ausgangsspannungszielwert ein Fehlersignal bereitstellt, und einen
Leistungs-Ausgangs-FET mit einem Gate-Anschluss und einem Drain-Source-Kanal,
der zwischen dem Versorgungseingangsanschluss und dem Ausgangsanschluss
des Spannungsreglers angeschlossen ist.
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Der
Bedarf an Niedervoltreglern mit einem geringen Spannungsabfall nimmt
auf Grund des wachsenden Bedarfs an mobilen elektronischen Geräten zu.
Für Niedervoltschaltungen,
z.B. bei Schaltkreisen mit Spannungshub von Rail zu Rail oder bei linearen
Reglern, bei denen ein Leistungs-MOS-Schalter in einem Extremfall
vollständig geschlossen
sein muss und in dem anderen Extremfall große Strommengen liefern muss,
ist für
den Ausgangs-FET ein hoher Spannungshub wünschenswert, um eine wirkungsvolle
Regelung bereitzustellen, d.h. der Ausgangs-FET muss bis zu weniger
als 500 mV von der positiven Versorgungsspannung und 500 mV von
Masse betrieben werden. Ein typischer n-leitender Source-Folger oder sogar ein
n-leitender Emitterfolger als Treiber für den Ausgangs-FET hat den
Nachteil eines hohen Eingangs-Ausgangs-Spannungsabfalls Vgs.
Ein p-leitender Folger andererseits ist nicht in der Lage, den Ausgangs-FET
nahe an Masse zu betreiben. Ein Differenzverstärker in einer Konfiguration
mit Verstärkungsfaktor
Eins kann in der Lage sein, einen größeren Spannungsbereich auszusteuern.
Aber ein zusätzlicher
OP-Verstärker
erhöht die
Komplexität,
die benötigte
Fläche
und die Kosten der Schaltung. Des Weiteren wird mit einem OP-Verstärker ein
zusätzlicher
Pol in die Rückkopplungsschleife
implantiert, was zu Stabilitätsproblemen,
verringerter Geschwindigkeit und verringerter Bandbreite führt.
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Die
Erfindung stellt einen Spannungsregler mit einem geringen Spannungsabfall
mit verbesserter Leistungsfähigkeit
und Stabilität
bereit.
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Dies
wird durch einen Spannungsregler mit einem geringen Spannungsabfall
erreicht, umfassend einen Versorgungseingangsanschluss für den Anschluss
einer Versorgungsspannung, einen Ausgangsanschluss für die Bereitstellung
einer geregelten Ausgangsspannung, eine Referenzspannungsquelle
und einen Ausgangsspannungsmonitor. Ein Fehlerverstärker hat
einen ersten Eingang, der mit der Referenzspannungsquelle verbunden
ist, einen zweiten Eingang, der mit dem Ausgangsspannungsmonitor
verbunden ist, und einen Ausgang, der als Reaktion auf Abweichungen
der geregelten Ausgangsspannung von einer gewünschten Zielausgangsspannung
an dem Ausgangsanschluss des Spannungsreglers ein Fehlersignal bereitstellt.
Ein Leistungs-Ausgangs-FET weist einen Gate-Anschluss und einen
Drain-Source-Kanal auf, der zwischen dem Versorgungseingangsanschluss
und dem Ausgangsanschluss des Spannungsreglers angeschlossen ist.
Der Regler umfasst ferner einen Treiber-FET einer p-leitenden Art
mit einem Gate-Anschluss, der mit dem Steuerausgang des Fehlerverstärkers verbunden
ist, einem Drain-Anschluss, der mit Masse verbunden ist, und einem
Source-Anschluss, der mit dem Gate des Leistungs-Ausgangs-FETs verbunden ist. Eine Stromquelle
liefert einen Drain-Source-Strom für den Treiber-FET und ist zwischen
dem Versorgungseingangsanschluss und dem Source-Anschluss des Treiber-FETs
angeschlossen. Der Gate-Anschluss des Leistungs-Ausgangs-FETs wird
von dem Fehlerverstärker über den Treiber-FET
so gesteuert, dass jegliche Abweichungen der geregelten Ausgangsspannung
von einem gewünschten
Ausgangsspannungszielwert auf ein Mindestmaß beschränkt werden. Ein Überbrückungs-FET
einer n-leitenden Art weist einen Source- Anschluss auf, der mit dem Gate-Anschluss
des Treiber-FETs verbunden ist, einen Drain-Anschluss, der mit dem
Source-Anschluss des Treiber-FETs verbunden ist, und einen Gate-Anschluss,
der mit einer Vorspannungsquelle verbunden ist. Die Vorspannungsquelle
stellt eine Vorspannung bereit, die so bestimmt ist, dass der Überbrückungs-FET
anfängt, zu
leiten, wenn die Source-Spannung
des Treiber-FETs durch Anlegen des Fehlersignals an dessen Gate
auf Grund des inhärenten
Gate-Source-Spannungsabfalls des Treiber-FETs nicht mehr weiter
in Richtung des Drain-Potentials verringert werden kann. Der leitende Überbrückungs-FET überbrückt die
Gate-Source-Verbindung des Treiber-FETs und ermöglicht es dadurch dem Fehlerverstärker, das
Gate des Ausgangs-FETs sogar noch weiter nach unten in Richtung
des Drain-Potentials zu treiben. Somit wird der Treiberbereich für das Gate des
Ausgangs-FETs nicht durch die Gate-Source-Spannung des Treiber-FETs eingeschränkt. Die Erfindung
stellt deshalb einen Regler mit einem geringen Spannungsabfall mit
einem erweiterten Betriebsbereich bereit. Der Ausgang des Reglers
kann von nahe Masse bis nahe der Versorgungsspannung betrieben werden.
Die Erfindung verknüpft
den hohen Ausgangsspannungshub und die niedrige Ausgangsimpedanzfähigkeit
eines p-leitenden
Source-Folgers mit der Fähigkeit
einer niedrigen Ausgangsspannung eines n-leitenden FETs. Die Implementierung
des vorgeschlagenen Schaltkreises benötigt lediglich äußerst wenige
Komponenten. Folglich hat der Schaltkreis einen niedrigen Stromverbrauch
und eine hohe Fehlerunterdrückung,
während der
Schaltkreis mit niedrigen Kosten hergestellt werden kann.
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In
einer alternativen Ausführungsform
umfasst ein Spannungsregler mit einem geringen Spannungsabfall einen
Versorgungseingangsanschluss für
den Anschluss einer Versorgungsspannung, einen Ausgangsanschluss
für die
Bereitstellung einer geregelten Ausgangsspannung, eine Referenzspannungsquelle
und einen Ausgangsspannungsmonitor. Ein Fehlerverstärker hat
einen ersten Eingang, der mit der Referenzspannungsquelle verbunden
ist, einen zweiten Eingang, der mit dem Ausgangsspannungsmonitor
verbunden ist, und einen Ausgang, der als Reaktion auf Abweichungen
der geregelten Ausgangsspannung von einer gewünschten Zielausgangsspannung
an dem Ausgangsanschluss des Spannungsreglers ein Fehlersignal bereitstellt.
Ein Leistungs-Ausgangs-FET weist einen Gate-Anschluss und einen
Drain-Source-Kanal auf, der zwischen dem Versorgungseingangsanschluss
und dem Ausgangsanschluss des Spannungsreglers angeschlossen ist.
Der Regler umfasst ferner einen Treiber-FET einer n-leitenden Art
mit einem Gate-Anschluss, der mit dem Steuerausgang des Fehlerverstärkers verbunden
ist, einem Drain-Anschluss, der mit dem Versorgungseingangsanschluss
verbunden ist, und einem Source-Anschluss, der mit dem Gate des
Leistungs-Ausgangs-FET verbunden ist. Eine Stromquelle liefert einen
Drain-Source-Strom für
den Treiber-FET und ist zwischen dem Source-Anschluss des Treiber-FETs
und Masse angeschlossen. Das Gate des Leistungs-Ausgangs-FETs wird
von dem Fehlerverstärker über den
Treiber-FET so gesteuert, dass jegliche Abweichungen der geregelten
Ausgangsspannung von einem gewünschten
Ausgangsspannungszielwert auf ein Mindestmaß beschränkt werden. Ein Überbrückungs-FET
einer p-leitenden Art weist einen Source-Anschluss auf, der mit dem Gate-Anschluss
des Treiber-FETs verbunden ist, einen Drain-Anschluss, der mit dem
Source-Anschluss des Treiber-FETs verbunden ist, und einen Gate-Anschluss,
der mit einer Vorspannungsquelle verbunden ist. Die Vorspannungsquelle
stellt eine Vorspannung bereit, die so bestimmt ist, dass der Überbrückungs-FET
anfängt,
zu leiten, wenn die Source-Spannung
des Treiber-FETs durch Anlegen des Fehlersignals an dessen Gate
auf Grund des inhärenten
Gate-Source-Spannungsabfalls des Treiber-FETs nicht mehr weiter
in Richtung des Drain-Potentials erhöht werden kann. Der leitende Überbrückungs-FET überbrückt die
Gate-Source-Verbindung des Treiber-FETs und ermöglicht es dadurch dem Fehlerverstärker, das
Gate des Ausgangs-FETs sogar noch weiter nach oben in Richtung des
Drain-Potentials zu treiben. Somit wird der Treiberbereich für das Gate
des Ausgangs-FETs nicht durch die Gate-Source-Spannung des Treiber-FETs eingeschränkt. Somit
stellt der Spannungsregler mit einem geringen Spannungsabfall gemäß der Erfindung
einen erweiterten Betriebsbereich bereit.
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Weitere
Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden
ausführlichen
Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:
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1 einen
Schaltplan gemäß einem
ersten Ausführungsbeispiel
der Erfindung;
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2 einen
Schaltplan gemäß einem
zweiten Ausführungsbeispiel
der Erfindung;
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3 einen
Schaltplan gemäß einem
dritten Ausführungsbeispiel
der Erfindung;
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4 einen
Schaltplan gemäß einem
vierten Ausführungsbeispiel
der Erfindung.
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Der
in 1 dargestellte Regler mit einem geringen Spannungsabfall 100 hat
einen Eingangsanschluss 102 für den Anschluss des Schaltkreises an
eine Versorgungsspannung VDD und einen Ausgangsanschluss 104 zur
Bereitstellung einer Ausgangsspannung Vout.
Ein PMOS-Ausgangs-FET 110 hat einen Source-Anschluss 112,
einen Drain-Anschluss 114 und einen Gate-Anschluss 116.
Der Source-Anschluss 112 ist mit dem Versorgungsspannungsanschluss 102 verbunden,
der Drain-Anschluss 114 ist mit dem Ausgangsanschluss 104 verbunden,
und der Gate-Anschluss 116 ist mit einem Knoten 118 verbunden.
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Ein
Spannungsteiler, bestehend aus den zwischen dem Ausgangsanschluss 104 und
Masse in Reihe geschalteten Widerständen 122 und 124, stellt
einen Spannungsmonitor 120 dar, der an einem Abgriffanschluss 126 eine
zu der Ausgangsspannung Vout proportionale
Monitorspannung Vist bereitstellt.
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Eine
Referenzspannungsquelle 130 stellt eine Referenzspannung
Vref bereit. Ein Fehlerverstärker 132 hat
einen ersten Eingang 134, der mit der Spannungsreferenz 130 verbunden
ist, einen zweiten Eingang 136, der mit dem Abgriffanschluss 126 des
Spannungsmonitors 120 verbunden ist, und einen Ausgang 138.
Der Fehlerverstärker 132 vergleicht
die tatsächliche
Spannung Vist mit der Referenzspannung Vref und liefert an dem Ausgang 138 eine
Steuerspannung Verr zur Steuerung des Ausgangs-FETs 110.
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Ein
PMOS-Treiber-FET 140 hat einen Gate-Anschluss 142,
der mit dem Ausgang 138 des Fehlerverstärkers 132 verbunden
ist, einen Source-Anschluss 144, der mit dem Knoten 118 verbunden
ist, und einen Drain-Anschluss 146, der mit Masse verbunden
ist. Eine Stromquelle 148, die zwischen dem Eingangsanschluss 102 und
dem Source-Anschluss 146 des Treiber-FETs 140 angeschlossen
ist, stellt einen Drain-Source-Strom IDS für den Treiber-FET 140 bereit.
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Ein Überbrückungs-FET 150,
bei dem es sich um einen NMOS-FET handelt, hat einen Gate-Anschluss 152,
einen Source-Anschluss 154 und einen Drain-Anschluss 156.
Der Drain-Anschluss 152 ist mit dem Knoten 118 verbunden,
und der Source-Anschluss 154 des Überbrückungs-FETs 150 ist
mit dem Gate-Anschluss 142 des
Treiber-FETs 140 verbunden. Eine Spannungsquelle 158 stellt
eine Vorspannung Vbias für den Gate-Anschluss 152 des Überbrückungs-FETs 150 bereit.
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Der
Spannungsregelkreis 100 arbeitet wie folgt:
Der Ausgangs-FET 110 kann über seinen
Gate-Anschluss 116 so gesteuert werden, dass er eine gewünschte,
geregelte Ausgangsspannung V0 an dem Ausgangsanschluss 104 bereitstellt.
Abweichungen der tatsächlichen
Ausgangsspannung Vout von der gewünschten
Ausgangsspannung V0 auf Grund von Laststromschwankungen,
die durch eine an dem Ausgangsanschluss 112 angeschlossene
Last oder auf Grund von Schwankungen in der Versorgungsspannung
VDD verursacht werden, werden von dem Ausgangsspannungsmonitor 120 überwacht.
Der Ausgangsspannungsmonitor 120 liefert eine Überwachungsspannung
Vist, die proportional zu der tatsächlichen
Ausgangsspannung Vout ist.
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Eine
Abweichung der Ausgangsspannung Vout führt dazu,
dass der Fehlerverstärker 132 die Steuerspannung
Verr anpasst, um den Ausgangs-FET 110 über den
Treiber-FET 140 so zu steuern, dass jegliche Abweichungen
der geregelten Ausgangsspannung Vout von
der gewünschten
Zielausgangsspannung V0 auf ein Mindestmaß beschränkt werden.
Wenn die tatsächliche
Ausgangsspannung Vout auf Grund einer erhöhten Last
an dem Ausgang 104 abfällt,
wird die Steuerspannung Verr verringert,
und der Treiber-FET 140 treibt das Gate 116 des
Ausgangs-FET 110 hinab in Richtung des Drain-Potentials.
Folglich erhöht
der Ausgangs-FET 110 die Stromversorgung für den Ausgang 104,
und die tatsächliche
Ausgangsspannung Vout steigt an, bis die
gewünschte
Ausgangsspannung V0 erreicht ist. Ein erhöhter Bedarf
an Versorgungsstrom führt natürlich zu
einem Abfall der Versorgungsspannung VDD.
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So
lange der Ausgangs-FET 110 von dem Treiber-FET 140 betrieben
werden kann, um dem Ausgang genug Strom zu liefern, damit die Ausgangsspannung
Vout auf dem gewünschten Ausgangsspannungspegel
V0 bleibt, funktioniert der Regler 100 in
einem regelnden Last-Strom-Bereich. In diesem normalen Betriebsbereich
stellt der Regler an seinem Ausgang eine stabile Ausgangsspannung bereit,
die unabhängig
von der Eingangsspannung ist.
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Es
gibt jedoch eine Grenze für
das Betreiben des Gates 116 des Ausgangs-FETs 110.
Auf Grund dessen inhärenter
Gate-Source-Spannung Vgs2 kann der Treiber-FET 140 das
Gate 116 des Ausgangs-FETs 110 nicht weiter in
Richtung des Potentials des Drain-Anschlusses als Vgs2 über Masse
treiben. An diesem Punkt hat der Regler das Ende des regelnden Last-Strom-Bereichs
erreicht, und die Potentialdifferenz zwischen der Versorgungsspannung und
der Ausgangsspannung hat ihren kleinsten Wert erreicht, der als
Abfallspannung definiert ist. Wenn der Laststrom weiter zunimmt,
oder wenn die Versorgungsspannung weiter abfällt, kann der Regler den gewünschten
Ausgangsspannungspegel V0 nicht mehr aufrechterhalten.
Der Regler tritt in den Spannungsabfallbereich ein. In diesem Spannungsabfallbereich
führt jeder
weitere Abfall der Versorgungsspannung zu einem Abfall der Ausgangsspannung.
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In
dem vorgeschlagenen Schaltkreis wird der Überbrückungs-FET 150 bereitgestellt,
um die Gate-Source-Verbindung des Treiber-FETs zu überbrücken, wenn
der Regler kurz davor ist, in den Spannungsabfallbereich einzutreten.
Für dieses
Ziel ist die Vorspannung Vbias dafür bestimmt,
eine Grenzspannung Vtr = Vbias – Vgs3 zu definieren, wobei Vgs3 die
Gate-Source-Spannung des Überbrückungs-FETs 150 ist.
Die Vorspannung Vbias ist so bestimmt, dass
der Überbrückungs-FET 150 mit
dem Leiten beginnt, wenn die Source-Spannung des Treiber-FETs 140 durch
Anlegen des Fehlersignals Verr an dessen
Gate in Richtung des Drain-Potenitals auf Grund des inhärenten Gate-Source-Spannungsabfalls
Vgs des Treiber-FETs 140 nicht
mehr weiter verringert werden kann. Deshalb beginnt der Überbrückungs-FET 150 damit,
Strom zu leiten, wenn die Steuerspannung Verr unter
diese Grenzspannung Vtr abfällt, und
der Überbrückungs-FET 150 überbrückt allmählich die
Gate-Source-Verbindung des Treiber-FETs.
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Somit
kann der Knoten 118, der mit dem Gate des Ausgangs-PMOS-FET 110 verbunden
ist, weiter in Richtung Masse gezogen werden. Folglich wird die
Abfallspannung des Reglers verringert, und der regelnde Last-Strom-Bereich
wird vergrößert.
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2 zeigt
einen Spannungsregelkreis mit einem geringen Spannungsabfall 200 gemäß einer alternativen
Ausführungsform
der Erfindung. Der Schaltkreis 200 ist weitgehend ähnlich wie
der oben beschriebene Schaltkreis gemäß 1. Deshalb werden
für die
bereits beschriebenen Komponenten gleiche Referenzzahlen, um 100
erhöht,
verwendet.
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Der
wichtigste Unterschied im Vergleich zu dem vorher beschriebenen
Regelkreis 100 besteht darin, dass der Treiber-FET 240 und
der Überbrückungs-FET 250 eine
im Vergleich zu den entsprechenden Komponenten des Schaltkreises
gemäß 1 entgegengesetzte
Leitfähigkeit
aufweisen.
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Somit
handelt es sich bei dem Treiber-FET 240 um einen NMOS-FET,
dessen Drain-Anschluss 246 mit dem Eingangsspannungsanschluss 202 verbunden
ist, dessen Source-Anschluss 244 mit dem Knoten 218 verbunden
ist, und dessen Gate-Anschluss 242 mit dem Ausgang 238 des
Fehlerverstärkers 232 verbunden ist.
Der Drain-Source-Strom IDS für den Treiber-FET 240 wird
von der Stromquelle 248 geliefert, die zwischen den Knoten 218 und
Masse geschaltet ist. Der Überbrückungs-FET 250 ist
ein PMOS-FET, dessen Source-Anschluss 254 mit dem Gate-Anschluss 242 des
Treiber-FETs 240 verbunden ist, dessen Drain-Anschluss 256 mit
dem Knoten 218 verbunden ist, und dessen Gate-Anschluss 252 mit
der Vorspannungsquelle 258 verbunden ist.
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Die
Funktion des Regelkreises 200 ist ähnlich wie die oben beschriebene
Funktion des Schaltkreises 100. In dem regelnden Last-Strom-Bereich werden
Abweichungen der Ausgangsspannung Vout von
der gewünschten
Ausgangsspannung V0 von dem Ausgangsspannungsmonitor 220 überwacht, und
sie führen
dazu, dass der Fehlerverstärker 232 eine
Steuerspannung Verr bereitstellt, um den
Ausgangs-FET 210 über
den Treiber-FET 240 zu steuern. Wenn die tatsächliche
Ausgangsspannung Vout abfällt, erhöht der Fehlerverstärker die
Steuerspannung Verr, um das Gate 216 des
Ausgangs-FETs 210 über
den Treiber-NMOS-FET 240 in Richtung Masse zu treiben.
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Der
Treiber-FET 240 kann das Gate des Ausgangs-FETs 210 auf
Masse treiben, aber nicht näher
an die Versorgungsspannung als VDD – Vgs2. Die Vorspannungsquelle stellt eine Spannung
Vbias bereit, die so bestimmt ist, dass
der Überbrückungs-FET 250 damit
beginnt, zu leiten, wenn die Source-Spannung des Treiber-FETs 240 durch
Anlegen des Fehlersignals Verr an dessen
Gate auf Grund des inhärenten
Gate-Source-Spannungsabfalls Vgs des Treiber-FETs 240 nicht
weiter in Richtung des Drain-Potentials erhöht werden kann. Somit kann
der Überbrückungs-FET 250 die
Gate-Source-Spannung Vgs2 des Treiber-FETs 240 shunten,
wodurch es dem Fehlerverstärker 232 ermöglicht wird,
den Knoten 218 und somit das Gate 216 des Ausgangs-PMOS-FET 210 näher an der
Eingangsversorgungsspannung VDD zu treiben.
Somit vergrößert die
Erfindung die Spanne für
den regelnden Last-Strom-Bereich.
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3 zeigt
einen Spannungsregelkreis mit einem geringen Spannungsabfall 300 gemäß einer anderen
alternativen Ausführungsform
der Erfindung. Der Schaltkreis 300 ist weitgehend ähnlich wie der
oben beschriebene Schaltkreis gemäß 1. Deshalb
werden für
die bereits beschriebenen Komponenten gleiche Referenzzahlen, um
200 erhöht, verwendet.
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In
dieser Ausführungsform
handelt es sich bei dem Ausgangs-FET 310 um einen NMOS-FET. Der
PMOS-Treiber-FET 340 ist zwischen dem Knoten 318 und
Masse angeschlossen. Die zwischen dem Eingangsanschluss 302 und
dem Source-Anschluss 346 des Treiber-FETs 340 angeschlossene Stromquelle 348 stellt
einen Drain-Source-Strom IDS für den Treiber-FET 340 bereit.
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Abweichungen
der Ausgangsspannung Vout von der gewünschten
Ausgangsspannung V0 werden von dem Ausgangsspannungsmonitor 320 überwacht
und führen
dazu, dass der Fehlerverstärker 332 eine
Steuerspannung Verr bereitstellt, um den Ausgangs-FET 310 über den
Treiber-FET 340 zu steuern. Wenn die tatsächliche
Ausgangsspannung Vout ansteigt, verringert
der Fehlerverstärker
die Steuerspannung Verr, um das Gate 316 des
Ausgangs-FETs 310 über
den Treiber-NMOS-FET 340 in Richtung Masse zu treiben.
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Der Überbrückungs-NMOS-FET 350 beginnt damit,
zu leiten, wenn die Source-Spannung des Treiber-FETs 340 durch
Anlegen des Fehlersignals Verr an dessen
Gate auf Grund des inhärenten Gate-Source-Spannungsabfalls
Vgs des Treiber-FETs 340 nicht
mehr weiter in Richtung des Drain-Potentials verringert werden kann.
Wenn die Steuerspannung Verr unter diese
Grenzspannung Vtr fällt, beginnt deshalb der Überbrückungs-FET 350 damit,
Strom zu leiten, und der Überbrückungs-FET 350 überbrückt allmählich die
Gate-Source-Verbindung des Treiber-FETs.
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4 zeigt
einen Spannungsregelkreis mit einem geringen Spannungsabfall 400 gemäß noch einer
weiteren alternativen Ausführungsform
der Erfindung. Der Schaltkreis 400 ist weitgehend ähnlich wie
der oben beschriebene Schaltkreis gemäß 2. Deshalb
werden für
die bereits beschriebenen Komponenten gleiche Referenzzahlen, um
200 erhöht,
verwendet.
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In
dieser Ausführungsform
handelt es sich bei dem Ausgangs-FET 410 erneut um einen NMOS-FET.
Der NMOS-Treiber-FET 440 ist zwischen der Versorgungsspannung
VDD und dem Knoten 418 angeschlossen. Die zwischen dem
Source-Anschluss 446 des Treiber-FETs 440 und
Masse angeschlossene Stromquelle 448 stellt einen Drain-Source-Strom
IDS für
den Treiber-FET 440 bereit.
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Abweichungen
der Ausgangsspannung Vout von der gewünschten
Ausgangsspannung V0 werden von dem Ausgangsspannungsmonitor 420 überwacht
und führen
dazu, dass der Fehlerverstärker 432 eine
Steuerspannung Verr bereitstellt, um den Ausgangs-FET 410 über den
Treiber-FET 440 zu steuern. Wenn die tatsächliche
Ausgangsspannung Vout abfällt, erhöht der Fehlerverstärker die
Steuerspannung Verr, um das Gate 416 des
Ausgangs-FETs 410 über
den Treiber-NMOS-FET 440 in Richtung VDD zu
treiben.
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Der Überbrückungs-NMOS-FET 450 beginnt damit,
in dem Spannungsabfallbereich zu leiten, wenn die Source-Spannung
des Treiber-FETs 440 durch Anlegen des Fehlersignals Verr an dessen Gate auf Grund des inhärenten Gate-Source-Spannungsabfalls
Vgs des Treiber-FETs 440 nicht
mehr weiter in Richtung des Drain-Potentials VDD erhöht werden kann.
Wenn die Steuerspannung Verr unter diese Grenzspannung
Vtr fällt,
beginnt deshalb der Überbrückungs-FET 450 damit,
Strom zu leiten, und der Überbrückungs-FET 450 überbrückt allmählich die Gate-Source-Verbindung
des Treiber-FETs. Auf diese Art wird die Spanne für den regelnden Last-Strom-Bereich
vergrößert.
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Die
vorgeschlagenen Schaltkreise stellen eine verbesserte Flächen- und
Leistungseffektivität bei
niedrigen Kosten bereit, die in den meisten Herstellungstechnologien
implementiert werden kann, zum Beispiel in CMOS, BiCMOS sowie moderneren Technologien.