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TECHNISCHES GEBIET DER ERFINDUNG
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Die vorliegende Offenbarung bezieht sich auf Spannungsregelung und insbesondere auf einen chipintegrierten, kondensatorlosen Low-Drop-Out-Spannungsregler (LDO-Spannungsregler).
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BESCHREIBUNG DES STANDES DER TECHNIK
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Ein LDO kann einen linearen Gleichspannungsregler aufweisen, der die Ausgangsspannung auch dann regeln kann, wenn die Versorgungsspannung und der Ausgang nahezu gleich sind. LDOs werden verwendet, um Umschalten zu vermeiden. LDOs verbrauchen Energie, um die Ausgangsspannung zu regulieren. LDOs können mit einem Leistungsfeldeffekttransistor (FET) implementiert werden. Darüber hinaus können LDOs mit einem Differenzverstärker implementiert werden, um den Fehler zu verstärken. Ein Eingang des Differenzverstärkers kann den durch ein Widerstandsverhältnis bestimmten Anteil des Ausgangs überwachen. Ein LDO kann eine Eingabe von einer bekannten stabilen Spannungsreferenz beinhalten. LDOs können arbeiten, indem ihre Transistoren in die Sättigung getrieben werden. Der Spannungsabfall von der ungeregelten Spannung zur geregelten Spannung kann so niedrig sein wie die Sättigungsspannung am Transistor. In dem LDO können Leistungs-FETs oder Bipolartransistoren verwendet werden.
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Ein Merkmal eines LDO ist sein Ruhestrom. Dieser Strom kann die Differenz zwischen dem Eingangs- und Ausgangsstrom des LDO betragen. Dieser Strom kann vom LDO entnommen werden, um die internen Schaltkreise für einen ordnungsgemäßen Betrieb anzusteuern.
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Das Einschwingverhalten eines LDO ist die maximal zulässige Änderung der Ausgangsspannung bei eine drastischen Änderung des Laststroms. Die Reaktion kann eine Funktion der Ausgangskapazität, des äquivalenten Reihenwiderstands einer solchen Kapazität, des Bypass-Kondensators und des maximalen Laststroms sein.
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Anwendungen von LDOs können die Überwachung von Spannung, Strom und Temperatur sowie die Erfassung von Diagnoseinformationen umfassen. LDOs können mit programmierbaren Strombegrenzungen, aktiven Ausgangsentladungen oder der Steuerung von dem LDO zugehörigen Stromversorgungen gesteuert werden.
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Figurenliste
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- 1 ist eine Veranschaulichung einer transienten Laständerung von 1 Milliampere auf 75 Milliampere über einen Zeitraum von 30 Nanosekunden mit einem Decap-Wert von 6 Nanofarad;
- 2 stellt eine detailliertere Ansicht der in 1 gezeigten Instabilität bereit;
- 3 veranschaulicht zusätzliche Informationen bezüglich einer solchen Instabilität, wobei die Bewegung der Reglerspannung zwischen einem Bereich von 30 mV und einem Bereich von 40 mV über variierende Temperaturen aufgezeichnet wird;
- 4 veranschaulicht eine beispielhafte Architektur eines PMOS-Treiber-LDO ohne Obergrenze, die zu einer Instabilität der Ausgabe führen kann;
- 5 und 6 veranschaulichen einen beispielhaften Regler gemäß Ausführungsformen der vorliegenden Offenbarung;
- 7 bis 10 zeigen das Einschwingverhalten, die Leistung und andere Eigenschaften des Reglers gemäß Ausführungsformen der vorliegenden Offenbarung; und
- 11 kann ein anderes System darstellen, bei dem sich die vorliegende Offenbarung verbessert.
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ZUSAMMENFASSUNG
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Ausführungsformen der vorliegenden Offenbarung können einen Spannungsregler beinhalten. Der Spannungsregler kann einen Fehlerverstärker beinhalten, der konfiguriert ist, um eine Differenz zwischen einer Rückkopplungsspannung und einer Referenzspannung zu verstärken. Der Spannungsregler kann eine NMOS-Treiberschaltung beinhalten. Die NMOS-Treiberschaltung kann einen Feldeffekttransistor vom n-Typ aufweisen, der kommunikativ mit dem Ausgang des Fehlerverstärkers gekoppelt ist. Der Spannungsregler kann eine Rückkopplungsschaltung beinhalten, die kommunikativ zwischen der NMOS-Treiberschaltung und einem Eingang des Fehlerverstärkers gekoppelt ist, um die Rückkopplungsspannung bereitzustellen. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine Pumpschaltung beinhalten, die konfiguriert ist, um bei einem transienten Spannungsabfall an einem Ausgang der NMOS-Treiberschaltung Strom in einen Gate-Knoten der NMOS-Treiberschaltung zu pumpen. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine Entladeschaltung beinhalten, die konfiguriert ist, um einen Gate-Knoten der NMOS-Treiberschaltung bei einer transienten Spannungsüberhöhung an einem Ausgang der NMOS-Treiberschaltung zu entladen. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine Last aufweisen, die mit dem Ausgang der NMOS-Treiberschaltung verbunden ist, wobei der Ausgang der NMOS-Treiberschaltung konfiguriert ist, um die Last mit Strom zu versorgen, wobei die Verbindung zwischen dem Ausgang der NMOS-Treiberschaltung und der Last kondensatorlos ist. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine erste Pufferschaltung beinhalten, die kommunikativ mit dem Ausgang der NMOS-Treiberschaltung gekoppelt und konfiguriert ist, um an eine Entladeschaltung zu signalisieren, die konfiguriert ist, einen Gate-Knoten der NMOS-Treiberschaltung bei einer transienten Spannungsüberhöhung zu entladen. In Kombination mit einer der obigen Ausführungsformen beinhaltet die erste Pufferschaltung eine Vielzahl von Invertern mit einer Auslösespannung, die der transienten Spannungsüberhöhung entspricht. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine zweite Pufferschaltung beinhalten, die kommunikativ mit dem Ausgang der NMOS-Treiberschaltung gekoppelt ist und dazu konfiguriert ist, an eine Pumpschaltung zu signalisieren, die dazu konfiguriert ist, bei einem transienten Spannungsabfall Strom in einen Gate-Knoten der NMOS-Treiberschaltung zu pumpen. In Kombination mit einer der obigen Ausführungsformen kann die zweite Pufferschaltung eine Vielzahl von Invertern beinhalten. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine Pumpschaltung beinhalten, die konfiguriert ist, um Strom in einen Gate-Knoten der NMOS-Treiberschaltung zu pumpen, wobei eine Strommenge auf einer Größe einer Spannungsspitze an einem Ausgang der NMOS-Treiberschaltung basiert. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine Pumpschaltung beinhalten, die konfiguriert ist, um basierend auf einer erhöhten Last, die an einen Ausgang der NMOS-Treiberschaltung angelegt wird, erhöhten Strom in einen Gate-Knoten der NMOS-Treiberschaltung zu pumpen. In Kombination mit einer der obigen Ausführungsformen kann der Spannungsregler eine Differentialschaltung beinhalten, die konfiguriert ist, um die Ausgabe der NMOS-Treiberschaltung mit einer anderen Referenzspannung zu vergleichen. In Kombination mit einer der obigen Ausführungsformen ist die andere Referenzspannung die gleiche wie die erste Referenzspannung. In Kombination mit einer der obigen Ausführungsformen ist die Differentialschaltung kommunikativ mit der Pumpschaltung gekoppelt. In Kombination mit einer der obigen Ausführungsformen ist die Differentialschaltung über den zweiten Pufferspeicher mit der Pumpschaltung gekoppelt. In Kombination mit einer der obigen Ausführungsformen ist die Differentialschaltung mit der Entladeschaltung gekoppelt. In Kombination mit einer der obigen Ausführungsformen ist die Differentialschaltung über den ersten Pufferspeicher mit der Entladeschaltung verbunden.
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Ausführungsformen der vorliegenden Offenbarung können Mikrocontroller, Prozessoren, Halbleiterbauelemente, Chips oder Systeme beinhalten, die eine beliebige Kombination der obigen Spannungswandler beinhalten.
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Ausführungsformen der vorliegenden Offenbarung können Verfahren beinhalten, die von einem der oben genannten Mikrocontroller, Prozessoren, Halbleiterbauelemente, Chips, Systeme oder Spannungswandler ausgeführt werden.
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DETAILLIERTE BESCHREIBUNG
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Ausführungsformen der vorliegenden Offenbarung können auf On-Chip-LDO-Spannungsregler ausgerichtet sein. Solche Regler können in Bezug auf interne Kondensatoren kondensatorlos sein. Solche Regler können beispielsweise in Hochgeschwindigkeits-Mikrocontrollern verwendet werden. Solche Regler können auf Transistoren wie NMOS-Transistoren basieren.
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Ausführungsformen der vorliegenden Offenbarung können Probleme lösen, die mit kondensatorlosen PMOS-LDOs in Bezug auf Energieverschwendung verbunden sind. Darüber hinaus können Ausführungsformen der vorliegenden Offenbarung Probleme lösen, die mit dem Entwerfen eines kondensatorlosen LDO für schnelle transiente Antworten mit durchschnittlichen Strömen bei ungefähr 150 Milliampere verbunden sind.
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Ausführungsformen der vorliegenden Offenbarung umfassen einen kondensatorlosen LDO, der stabil ist, wenn Lastkondensatoren mit Kapazitäten von 0 bis 30 nF verwendet werden. Eine solche Stabilität kann selbst bei Nullstromlastbedingungen und mit überlegener Reaktion auf Lasttransienten durchgeführt werden.
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Ausführungsformen der vorliegenden Offenbarung können Schaltungen mit einer schnellen Differenzierschaltung mit zwei sich nicht überlappenden gegenphasigen Taktketten beinhalten. Sie können gegenseitig exklusiv auf transiente Änderungen des Reglerausgangssignals reagieren.
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1 ist eine Veranschaulichung einer transienten Laständerung von 1 Milliampere auf 75 Milliampere über einen Zeitraum von 30 Nanosekunden mit einem Wert für die Latenzeigenschaft von 6 Nanofarad. Dies kann unter Verwendung eines vorhandenen kondensatorlosen PMOS-LDO erzeugt werden. Wie gezeigt, kann dies aufgrund einer schlechten Architektur zu Instabilität führen.
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2 stellt eine detailliertere Ansicht einer solchen Instabilität bereit. Die rote Linie kann die Linie sein, die vor der variableren blauen Linie beginnt.
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3 veranschaulicht zusätzliche Informationen bezüglich einer solchen Instabilität, wobei die Bewegung der Reglerspannung zwischen einem Bereich von 30 mV und einem Bereich von 40 mV über variierende Temperaturen aufgezeichnet wird. Verschiedene Diagramme in 3 repräsentieren verschiedene Vdd-Werte und Lasten. Vdd-Werte können 1,98 V, 2,6 V, 3,3 V oder 3,65 V umfassen. Die Temperaturen können -40 ° C, 0 ° C, 25 ° C, 85 ° C, 100 ° C, 125 ° C oder 150 ° C betragen. Die Lasten können 1 mA, 50 mA oder 75 mA betragen.
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4 veranschaulicht eine beispielhafte Architektur eines kondensatorlosen PMOS-Treiber-LDO, die eine solche Instabilität in der Ausgabe verursachen kann.
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5 und 6 veranschaulichen einen beispielhaften Regler gemäß Ausführungsformen der vorliegenden Offenbarung. Ein solcher Regler kann dem PMOS-Treiber LDO gegenübergestellt werden. Der Regler nach 5 und 6 kann einen NMOS-Treibertransistor beinhalten. Der Transistor kann einen 1,3-V-Ausgang von einem Abwärtsregler verwenden, um einen VDD-Kern von 1,1 V zu erzeugen. Ein Differenzierer, gefolgt von zwei Inverterketten, kann zusammen mit Umschalterschaltungen das schnelle Einschwingverhalten ausbilden, die zum Verhindern großer Spannungsabfälle und Überschwingen während normalem Betrieb von Mikrocontrollern erforderlich sind. 5 und 6 veranschaulichen beispielhafte Ausführungsformen eines Reglers. Der Regler kann die Komponenten PI, A, B, C, D und E beinhalten, wie in 5 und 6 bezeichnet.
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5 zeigt den LDO, der den Fehlerverstärker (gefaltete Kaskode) 502, den Ausgangs-NMOS-Treiber 504 (M0), den Widerstandsteiler 506 zur Rückkopplung und den Differenzierer 508 zur schnellen transienten Reaktion zusammen mit der 2-Transistor-Schaltung 510, die M1 und M2 beinhaltet.
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Der Fehlerverstärker 502 kann als einen Vorspannungsstrom einen Eingang von pbias out, dem Ausgang der 2-Transistor-Schaltung 510, beinhalten. Der Fehlerverstärker 502 kann die Differenz zwischen einer bekannten Spannung wie Vbg (die 0,8 V sein kann) und einer Rückkopplungsspannung vom Widerstandsteiler 506 verstärken. Der Fehlerverstärker 502 kann über Vdd3 mit Energie versorgt und für seine eigene Energieversorgung geerdet werden. Vdd3 kann beispielsweise im Bereich von 2,7 V bis 3,7 V oder 1,3 V bis 1,5 V liegen. Der Strom des Fehlerverstärkers 502 in Bezug auf Vdd3 kann Idd3 sein und kann maximal 120 Mikroampere betragen. Der Ausgang des Fehlerverstärkers 502 kann mit einem Kondensator Cmiller verbunden sein, der seinerseits mit Masse verbunden ist. Dieser Kondensator könnte in Ausführungsformen der vorliegenden Offenbarung weggelassen werden. Der Wert kann 200 pF betragen. Der Ausgang kann als P1 bezeichnet werden. Die Ausgabe kann in den Ausgangs-NMOS-Treiber 504 eingespeist werden.
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P1 kann in ein Gate eines Transistors des Treibers 504 eingespeist werden. Die Basis oder Source kann mit einer Spannung eines Abwärtsreglers oder Vbuck verbunden werden. Diese kann auf 1,3 V bis 1,5 V eingestellt werden. Der Emitter kann 1,1 V ergeben. Der Emitter kann mit dem als P2 bezeichneten Knoten verbunden werden. P2 kann auch als Vreg_out bezeichnet werden und kann der Ausgang der Spannungsregelung sein. P2 kann parallel zu dem Netzwerk 506, einem Lastkondensator C1 von 0 bis 20 Nanofarad, der weggelassen werden kann, und einem Lastwiderstand R1 so niedrig wie 7 Ohm mit Masse verbunden werden. Der Gesamtausgangsstrom kann weniger als 500 Mikroampere betragen.
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Das Netzwerk 506 kann R1 und R2 in Reihe mit einem Kondensator Ct parallel zu R1 beinhalten. Der Strom, der in Netzwerk 506 eintritt, kann 80 Mikroampere betragen. Ein Rückkopplungssignal kann vom Verbindungspunkt von Ct, R1 und R2 zum negativen Anschluss des Fehlerverstärkers 502 gesendet werden. Die Spannung am negativen Anschluss kann ungefähr 0,8 V betragen. Ct kann ein Lastausgleichskondensator mit schnellem Einschwingverhalten und einem Wert von 10 pF sein.
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Die Schaltung 510 kann Vdd3 beinhalten, die mit der Source eines ersten Transistors M1 verbunden ist, dessen Emitter mit einer Source eines zweiten Transistors M2 verbunden ist. Das Gate von M2 kann über Pufferspeicher mit einem Aux-Signal verbunden sein, und der Emitter von M2 kann mit P1 verbunden sein. Das Gate von M1 kann mit Pbias_out verbunden sein. Die Verbindung kann über einen internen Knoten des Fehlerverstärkers 502 erfolgen.
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M2 kann ein eingebautes Feedback aufweisen, da es eher als Source-Folger als wie ein Schalter fungiert. Die Stärke des Aux-Signals kann vom Lasttransienten abhängen. Bei einem Transienten mit geringer Last kann die Spannungsspitze am Aux-Signal gering sein. Daher kann M1 dem Knoten P1 weniger Strom zuführen. An P1 kann ein Kondensator mit 200 pF angeschlossen sein. Bei großen Lasttransienten kann das Aux-Signal eine große Amplitude aufweisen. Dies kann zu einem höheren Stromfluss von M1 nach P1 führen.
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Die Schaltung 510 kann Strom durch den Fehlerverstärker 502 in das Gate des NMOS-Treibers pumpen. Dies kann immer dann durchgeführt werden, wenn ein transienter Spannungsabfall bei Vreg_out erfasst wird. Die Stromkapazität durch M1 kann 6 Mikroampere betragen.
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Der Differenzierer 508 kann ein Verstärker sein, der zum Aufbau von Differenzwerten für Auslösepunkte verwendet wird, wie weiter unten erörtert wird. Der Differenzierer 508 kann als eine Eingabe eine Verbindung zu Vreg_out beinhalten. Der Differenzierer 508 kann einen Kondensator Cdiff beinhalten, der zwischen Vreg_out und einem negativen Anschluss eines Operationsverstärkers angeschlossen ist. Die Kapazität von Cdiff kann 10 Picofarad betragen. Eine Widerstandsrückkopplungsschleife kann zwischen einem Ausgang des Operationsverstärkers und dem negativen Anschluss des Operationsverstärkers angeschlossen sein. Die Widerstandsrückkopplungsschleife kann einen Widerstand Rdiff mit einem Wert von 100 Kiloohm beinhalten. Der Operationsverstärker kann über Vdd3 mit Spannung versorgt und geerdet werden. Die Ausgabe kann das Aux-Signal sein, das nach Durchlaufen einer Pufferspeicherkette an die Schaltung 510 angelegt werden kann. Eine konstante Spannung, wie Vbg oder 0,8 V, kann an den positiven Anschluss des Operationsverstärkers angeschlossen werden. Der in der Widerstandsrückkopplungsschleife fließende Strom kann 150 Mikroampere betragen. Der Differenzausgang als das Aux-Signal kann somit ein differenzierter Ausgang von Vreg_out mit umgekehrter Polarität sein.
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6 zeigt die nachstehend erwähnten A, B, C, D und E. Der Differenzierer 508 kann mit Bezug auf 6 als (A) bezeichnet werden. Die Schaltung 510 kann mit (D) bezeichnet werden.
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Die Ausgabe von Vreg_out kann an andere Teile eines Systems bereitgestellt werden, in denen sich der LDO befindet, beispielsweise an einen Mikrocontroller. Vreg_out kann einem digitalen Kern eines solchen Mikrocontrollers bereitgestellt werden.
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Das Aux-Signal kann bei (B) an eine erste Kette von Pufferspeichern bereitgestellt werden. Es kann jede geeignete Anzahl oder Art von Pufferspeichern verwendet werden.
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Beispielsweise können vier Inverter verwendet werden. Die Ausgabe der verjüngten Pufferspeicher kann als slave_buf_out an die Schaltung 510 geleitet werden.
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Parallel dazu kann das Aux-Signal bei (C) an eine zweite Kette von Pufferspeichern bereitgestellt werden. Es kann jede geeignete Anzahl oder Art von Pufferspeichern verwendet werden. Beispielsweise können fünf Inverter verwendet werden. Die Ausgabe der sich verengenden Pufferspeicher kann als slave_buf_out_n an die Schaltung 510 geleitet werden.
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Dementsprechend kann die Kombination der beiden Pufferspeicherketten einen Auslösepunkt zwischen 600 Millivolt und 730 Millivolt verursachen. Jede darüberhinausgehende Spannung kann als Eingang mit dem Wert hoch angesehen werden.
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In der Schaltung 510 kann slave_buf_out_n zum Gate des Transistors M3 geleitet werden. Die Source von M3 kann mit einem Widerstand Rt mit einem Wert von ungefähr 8 Kiloohm verbunden sein. Der Widerstand Rt kann bei P1 mit dem Ausgang des Fehlerverstärkers 502 verbunden sein. Diese Schaltung kann den Gate-Knoten des NMOS-Treibers immer dann entladen, wenn bei Vreg_out eine transiente Spannungsüberhöhung erfasst wird.
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Im Betrieb wird bei (A) der Differenzierer auf 800 mV vorgespannt, die aus der Bandlückenreferenzspannung bezogen werden. Dies kann eine kalibrierte Reaktion auf Spitzen in Vreg_out bereitstellen.
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Bei (B) kann die erste Kette von sich verengenden Pufferspeichern in (D) einspeisen. Die Verzögerungen können jeweils weniger als drei Nanosekunden betragen. Die Verzögerungen können eine nach positiv gehende Reaktion des Differenzierers sein.
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Bei (C) kann die zweite Kette der sich verengenden Pufferspeicher in (E) einspeisen. Die Verzögerungen können jeweils weniger als drei Nanosekunden betragen. Die Verzögerungen können eine ins Negative gehende Reaktion des Differenzierers sein. Der negative Aspekt kann im Vergleich zur ersten Kette auf einen zusätzlichen Inverter am Beginn der Kette zurückzuführen sein.
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Bei (D) weist die Schaltung eine Stromquelle auf, die durch den PMOS-Transistor M1 ausgebildet wird, dessen Gate durch Pbias_out angesteuert wird, das von dem Fehlerverstärker abgegriffen wird. Die Schaltung weist das Leistungsvermögen auf, 6 Milliampere zu pumpen, wenn M2 durch den Ausgang des sich verengenden Pufferspeichers von (B) vollständig auf EIN geschaltet ist. Immer wenn Vreg_out versucht, schnell zu fallen, kann sich das Slave_out von seinen statischen 800 mV (VBG) auf bis zu 2,5 V bewegen. Dies wird durch (B) weiter angepasst und veranlasst, M2 anzusteuern, das wiederum einen vorgegebenen Strom in P1, das Gate des NMOS-Treibers, pumpt. Somit kann der anfängliche Spannungsverlust an Vreg_out schnell korrigiert werden. Diese Aktion ist möglicherweise nur wirksam, wenn Vreg_out schnell abfällt, da die Antwort des Differenzierers für sich langsam bewegende Signale null ist. Die Grenzfrequenz des Differenzierers kann beispielsweise 147 kHz betragen.
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Bei (E) weist die Schaltung zusammen mit dem NMOS-Transistor M3 einen Widerstand Rt auf, der, wenn er von „slave_buf_out_n“ auf hohen Pegel gesteuert wird, den Gate-Knoten bei P1 entlädt. Diese Schaltung kann immer dann aktiviert werden, wenn Vreg_out aufgrund eines plötzlichen Abfalls der Laststromanforderung schnell ansteigt (oder zu steigen versucht). Das Ausgangssignal slave_out des Differenzierers kann von seinem statischen Wert von 800 mV (VBG) auf ungefähr 300 mV abfallen, wenn Vreg_out versucht, schnell zu übersteuern. Dies kann weiter durch (C) angepasst werden, das einen eindeutigen Inverter INV aufweist. Der INV kann einen Vtrip-Wert zwischen 550 mV und 720 mV aufweisen. Die Inverterkette (C) kann sich verengende Pufferspeicher beinhalten, die auf INV folgen. Diese würden M3 in (E) treiben, was wiederum P1 durch Rt auf Masse entlädt. Daher kann das Gate des NMOS-Treibers die anfängliche Spitze oder das Überschießen der Spannung an Vreg_out schnell korrigieren. Diese Aktion tritt möglicherweise nur auf, wenn vreg_out schnell ansteigt, da die Antwort des Differenzierers für sich langsam bewegende Signale null ist. Die Grenzfrequenz des Differenzierers beträgt 147 kHz.
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Zusätzliche Beispielwerte und Funktionsbeschreibungen sind in 5 und 6 dargestellt.
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Die 7 bis 10 zeigen das Einschwingverhalten, die Leistung und andere Eigenschaften des Reglers gemäß Ausführungsformen der vorliegenden Offenbarung.
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In 7 geht ein Anstieg und ein Abfall des Laststroms mit einer kleinen Spitze in der Ausgangsspannung des Reglers überein. 8 ist eine detailliertere Ansicht der kleinen Spitzen in der in 7 gezeigten Ausgangsspannung.
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In 9 wird eine Änderung der Last von 1 mA auf 75 mA in 30 Nanosekunden an den Regler angelegt. Das Spannungsverhalten des Reglers wird angezeigt. Der Regler zeigt in der Folge möglicherweise nur einen kleinen Spannungsabfall und ein Überschwingen der Spannung haben. 10 ist eine detailliertere Ansicht von 8.
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Andere Regler, wie z. B. ein kondensatorloser PMOS-LDO-Treiber, können einen Betrieb mit VDD3 von ungefähr 2 V ermöglichen. Solche kondensatorlosen PMOS-LDOs können jedoch im Vergleich zu kondensatorlosen NMOS-LDO-Treibern der vorliegenden Offenbarung die vierfache Energie für die gleiche Kapazitätslast verbrauchen. Kondensatorlose PMOS-LDOs können aufgrund einer Doppelschleifenkonfiguration von Natur aus instabil sein und eine minimale On-Chip-Kapazität von ungefähr 6 nF für einen stabilen Betrieb erfordern. Kondensatorlose PMOS-LDOs weisen möglicherweise eine schlechte Regelung bei Schwankungen in Bezug auf Versorgungsspannung, Last und Temperatur auf. Dies kann an einer sehr geringen Gleichstromverstärkung von ungefähr 40 Dezibel liegen. Kondensatorlose PMOS-LDOs können im Vergleich zu kondensatorlosen NMOS-LDO-Treibern aufgrund von Einschränkungen der Anstiegsrate und einer Bandbreite von weniger als 25 MHz ein schlechteres Einschwingverhalten aufweisen.
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Ausführungsformen der vorliegenden Offenbarung können kondensatorlose LDOs mit stabilem Betrieb umfassen. Der stabile Betrieb kann auf eine niedrige Ausgangsimpedanz der NMOS-SF-Stufe zurückzuführen sein. Die kondensatorlosen NMOS-LDOs können 1/4 der Leistung anderer Systeme verbrauchen. Kondensatorlose NMOS-LDOs können mit einem Lastkondensator im Bereich von 0-50 Nanofarad über PVT, Last, Leistung, Spannung und Temperatur stabil sein. Dies kann auf eine einzelne Schleife und eine Architektur mit einem einzelnen dominanten Pol zurückzuführen sein. Kondensatorlose NMOS-LDOs können eine sehr gute Leitungs-, Last- und Temperaturregelung mit einer Variation von weniger als 500 Mikrovolt erzielen. Dies kann an einer hohen Gleichstromverstärkung von 80 Dezibel liegen.
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Kondensatorlose NMOS-LDOs benötigen möglicherweise eine Mindest-VDD3 von 2,5 V für einen garantierten Betrieb in allen selten auftretenden Fällen.
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Ausführungsformen der vorliegenden Offenbarung können kondensatorlose NMOS-LDOs mit einer Schaltung mit NMOS-Source-Follower zum Ansteuern einer VDDCORE-Last beinhalten. Die spezifische Schaltung für diskontinuierliches schnelles Einschwingverhalten kann nicht überlappende gegenphasige Taktsignale erzeugen, um ein Überschwingen und ein Unterschwingen zu verhindern. Diese können sich gegenseitig ausschließen, um ein Schwingverhalten bei großen Signalen zu vermeiden. Kondensatorlose NMOS-LDOs können ein gutes Energieverwaltungsschema für Hochleistungsmotorsteuerungseinheiten bereitstellen, die mit einer Taktrate von 200 MHz und mehr betrieben werden. Das Einschwingverhalten bei Laständerungen von 1 mA auf 150 mA und umgekehrt in nur 30 ns kann eine signifikante Leistungssteigerung darstellen.
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11 kann ein anderes System veranschaulichen, bei dem die vorliegende Offenbarung verbessert ist. Diese Architektur verwendet zwei Fehlerverstärker, die mit zwei Rückkopplungsschleifen kaskadiert sind. Die Frequenzkompensation ist komplex, da der erste Fehlerverstärker einen Kondensator Cd zur Kompensation benötigt, während der zweite Verstärker einen Kondensator Cl zur Kompensation benötigt. Die langsame Schleifenstabilität ist besser, wenn Cl niedrig ist, während die schnelle Schleifenstabilität besser ist, wenn Cl groß ist, diese gegensätzlichen Anforderungen machen dieses System von Natur aus instabil.
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Obwohl oben beispielhafte Ausführungsformen beschrieben wurden, können andere Variationen und Ausführungsformen aus dieser Offenbarung hergeleitet werden, ohne vom Geist und Schutzumfang dieser Ausführungsformen abzuweichen.
