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QUERVERWEIS
AUF VERWANDTE ANMELDUNGEN
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Diese
Patentanmeldung bezieht sich auf die folgenden gleichzeitig anhängigen und
gemeinsam abgetretenen Patentanmeldungen: Serien-Nr. 10/748,995,
am 30. Dezember 2003 eingereicht, mit dem Titel "Transistor with Silicon and Carbon Layer
in the Channel Region";
und Serien-Nr. 10/771,075, am 3. Februar 2004 eingereicht, mit dem
Titel "Transistor
with Doped Gate Dielectric",
wobei der Inhalt der Anmeldungen hiermit in diese Anmeldung aufgenommen
wird.
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TECHNISCHES
GEBIET
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Die
vorliegende Erfindung bezieht sich allgemein auf Halbleiterbauelemente
und insbesondere auf ein Verfahren zur Herstellung eines Transistors
und eine Struktur desselben.
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HINTERGRUND
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Halbleiterbauelemente
werden bei einer Vielfalt von elektronischen Anwendungen wie beispielsweise Personalcomputern,
Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung verwendet.
Ein Transistor ist ein Element, das in Halbleiterbauelementen umfassend
genutzt wird. Es können
z.B. Millionen von Transistoren auf einer einzelnen integrierten
Schaltung (IC) vorhanden sein. Ein bei der Halbleiterbauelementherstellung
verwendeter üblicher
Typ von Tran sistor ist ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET).
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Das
Gate-Dielektrikum für
MOSFET-Bauelemente hat in der Vergangenheit typischerweise Siliziumdioxid
umfasst, das typischerweise eine Dielektrizitätskonstante von 3,9 hat. Während Bauelemente
in der Größe herunterskaliert
werden, wird die Verwendung von Siliziumdioxid für ein Gate-Dielektrikum jedoch wegen des Gate-Leckstroms,
der die Bauelementleistungsfähigkeit
verschlechtern kann, ein Problem. Daher ist in der Industrie eine
Tendenz zu der Entwicklung der Verwendung von Materialien mit hoher
Dielektrizitätskonstante (k)
für die
Verwendung als das Gate-Dielektrikum
in MOSFET-Bauelementen vorhanden. Der Ausdruck "Materialien mit hohem k", wie dabei verwendet,
bezieht sich auf ein dielektrisches Material mit einer Dielektrizitätskonstante
von 4,0 oder mehr.
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Die
Entwicklung von Gate-Dielektrika mit hohem k ist in der Ausgabe
2003 der Internationalen Technologie-Roadmap für Halbleiter (ITRS, International
Technology Roadmap for Semiconductors), deren Inhalt hiermit in
diese Anmeldung aufgenommen wird, als eine der zukünftigen
Herausforderungen identifiziert worden, wobei die Roadmap die technologischen
Herausforderungen und Bedürfnisse
im Angesicht der Halbleiterindustrie über die nächsten 15 Jahre identifiziert.
Für leistungsarme
Logik (z.B. für
tragbare elektronische Anwendungen) ist es wichtig, Bauelemente
zu verwenden, die einen niedrigen Leckstrom haben, um die Batterielebensdauer
zu verlängern.
Der Gate-Leckstrom muss bei leistungsarmen Anwendungen ebenso wie
der Unterschwellspannungs-Leckstrom, der pn-Übergang Leckstrom und der Band-zu-Band-Tunneleffekt
kontrolliert werden. Für
Anwendungen mit hoher Leistungsfähigkeit
(d.h. hoher Geschwindigkeit) ist es wichtig, einen niedrigen Flächenwiderstand
und eine minimale effektive Gate-Oxiddicke zu haben.
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Zum
vollen Realisieren der Vorteile der Transistorskalierung muss die
Gate-Oxiddicke auf weniger als 2 nm herunterskaliert werden. Der
sich ergebende Gate-Leckstrom macht jedoch die Verwendung derartiger dünner Oxide
bei vielen Bauelementeanwendungen, bei denen ein niedriger Bereitschaftsleistungsverbrauch erforderlich
ist, unmöglich.
Aus diesem Grund wird das dielektrische Material des Gate-Oxids
schließlich
durch ein alternatives dielektrisches Material ersetzt werden, das
eine höhere
Dielektrizitätskonstante
aufweist. Bei der Verwendung von dielektrischen Materialien mit
hohem k tendiert jedoch die Bauelementeleistungsfähigkeit dazu,
unter eingeschlossener Ladung in der dielektrischen Schicht vermindert
zu werden, die die Beweglichkeit verschlechtert, was den Ansteuerstrom
niedriger als bei Transistoren mit Siliziumdioxid-Gate-Oxiden macht
und so die Geschwindigkeit und Leistungsfähigkeit von Transistoren mit
dielektrischen Materialien des Gate-Bereichs mit hohem k verringert.
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1 zeigt eine Querschnittsansicht
eines Halbleiterbauelements 100 gemäß dem Stand der Technik, die
einen Transistor mit einem dielektrischen Material des Gate-Bereichs
mit hohem k umfasst. Das Halbleiterbauelement 100 enthält in einem
Werkstück 102 ausgebildete
Feldoxidbereiche 104. Der Transistor enthält einen
Source-Bereich S und einen Drain-Bereich D, die durch einen Kanalbereich
C getrennt sind. Der Transistor enthält ein Gate-Dielektrikum 108,
das ein isolierendes Material mit hohem k umfasst. Ein Gate- Bereich 110 ist
wie gezeigt über
dem Gate-Dielektrikum 108 ausgebildet.
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Nachdem
der Gate-Bereich 110 ausgebildet ist, werden der Source-Bereich
S und Drain-Bereich D leicht dotiert, z.B. durch ein leicht dotiertes
Drain-(LDD-)Implantierung, um Erweiterungsbereiche 120 des Source-Bereichs
S und Drain-Bereichs
D auszubilden. Daraufhin werden isolierende Abstandshalter 112 entlang
der Seitenwände
des Gate-Bereichs 110 und Gate-Dielektrikums 108 ausgebildet,
und ein Source-/Drain-Implantierung wird bei unbedeckten Flächen des
Werkstücks 102 ausgeführt, gefolgt
von einem thermischen Tempern mit hoher Temperatur, typischerweise
bei Temperaturen von etwa 1000 bis 1050 °C, um den Source-Bereich S und
Drain-Bereich D auszubilden.
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Ein
Problem mit dem in 1 gezeigten
Halbleiterbauelement 100 gemäß dem Stand der Technik besteht
darin, dass ein Grenzflächenoxid 114 zwischen
dem Werkstück 102 und
dem Dielektrikum mit hohem k 108 ausgebildet wird und ein
Grenzflächenoxid 116 zwischen
dem Dielektrikum mit hohem k 108 und dem Gate-Bereich 110 ausgebildet
wird. Die Grenzflächenoxide 114 und 116 bilden
sich, da das Werkstück 102 typischerweise
Silizium umfasst, das eine starke Tendenz zum Ausbilden von Siliziumdioxid
(SiO2) in Gegenwart von Sauerstoff z.B.
während
der Abscheidung des Gate-Dielektrikums
mit hohem k 108 aufweist, wobei das Grenzflächenoxid 114 ausgebildet
wird. Desgleichen umfasst der Gate-Bereich 110 häufig Polysilizium,
das ebenfalls zum Ausbilden eines SiO2 enthaltenden
Grenzflächenoxids 116 auf
der Oberfläche
des Gate-Dielektrikums mit hohem k 108 tendiert.
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Der
Source-Bereich S und Drain-Bereich D des Halbleiterbauelements 100 können derart
ausgebildet werden, dass sie sich tiefer in das Werkstück 102 erstrecken,
indem Ionen einer Dotierungsstoffart implantiert werden und das
Werkstück 102 getempert
wird, um eine Diffusion des Dotierungsstoffs tief in das Werkstück 102 zu
bewirken, wobei der Source-Bereich S und Drain-Bereich D ausgebildet
werden. Ein anderes Problem mit der Struktur 100 gemäß dem Stand
der Technik besteht darin, dass die zum Ausbilden des Source-Bereichs
S und Drain-Bereichs D verwendeten Temperprozesse mit hoher Temperatur
dazu tendieren, die Dielektrizitätskonstante
des Gate-Dielektrikums mit hohem k 108 zu verschlechtern.
Insbesondere dann, wenn sie einer Behandlung mit hoher Temperatur
ausgesetzt werden, werden die Grenzflächenoxide 114 und 116 dicker,
was die anhand des ganzen Gate-Stapels (das Grenzflächenoxid 114,
das Dielektrikum mit hohem k 108 und das Grenzflächenoxid 116)
der Halbleiterbauelement 100 elektrisch bewertete effektive
Oxiddicke (EOT) 118 erhöht.
Somit kann es unter Verwendung eines dielektrischen Materials mit
hohem k für
das Gate-Dielektrikum 108 schwierig
sein, die Dicke des Gate-Dielektrikums 108 auf
eine für
den Transistorentwurf erforderliche Ausdehnung zu vermindern, während Bauelemente 100 in
der Größe herunterskaliert
werden.
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Was
in dem Fachgebiet benötigt
wird, sind daher ein Transistorentwurf und -herstellungsverfahren
mit einem dielektrischen Material mit hohem k, bei denen die effektive
Dicke des Gate-Dielektrikums verringert wird.
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Eine
andere Herausforderung bei der Skalierung von Transistoren besteht
in der Erhöhung
der Beweglichkeit in dem Kanalbereich, die die Geschwindigkeit des
Bauelements er höht.
Was in dem Fachgebiet ebenfalls benötigt wird, sind somit ein Transistorentwurf
und -herstellungsverfahren, bei denen die Beweglichkeit in dem Kanalbereich
erhöht
wird.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Durch
bevorzugte Ausführungsbeispiele
der vorliegenden Erfindung, die einen Transistor und ein Verfahren
zur Herstellung desselben mit einem Kanalbereich mit einer darin
implantierten sehr flachen hohen Konzentration von Germanium umfassen,
werden diese und andere Probleme allgemein gelöst oder umgangen und technische
Vorteile allgemein erreicht. Ein Temperprozess mit niedriger Temperatur
wird verwendet, um den Germaniumimplantationsbereich in dem Kanalbereich
wieder zu kristallisieren und Defekte oder einen Schaden, die durch
den Implantationsprozess verursacht werden, zu beseitigen. Ein Gatedielektrikummaterial wird
vor oder nach dem Temperprozess mit niedriger Temperatur über dem
Kanalbereich ausgebildet, und ein Gate-Bereich wird über dem
Gate-Dielektrikum mit hohem k ausgebildet. Source- und Drain-Bereiche
werden durch ein Implantieren von Dotierungsstoffen und unter Verwendung
eines Temperprozesses mit niedriger Temperatur zum Eintreiben der
Dotierungsstoffe ausgebildet. Infolge des Vorhandenseins einer hohen
Konzentration von Germanium an der Oberfläche des Kanals und wegen der
gemäß Ausführungsbeispielen
der vorliegenden Erfindung verwendeten Temperprozesse mit niedriger
Temperatur wird die effektive Oxiddicke des Gate-Dielektrikums auf einem Minimum gehalten,
was zu einer dünneren
effektiven Dicke des Gate-Dielektrikums (oder Oxids) führt. Das
implantierte Germanium erhöht
auch infolge der Spannungen in dem Kanalbereich, die durch die Größenfehlanpassung
zwischen Siliziumatomen und Germaniumato men verursacht wird, die
Beweglichkeit des Kanalbereichs. Beispielsweise sind Germaniumatome
größer als
Siliziumatome, so dass dann, wenn Germanium in eine Siliziumatomgitterstruktur
eingebracht wird, die größeren Germaniumatome
eine Spannung in der Atomstruktur in dem Kanalbereich erzeugen.
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Gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung umfasst ein Transistor ein Werkstück, wobei
das Werkstück
eine Oberfläche
umfasst, und einen in dem Werkstück
angeordneten kristallinen Implantationsbereich, wobei der Implantationsbereich
Germanium umfasst, wobei sich der kristalline Implantationsbereich
in das Werkstück
von der Oberfläche
des Werkstücks über etwa
120 Å oder
weniger erstreckt. Ein Gate-Dielektrikum ist über dem Implantationsbereich
angeordnet, und ein Gate-Bereich ist über dem Gate-Dielektrikum angeordnet.
Der Transistor umfasst einen Source-Bereich und einen Drain-Bereich, die
in zumindest dem kristallinen Implantationsbereich in dem Werkstück ausgebildet
sind.
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Gemäß einem
anderen bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung enthält
ein Verfahren zur Herstellung eines Transistors ein Bereitstellen
eines Werkstücks,
wobei das Werkstück
eine Oberfläche
aufweist, und ein Implantieren von Germanium in die Oberfläche des
Werkstücks,
wobei ein erster Germanium enthaltender Bereich in der Oberfläche des
Werkstücks
ausgebildet wird und ein zweiter Germanium enthaltender Bereich
unter dem ersten Germanium enthaltenden Bereich ausgebildet wird.
Der erste Germanium enthaltende Bereich erstreckt sich eine erste
Tiefe unter die Oberfläche
des Werkstücks,
und der zweite Germanium enthaltende Bereich erstreckt sich eine
zweite Tiefe unter die erste Tiefe. Die erste und zweite Tiefe umfassen
etwa 100 Å oder
weniger unter der Oberfläche
des Werkstücks.
Das Verfahren umfasst ein Abscheiden eines Gatedielektrikummaterials über dem
ersten Germanium enthaltenden Bereich, ein Abscheiden eines Gate-Materials über dem
Gatedielektrikummaterial und ein Strukturieren des Gate-Materials
und Gatedielektrikummaterials zum Ausbilden eines Gate-Bereichs
und eines Gate-Dielektrikums über
dem ersten Germanium enthaltenden Bereich. Ein Source-Bereich und
ein Drain-Bereich werden in zumindest dem ersten Germanium enthaltenden
Bereich ausgebildet.
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Gemäß noch einem
anderen bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung enthält
ein Verfahren zur Herstellung eines Transistors ein Bereitstellen
eines Werkstücks,
wobei das Werkstück
eine Oberfläche
aufweist, und ein Implantieren von Germanium in die Oberfläche des
Werkstücks,
wobei ein amorpher Germanium enthaltender Bereich in der Oberfläche des
Werkstücks
ausgebildet wird, wobei der amorphe Germanium enthaltende Bereich
sich etwa 45 Å oder
weniger unter die Oberfläche
des Werkstücks
erstreckt, und auch ein erster kristalliner Germanium enthaltender
Bereich unter dem amorphen Germanium enthaltenden Bereich ausgebildet
wird, wobei der erste kristalline Germanium enthaltende Bereich
sich etwa 55 Å oder weniger
unter den amorphen Germanium enthaltenden Bereich erstreckt. Ein
Gatedielektrikummaterial wird über
dem amorphen Germanium enthaltenden Bereich abgeschieden, wobei
das Gatedielektrikummaterial eine Dielektrizitätskonstante von etwa 4,0 oder
mehr aufweist. Das Werkstück
wird bei einer Temperatur von etwa 750 °C oder weniger für etwa 60
Minuten oder weniger getempert, wobei der amorphe Germanium enthaltende
Bereich wieder kristallisiert wird und ein einzelner zweiter kri stalliner
Germanium enthaltender Bereich in der Oberfläche des Werkstücks ausgebildet
wird, wobei der einzelne zweite kristalline Germanium enthaltende
Bereich den wieder kristallisierten amorphen Germanium enthaltenden
Bereich und den ersten kristallinen Germanium enthaltenden Bereich
umfasst, wobei der zweite kristalline Germanium enthaltende Bereich
sich etwa 120 Å oder
weniger unter die Oberfläche
des Werkstücks
erstreckt. Ein Gate-Material wird über dem Gatedielektrikummaterial
abgeschieden, und das Gate-Material
und das dielektrische Gate-Material werden strukturiert, um einen
Gate-Bereich und ein Gate-Dielektrikum über dem zweiten kristallinen
Germanium enthaltenden Bereich auszubilden. Ein Source-Bereich und
ein Drain-Bereich werden in zumindest dem zweiten kristallinen Germanium
enthaltenden Bereich ausgebildet.
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Vorteile
von bevorzugten Ausführungsbeispielen
der vorliegenden Erfindung schließen ein Bereitstellen eines
Transistorentwurfs und Fertigungsverfahrens desselben ein, wobei
die gesamte Tempertemperatur für
den Transistorfertigungsprozessablauf verringert wird, was das Wärmebudget
verringert und die Qualität des
Gate-Dielektrikums verbessert. Wegen des Vorhandenseins von Germanium
in dem Werkstück
und da der Temperprozess zum erneuten Kristallisieren des amorphen
Germanium enthaltenden Bereichs eine niedrige Temperatur umfasst,
wird die effektive Gate-Oxiddicke auf einem Minimum gehalten. Das
Germanium in dem Kanalbereich erhöht die Beweglichkeit von Löchern und
Elektronen in dem Kanalbereich, was zu einem Transistorbauelement
mit einer schnelleren Ansprechzeit und einem erhöhten Ansteuerstrom führt.
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Das
Vorstehende hat die Merkmale und technischen Vorteile von Ausführungsbeispielen
der vorliegenden Erfindung eher in großen Zügen umrissen, damit die ausführliche
Beschreibung der Erfindung, die folgt, besser verstanden werden
kann. Zusätzliche
Merkmale und Vorteile von Ausführungsbeispielen
der Erfindung werden nachstehend beschrieben, die den Gegenstand
der Patentansprüche
der Erfindung bilden. Es sollte für den Fachmann ersichtlich
sein, dass die Konzeption und spezifische Ausführungsbeispiele, die offenbart
sind, leicht als eine Grundlage zum Modifizieren oder Entwerfen
anderer Strukturen oder Prozesse zum Erfüllen der gleichen Zwecke der
vorliegenden Erfindung genutzt werden können. Der Fachmann sollte auch erkennen,
dass derartige äquivalente
Aufbauten nicht von dem Rahmen des Inhalts und Schutzbereich der
Erfindung, wie in den beigefügten
Patentansprüchen
dargelegt, abweichen.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Für ein vollständigeres
Verständnis
der vorliegenden Erfindung und der Vorteile derselben wird nachstehend
auf die folgenden Beschreibungen Bezug genommen, die in Verbindung
mit den beiliegenden Zeichnungen genommen werden, bei denen:
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1 eine
Querschnittsansicht eines Transistors gemäß dem Stand der Technik zeigt;
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2 bis 5 Querschnittsansichten
eines Transistors in verschiedenen Stadien der Fertigung gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung zeigen, wobei 3 eine vergrößerte Ansicht
des Kanalbereichs in 2 darstellt, wobei ein Kanalbereich
eines Transistors bei einer niedrigen Energie mit einer hohe Konzentration
von Germanium implantiert wird, gefolgt von einem Temperprozess
mit niedriger Temperatur; und
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6 bis 8 Querschnittsansichten
eines anderen Ausführungsbeispiels
der vorliegenden Erfindung zeigen, wobei das dielektrische Gate-Material
vor dem Tempern mit niedriger Temperatur zum erneuten Kristallisieren
des amorphen Germanium enthaltenden Bereichs an der Oberfläche des
Werkstücks
abgeschieden wird, und wobei 7 eine vergrößerte Ansicht
des in 6 gezeigten Kanalbereichs darstellt.
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Entsprechende
Bezugszeichen und Symbole in den verschiedenen Figuren beziehen
sich allgemein auf entsprechende Teile, sofern es nicht anders angegeben
ist. Die Figuren sind zum klaren Veranschaulichen der relevanten
Gesichtspunkte der bevorzugten Ausführungsbeispiele gezeichnet
und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
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AUSFÜHRLICHE
BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSBEISPIELEN
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Die
Ausbildung und Verwendung der gegenwärtig bevorzugten Ausführungsbeispiele
werden nachstehend ausführlich
erörtert.
Es sollte jedoch erkannt werden, dass die vorliegende Erfindung
viele anwendbare erfinderische Konzepte bereitstellt, die in einer
breiten Vielfalt von spezifischen Zusammenhängen verkörpert werden können. Die
erörterten
spezifischen Ausführungsbeispiele
sind lediglich veranschaulichend für spezifische Wege zum Ausbilden
und Verwenden der Erfindung und beschränken den Bereich der Erfindung nicht.
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Die
vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele
in einem spezifischen Zusammenhang, d.h. einem auf einem Halbleiterbauelement
ausgebildeten Transistor, beschrieben. Die Erfindung kann jedoch
auch auf MOSFETs oder andere Transistorbauelementen einschließlich p-Kanal-Metalloxid-Halbleiter-(PMOS-)Transistoren,
n-Kanal-Metalloxid-Halbleiter-(NMOS-)Transistoren
und/oder Komplementär-Metalloxid-Halbleiter-(CMOS-)Bauelementen
als Beispiele angewendet werden. In jeder der Figuren ist nur ein
Transistor gezeigt; es können
jedoch viele andere Transistoren und Bauelemente in dem Fertigungsprozess
für die
gezeigten Halbleiterbauelemente ausgebildet werden.
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Die
Verwendung von Germanium in einem Kanalbereich eines Transistors
wird gewünscht,
da Germanium infolge der Gitterfehlanpassung zwischen Silizium und
Germanium eine Beanspruchung in dem Kanal erzeugt, wobei ein Potential
zum Erhöhen
der Beweglichkeit von Löchern
und Elektronen in einem Transistor vorhanden ist. Es sind jedoch
Probleme und Herausforderungen bei dem Einbringen von Germanium
in Kanalbereiche von Transistoren vorhanden gewesen, die dabei als
Nächstes
erörtert
werden.
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Das
Einbringen von Germanium in einen Kanalbereich durch ein epitaktisches
Aufwachsen von Si und Ge ist in der gemeinsam abgetretenen US-Patentanmeldung,
Serien-Nr. 10/748,995, am 30. Dezember 2003 eingereicht, mit dem
Titel "Transistor
with Silicon and Carbon Layer in the Channel Region", deren Inhalt hiermit
in diese Anmeldung aufgenommen wird, offenbart. Ein Wachsen einer
Epitaxieschicht in dem Kanalbereich erfordert jedoch einen zusätzlichen
Abscheidungsschritt in dem Fertigungsprozessablauf eines Transistors, der
die Fertigungskosten erhöht
und somit nicht wünschenswert
ist.
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In
der Vergangenheit sind Versuche zum Implantieren von Germanium in
den Kanalbereich eines Transistors unternommen worden. Ein Implantieren
von Germanium in ein Substrat führt
jedoch zu Defekten, die ausgebildet werden, was einen Leckstrom
bei dem Transistor verursacht. In der Vergangenheit fand die Implantation
von Germanium bei einem Energieniveau von 30 keV bis 200 keV mit
Dosisbereichen von 1 × 10
15 bis 1 × 10
17 Atomen/cm
2 statt, was (nach einer thermischen Verarbeitung)
zu einer endgültigen
Kanalzusammensetzung von SiGe
x mit x < 0,16 führte. Gemäß Plummer
et al. in Silicon VLSE Technology, Fundamentals, Practice and Hall,
Upper Saddle River,Modeling, 2000, Prentice NJ, auf S. 453, dessen
Inhalt hiermit in diese Anmeldung aufgenommen wird, wird die Verteilung
der implantierten Ionen häufig
in der ersten Ordnung durch eine durch die nachstehende Gleichung
1 angegebene Gauß'sche Verteilung modelliert.
wobei R
p die
durchschnittliche projizierte Eindringtiefe normal zu der Oberfläche ist, ΔR
p die Standardabweichung oder Streuung um
den Bereich ist und C
P die Spitzenkonzentration,
bei der die Gaußglocke
zentriert ist, ist. Im Allgemeinen ist die Spitzenkonzentration
C
p umgekehrt proportional zu der Streuung ΔR
p, und R
p und ΔR
p werden mit der Implantierungsenergie monoton
geändert.
Zum Implantieren von Ge mit dem vorher angeführten Energiebereich reicht
(R
p, ΔR
p) von (255 Å, 55 Å) bis (1233 Å, 322 Å) . Diese
Implantation von Germanium verursacht einen Schaden an dem Substrat,
was Leckstrompfade in dem Kanalbereich erzeugt und einen hohen Leckstrom
von dem Drain-Bereich zu dem Substrat, niedrige Durchbruchspannungen
und einen verringerten Drain-Strom für den Transistor verursacht.
Darüber
hinaus bilden sich nach dem Implantierung Ende-des-Bereichs-(EOR-)Defekte
unter einer Schnittstelle amorph/kristallin, und die Defekte sind
selbst unter Verwendung eines Prozesses mit höherer Temperatur schwer herauszutempern.
Diese Defekte werden einen Source-zu-Drain-Leckstrom und einen "Aus-Zustands"-Leckstrom in dem Kanalbereich eines
Transistors verursachen, was die Bauelementleistungsfähigkeit
verschlechtert.
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Wie
vorstehend angeführt
wird die Kanalbeweglichkeit erhöht,
indem man Ge in dem Si-Gitter hat, wobei eine SiGex-Schicht ausgebildet
wird. Je höher
der Ge-Inhalt, desto größer die
Beweglichkeitsverbesserung. Zum Erhöhen des Ge-Gehalts bei diesem Implantierungsschema
muss entweder die Energie der Implantierung vermindert werden oder
die Dosis des Implantats erhöht
werden. Bei Bedingungen einer niedrigeren Energie wird jedoch die
Tiefe des EOR auch flacher und dicht an dem aktiven Kanalbereich
sein, was das Leckstromproblem verschlimmern wird.
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Da
die Ende-des-Bereichs-Defekte nicht leicht entfernt werden können, sind
Versuche unternommen worden, die Schnittstelle amorph/kristallin
tiefer in das Substrat abzusenken, z.B. auf eine Tiefe von 1 μm oder mehr,
um zu versuchen, das Erhöhen
des Verluststroms zu vermeiden. Der Prozess erfordert eine sogar
größere Implantierungsenergie
(500 keV oder mehr) und macht diesen Prozess nicht wirkungsvoll,
da kompliziertere Defekte in der Nähe der Oberfläche erzeugt
werden. Daher wird dieses Implantatschema zum Ausbilden einer SiGex-Schicht in der Halbleiterindustrie nicht
bevorzugt, und stattdessen besteht die generelle Technik des Einbringens
von Germanium in einen Kanalbereich darin, ein CVD-Verfahren (Verfahren
der chemischen Gasphasenabscheidung) zum Abscheiden von SiGex oben auf einem Si-Substrat zu verwenden.
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In
einem bei der Ultra Shallow Junctions (USJ) 2003 Conference, Seiten
447-450, präsentierten
Aufsatz mit dem Titel "Surface
Proximity Effect on End-of Range Damage of Low Energy Ge Implantation" von King et al.,
dessen Inhalt hiermit in diese Anmeldung aufgenommen wird, wurde
Germanium unter Verwendung einer Energie von 10 keV bei einer Konzentration
von 1 × 1015 Atomen/cm2 implantiert,
und ein Abschnitt der implantierten Germaniumschicht wurde durch
ein Läppen
mechanisch dünner
gemacht. Gemäß den Autoren
führte
ein geläpptes
Substrat mit einer Schnittstelle amorph/kristallin bei einer Tiefe
von 45 Å dazu,
dass während
eines Temperprozesses keine Ende-des-Bereichs-Defekte ausgebildet
wurden. Die Oberflächennähe, z.B.
Implantieren des Germaniums bei einer Tiefe dicht an der Oberfläche des
Substrats, führte
zu einer nachfolgenden Beseitigung von Defekten bei dem Tempern.
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Ausführungsbeispiele
der vorliegenden Erfindung erreichen technische Vorteile, indem
sie ein neues Verfahren zur Fertigung eines Transistors bereitstellen,
bei dem ein sehr flacher Bereich von Germanium in einen Kanalbereich
eines Transistors eingebracht wird, ohne dass ein zusätzlicher
Abscheidungs- oder Aufwachsprozess erforderlich ist, und wobei auch
das Erhöhen
des Leckstroms des Transistors vermieden wird. Germanium wird in
einem flachen oberen Bereich eines Werkstücks in einem Kanalbereich des
Transistors bei einer Tiefe von etwa 45 Å oder weniger implantiert.
Das Germanium wird unter Verwendung eines niedrigen Energieniveaus
und mit einer hohen Konzentrationsdosis implantiert, wobei nach
der Implantierung ein anfänglich
amorpher Bereich von Germanium erzeugt wird. Der amorphe Germaniumimplantationsbereich
wird unter Verwendung eines Temperns mit niedriger Temperatur getempert,
um den implantierten amorphen Germaniumbereich in einen kristallinen
Zustand zu wandeln, während
ein wesentliches Ausmaß von
Diffusion von Germanium weiter in das Werkstück hinein verhindert wird und
auch ein Schaden bei dem Werkstück
entfernt wird, der durch die flache Implantierung mit niedriger
Energie und hoher Dotierungsstoffkonzentration verursacht worden
sein kann. Die sich ergebende Struktur umfasst einen kristallinen
Germaniumimplantationsbereich an der Oberfläche eines Kanals, der eine
Tiefe unter der Oberfläche
des Werkstücks
von etwa 120 Å oder weniger
umfasst. Ein zwischen dem Werkstück
mit implantiertem Germanium und dem Gate-Dielektrikum ausgebildetes
Grenzflächenoxid
weist eine minimale Dicke auf, was zu einer geringeren elektrischen
effektiven Gate-Oxiddicke
(EOT) führt.
Der flache Germaniumbereich in dem Kanal des Transistors erhöht die Loch-
und Elektronenbeweglichkeit.
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Die 2 bis 5 zeigen
Querschnittsansichten eines bevorzugten Ausführungsbeispiels der vorliegenden
Erfindung in verschiedenen Stadien der Fertigung. Zuerst auf 2 Bezug
nehmend, umfasst ein Halbleiterbauelement 200 ein Werkstück 202.
Das Werkstück 202 kann
ein Halbleitersubstrat mit Silizium oder anderen Halbleitermaterialien,
die z.B. durch eine isolierende Schicht bedeckt sind, umfassen.
Das Werkstück 202 kann
auch andere aktive Komponenten oder Schaltungen umfassen, die nicht
gezeigt sind. Das Werkstück 202 kann
z.B. Siliziumoxid über
Einkristallsilizium umfassen. Das Werkstück 202 kann andere
leitfähige Schichten
oder andere Halbleiterelemente, z.B. Transistoren, Dioden usw.,
umfassen. Das Werkstück 202 kann
z.B. auch ein Silizium-auf-Isolator-(SOI-)Substrat umfassen.
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Das
Werkstück 202 kann
leicht dotiert sein (nicht gezeigt). Im Allgemeinen wird das Werkstück 202 mit Dotierungsstoffen
entweder des N-Typs oder des P-Typs dotiert, abhängig davon, ob die Übergänge des
auszubildenden Transistors jeweils von dem P-Typ oder N-Typ sein
werden. Falls z.B. die zu fertigenden Transistoren PMOS-Transistoren
umfassen, kann das Werkstück 202 mit
Dotierungsstoffen des N-Typs leicht dotiert sein. Oder falls NMOS-Transistoren
ausgebildet werden, kann das Werkstück 202 mit Dotierungsstoffen
des P-Typs leicht dotiert sein.
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Isolationsbereiche 204 können wie
gezeigt an verschiedenen Stellen auf dem Werkstück 202 ausgebildet
werden. Die Isolationsbereiche 204 können z.B. Bereiche einer Isolation
durch flache Gräben
(STI, shallow trench isolation) oder Feldoxidbereiche sein, die
auf jeder Seite eines Kanalbereichs C eines Transistors 250 angeordnet
sind (in 2 nicht gezeigt; siehe 5).
Die Isolationsbereiche 204 können durch ein Abscheiden eines
Photoresists über
dem Werkstück 202 ausgebildet
werden, was nicht gezeigt ist. Der Photoresist kann unter Verwendung
von Lithographietechniken strukturiert werden, und der Photoresist
kann als eine Maske verwendet werden, während das Werkstück 202 geätzt wird,
um Löcher
oder Strukturen für
die Isolationsbereiche 204 in einer Oberfläche des
Werkstücks 202 auszubilden.
Ein Isolator wie beispielsweise ein Oxid kann z.B. über dem
Werkstück 202 abgeschieden
werden, um die Struktu ren auszufüllen,
wobei Isolationsbereiche 204 ausgebildet werden. Alternativ
können
die Isolationsbereiche 204 durch andere Verfahren ausgebildet
werden und können
z.B. andere isolierende Materialien umfassen.
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Es
ist zu beachten, dass dann, wenn PMOS- und NMOS-Transistoren (nicht gezeigt) auf dem
gleichen Werkstück 202 auszubilden
sind, das Werkstück 202 mit
Dotierungsstoffen des P-Typs leicht dotiert werden kann, die NMOS-Abschnitte
des Werkstücks 202 maskiert
werden können,
und daraufhin Wannenimplantierungen ausgebildet werden können, um
N-Wannen für die PMOS-Bauelemente
auszubilden. Daraufhin können
Implantierungen des P-Typs in die NMOS-Abschnitte implantiert werden.
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Die
unbedeckten Abschnitte des Werkstücks 202 werden einem
Vor-Gate-Reinigungsprozess unterzogen, um alle natürlichen
Oxide oder andere Fremdkörper
oder verunreinigende Substanzen von der Oberfläche des Werkstücks 202 zu
entfernen. Die Vor-Gate-Behandlung kann als Beispiele eine HF-,
HCl- oder Ozon-basierte Reinigungsbehandlung umfassen, obwohl die
Vor-Gate-Behandlung alternativ andere Chemikalien umfassen kann.
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Als
Nächstes
wird Germanium in einen flachen oberen Bereich der unbedeckten Bereiche
des Werkstücks 202 implantiert,
insbesondere in einem Kanalbereich C eines Transistors wie in 2 gezeigt.
Germaniumatome werden vorzugsweise unter Verwendung einer Implantatierung
mit niedriger Energie, vorzugsweise bei einem Energieniveau von
etwa 5 keV oder weniger, für
eine Zeitdauer von etwa 3 bis 30 Minuten pro Wafer oder Werkstück implantiert
(z.B. wäre
bei einem Chargenwerkzeug (batch tool), das eine Anzahl X von Wafern handhabt,
die Zeitdauer für
die Implantierung mit niedriger Energie (3 bis 30 Minuten) x X).
Die Implantationsdosis wird vorzugsweise auf die Fläche 232 des
Werkstücks 202 gerichtet
und umfasst eine hohe Dosis, z.B. vorzugsweise etwa 1 × 1015 bis 1 × 1017 Germaniumatome/cm2.
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Der
Germaniumimplantationsschritt führt
zu der Ausbildung eines amorphen Germaniumimplantationsbereichs 230 (auf
den dabei auch als einen amorphen Germanium enthaltenden Bereich
Bezug genommen wird) in der Nähe
der Oberfläche 232 des
Werkstücks 202 und
eines kristallinen Germaniumimplantationsbereichs 236 (auf
den dabei auch als einen kristallinen Germanium enthaltenden Bereich
Bezug genommen wird), der unter dem amorphen Germaniumimplantationsbereich 230 angeordnet
ist. Der amorphe Germaniumimplantationsbereich 230 umfasst
z.B. vorzugsweise eine Tiefe d1 von etwa
45 Å oder
weniger unter der Oberfläche 232 des
Werkstücks 202.
Der kristalline Germaniumimplantationsbereich 236 umfasst
vorzugsweise eine Tiefe d2 von etwa 55 Å oder weniger
unter dem amorphen Germaniumimplantationsbereich 230. Die
gesamte Tiefe d3 des kristallinen Germaniumimplantationsbereichs 236 und
des amorphen Germaniumimplantationsbereichs 230 umfasst
z.B. vorzugsweise eine Tiefe von etwa 100 Å oder weniger.
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Der
amorphe Germaniumimplantationsbereich 230 und der kristalline
Germaniumimplantationsbereich 236 können infolge des Implantationsprozesses
durch einen Schadensbereich 234 getrennt sein. Die Implantation
bringt einen Beschuss des Werkstücks 202 mit
Atomen (in diesem Fall Germaniumatomen) mit sich, der zu einem physischen
Schaden in dem Werkstück 202 führen kann.
Da der Schadensbereich 234 sich dicht an der Oberfläche 232 des
Werkstücks 202 befindet,
wird der Schadensbereich 234 in einem nachfolgenden Temperschritt
mit niedriger Temperatur, der nachstehend weiter zu beschreiben
ist, repariert oder vernichtet.
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Der
Germaniumimplantationsprozess führt
zu einer Gauß'schen Verteilung
(z.B. einer Verteilung, die ähnlich
wie eine Seite einer Glockenkurve aussieht) von in die Oberfläche 232 des
Werkstücks 202 implantierten
Germaniumionen, wie es in 3 ausführlicher
gezeigt ist. Die Konzentration von Germanium ist vorzugsweise bei
einem oberen Niveau 230a höher als bei jedem nachfolgenden
unteren Niveau 230b, 230c, 230d, 236a, 236b unter
der Oberfläche 232 des
Werkstücks 202.
Die Konzentration von Germanium in einem oberen Abschnitt 230 in
der Nähe
der Oberfläche 232 des
Werkstücks 202 kann
als ein Beispiel etwa 50% oder mehr von Germanium und etwa 50% oder
weniger Silizium umfassen. Die Dotierungsstoffkonzentration von
Germanium bei oberen Abschnitten des amorphen Germaniumimplantationsbereichs 230a und 230b kann
als Beispiel in der Größenordnung
von etwa 1 × 1018 bis 5 × 1023 Atomen/cm3 liegen. Die Dotierungsstoffkonzentration von
Germanium bei unteren Abschnitten des kristallinen Germaniumimplantationsbereichs 236b kann
z.B. eine Konzentration von etwa 1 × 1017 oder
weniger umfassen. Die Dotierungsstoffkonzentration von Germanium
nach der flachen Implantierung mit niedriger Energie führt vorzugsweise
zu der höchsten
Konzentration von Germaniumdotierungsstoffen in der Nähe der Oberfläche 232 des
Werkstücks 202,
wobei die Germaniumdotierungsstoffkonzentration sich durch das Werkstück 202 nach
unten erstreckend allmählich
geringer wird.
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Bei
einem Ausführungsbeispiel
umfasst der obere Abschnitt 230a des amorphen Germaniumimplantationsbereichs
vorzugs weise im Wesentlichen 100% Germanium. Dieses Ausführungsbeispiel
ist bei dem Verringern der elektrischen effektiven Oxiddicke des
Transistors besonders wirkungsvoll, was nachstehend weiter zu beschreiben
ist.
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Es
ist zu beachten, dass vorzugsweise vor dem Implantieren des Germaniums
kein Opferoxid (sacrificial oxide) über dem Werkstück 202 abgeschieden
wird, wie es gelegentlich bei Ionenimplantationsprozessen verwendet
wird. Indem kein Opferoxid verwendet wird, kann gemäß bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung eine höhere Konzentration von Germanium
implantiert werden. Insbesondere können höhere Konzentrationen von Germanium
bei niedrigen Energieniveaus von 5 keV oder weniger implantiert werden,
falls kein Opferoxid verwendet wird. Ein Verwenden eines Opferoxids
würde ein
höheres
Energieniveau zum Erreichen der Germaniumimplantation erfordern,
und es wird eine Implantierung mit niedrigem Energieniveau gewünscht, um
die flache Implantierung von etwa 100 Å oder weniger zu erreichen.
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Ferner
wird gemäß Ausführungsbeispielen
der vorliegenden Erfindung das Werkstück 202 vorzugsweise
nach dem Implantieren des Germaniums in den flachen oberen Bereich
des Werkstücks 202 keiner
Temperatur von über
etwa 938,3 °C,
welches der Schmelzpunkt von Germanium ist, ausgesetzt. Ein Erhitzen
des Werkstücks 202 auf
eine Temperatur von über
etwa 938,3 °C
würde die
Transistorleistungsfähigkeit
nachteilig beeinflussen. Ferner wird das Werkstück 202 vorzugsweise
nach der Germaniumimplantierung und vor der Abscheidung des Gatedielektrikummaterials
nicht für
ausgedehnte Zeitspannen auf eine größere Temperatur als etwa 750 °C erhitzt,
um ein Verursachen einer übermäßigen Diffu sion
von Germanium weiter in das Werkstück 202 zu vermeiden.
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Als
Nächstes
wird das Werkstück 202 einem
Temperprozess mit niedriger Temperatur unterzogen, z.B. bei einer
Temperatur von etwa 750 °C
oder weniger für
z.B. etwa 60 Minuten oder weniger. Der Temperprozess mit niedriger
Temperatur kann z.B. einen Festphasenepitaxie-Wiederaufwachsprozess
(SPER process, solid phase epitaxial regrowth process) umfassen.
Der Temperprozess mit niedriger Temperatur veranlasst den amorphen
Germaniumimplantationsbereich 230 dazu, wieder zu kristallisieren
(z.B. war der obere Bereich des Werkstücks, wo der amorphe Germaniumimplantationsbereich 230 sich
nun befindet, vor der Implantation des Germaniums kristallin), und
repariert auch den beschädigten
Bereich 234, was zu einem einkristallinen Germaniumimplantationsbereich 238 mit
einer Tiefe d4 unter der Oberfläche 232 des
Werkstücks führt, wie
es in 4 gezeigt ist. Der einkristalline Germaniumimplantationsbereich 238 umfasst
den wieder kristallisierten amorphen Germaniumimplantationsbereich 230 und
den kristallinen Germaniumimplantationsbereich 236. Die
gesamte Tiefe d3 des amorphen Germanium
enthaltenden Bereichs 230 und des kristallinen Germanium
enthaltenden Bereichs 236 gemäß 2 kann während des
Temperprozesses mit niedriger Temperatur um etwa 20 Å oder weniger
auf eine Tiefe d4 von etwa 120 Å oder weniger
erhöht
werden, was durch eine Diffusion von Germanium in dem Werkstück 202 nach
unten verursacht wird. Da der Temperprozess zum erneuten Kristallisieren
des amorphen Implantationsbereichs 230 und Reparieren des
beschädigten
Bereichs 234 bei einer niedrigen Temperatur stattfindet,
wird die Tiefe d4 während des Temperprozesses mit
niedriger Temperatur vorteilhaft nicht sehr erhöht (z.B. nur etwa 20 Å oder weniger).
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Daraufhin
können
Bereiche des Werkstücks 202 (nicht
gezeigt) z.B. für
eine Schwellenspannung VT implantiert werden.
Daraufhin kann eine Antidurchgriffsimplantierung bei Abschnitten
des Werkstücks 202 ausgeführt werden,
was ebenfalls nicht gezeigt ist. Alternativ können gemäß einem bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung die VT- und Antidurchgriffsimplantierung
bei dem Werkstück 202 vor
der Germaniumimplantierung ausgeführt werden. Das Werkstück 202 kann
daraufhin einer weiteren Vor-Gate-Reinigung oder -Behandlung mit einer
HF-, HCl- oder Ozonbasierten Reinigungsbehandlung als Beispielen
ausgesetzt werden, um z.B. alle Feststoffe, Schmutzstoffe oder natürlichen
Oxidpartikel, die sich auf dem Germaniumimplantationsbereich 238 in
dem Kanalbereich C befinden, zu entfernen.
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Ein
dielektrisches Gate-Material 240 wird über dem Werkstück 202 abgeschieden,
wie es in 4 gezeigt ist. Das dielektrische
Gate-Material 240 kann auch vor dem Tempern des Werkstücks abgeschieden
werden, wie es nachstehend unter Bezugnahme auf die 6-8 zu
beschreiben ist. Wieder auf 4 Bezug nehmend
umfasst bei einem Ausführungsbeispiel
das dielektrische Gate-Material 240 vorzugsweise ein Material
mit hohem k, das eine Dielektrizitätskonstante von 4,0 oder mehr
aufweist. Bei diesem Ausführungsbeispiel umfasst
das dielektrische Gate-Material 240 vorzugsweise HfO2, HfSiOX, Al2O3, ZrO2,
ZrSiOX, Ta2O5, La2O3, SixNy oder SiON als
Beispiele, obwohl das dielektrische Gate-Material 240 alternativ
andere isolierende Materialien mit hohem k umfassen kann. Das dielektrische
Gate-Material 240 kann
eine einzelne Schicht von Material umfassen, oder das dielektrische
Gate-Material 240 kann alterna tiv zwei oder mehr Schichten
umfassen. Bei einem Ausführungsbeispiel
können
ein Material oder mehrere Materialien dieser Materialien in verschiedenen
Kombinationen oder in gestapelten Schichten in dem Gatedielektrikummaterial 240 enthalten
sein. Das dielektrische Gate-Material 240 kann durch chemische
Gasphasenabscheidung (CVD, chemical vapor deposition), Atomschichtabscheidung
(ALD, atomic layer deposition), metallorganische Gasphasenabscheidung (MOCVD,
metal organic chemical vapor deposition), physikalische Gasphasenabscheidung
(PVD, physical vapor deposition) oder Düsengasphasenabscheidung (JVP,
jet vapor deposition) als Beispiele abgeschieden werden, obwohl
das dielektrische Gate-Material 240 alternativ unter Verwendung
anderer geeigneter Abscheidungstechniken abgeschieden werden kann.
Das dielektrische Gate-Material 240 umfasst bei einem Ausführungsbeispiel
vorzugsweise eine Dicke von etwa 10 Å bis etwa 60 Å, obwohl
das dielektrische Gate-Material 240 andere Dimensionen
wie beispielsweise 80 Å oder
weniger als ein Beispiel umfassen kann.
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Ausführungsbeispiele
der vorliegenden Erfindung sind besonders vorteilhaft, wenn sie
bei Transistorentwürfen
mit Materialien mit hoher Dielektrizitätskonstante für das dielektrische
Gate-Material 240 verwendet werden, da bei Gate-Materialien
mit hoher Dielektrizitätskonstante
ein Interesse daran besteht, die effektive Gate-Oxiddicke zu verringern,
die durch Ausführungsbeispiele
der vorliegenden Erfindung vorteilhaft verringert wird. Ferner weisen
Transistoren mit Gate-Dielektrika mit hohem k typischerweise eine
niedrigere Elektronen- und Lochbeweglichkeit als traditionellere
dielektrische Gate-Materialien wie beispielsweise SiO2 oder
SiON nutzende Transistoren auf, und somit ist dies ein anderer Grund
dafür,
dass Ausführungsbeispiele der
Erfindung für
die Verwendung mit Gatedielektrikummaterialien mit hohem k vorteilhaft
sind. Ausführungsbeispiele der
vorliegenden Erfindung finden jedoch auch bei Transistorentwürfen mit
traditionelleren Gatedielektrikummaterialien wie beispielsweise
SiO2 oder SiON eine nützliche Anwendung.
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Ein
Gate-Material 242 wird über
dem Gatedielektrikummaterial 240 abgeschieden. Das Gate-Material 242 umfasst
vorzugsweise einen Leiter wie beispielsweise ein Metall oder Polysilizium,
obwohl alternativ andere leitfähige
und halbleitende Materialien für
das Gate-Material 242 verwendet werden können. Das Gate-Material 242 kann
z.B. TiN, HfN, TaN, ein voll silizidiertes Gate-Material (FUSI,
fully silicided gate material) oder andere Metalle als Beispiele
umfassen. Das Gate-Material 242 kann eine Vielzahl von
gestapelten Gate-Materialien wie beispielsweise eine Metallunterschicht
mit einer über
der Metallunterschicht angeordneten Polysiliziumdeckschicht oder
eine Kombination einer Vielzahl von Metallschichten, die einen Gate-Elektrodenstapel
bilden, umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Material 242 alternativ Polysilizium
oder andere Halbleitermaterialien umfassen. Das Gate-Material 242 kann
unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken
als Beispielen abgeschieden werden. Das Gate-Material 242 umfasst
vorzugsweise eine Dicke von etwa 1500 Å, obwohl das Gate-Material 242 alternativ
z.B. etwa 1000 Å bis
etwa 2000 Å oder
andere Dimensionen umfassen kann.
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Das
Gate-Material 242 und das dielektrische Gate-Material 240 werden
unter Verwendung einer Lithographietechnik strukturiert, um einen
Gate-Bereich 242 und ein Gate- Dielektrikum 240 eines Transistors
wie in 5 gezeigt auszubilden. Es kann z.B. ein (nicht
gezeigter) Photoresist über
dem Werkstück 202 abgeschieden
werden. Der Photoresist kann mit einem gewünschten Muster für den Gate-Bereich
und das Gate-Dielektrikum strukturiert werden, und der Photoresist
kann als eine Maske verwendet werden, während das Gate-Material 242 und
das dielektrische Gate-Material 240 zum Ausbilden des Gate-Materials 242 und
des Gatedielektrikummaterials 240 gemäß dem gewünschten Muster geätzt werden.
Der Photoresist wird daraufhin abgelöst oder entfernt.
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Es
ist zu beachten, dass es wahrscheinlich ist, dass während der
Abscheidung des Gatedielektrikummaterials 240 oder während einer
Reinigungsbehandlung wie beispielsweise einem nassen Vorreinigen
vor der Abscheidung des Gatedielektrikummaterials 240 als
Beispielen eine dünne
Grenzflächenschicht 244 ausgebildet
wird. Diese dünne
Grenzflächenschicht 244 umfasst
typischerweise eine Dicke von etwa 7 Å oder weniger. Die dünne Grenzflächenschicht 244 bildet
sich durch die Reaktion von Silizium oder anderem Halbleitermaterial
in dem Werkstück 202 mit
einem Oxid in dem Gatedielektrikummaterial 240 oder Vorreinigungsprozess.
Die Dicke der dünnen
Grenzflächenschicht 244 wird
durch das Vorhandensein von Germanium (z.B. bei 230a) in
der Oberfläche
des Werkstücks 202 und
auch deswegen, weil ab diesem Punkt weiter nur Temperprozesse mit
niedriger Temperatur in dem Fertigungsprozess verwendet werden,
vorteilhaft minimiert. Es kann auch eine dünne Grenzflächenschicht zwischen dem Gate-Bereich 242 und
dem Gate-Dielektrikum 240 ausgebildet werden (in 5 nicht
gezeigt; siehe 8).
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Als
Nächstes
werden daraufhin gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung ein Source- Bereich S und Drain-Bereich D in der
Nähe des
Kanalbereichs C wie in 5 gezeigt ausgebildet. Insbesondere
werden der Source-Bereich S und der Drain-Bereich D vorzugsweise
in zumindest dem kristallinen Germaniumimplantationsbereich 238 wie
gezeigt ausgebildet. Der Source-Bereich S und der Drain-Bereich
D können
sich z.B. auch durch den kristallinen Germaniumimplantationsbereich 238 in
das Werkstück 202 unter
dem kristallinen Germaniumimplantationsbereich 238 erstrecken
(nicht gezeigt). Der Source-Bereich S und Drain-Bereich D können unter Verwendung einer
optionalen Erweiterungsimplantierung ausgebildet werden, was ein
Implantieren von Dotierungsstoffen unter Verwendung einer Implantierung
mit niedriger Energie bei z.B. etwa 200 eV bis 1 keV zum Ausbilden
von Erweiterungsbereichen 220 umfassen kann. Ein Abstandshaltermaterial
wie beispielsweise Siliziumnitrid oder ein anderer Isolator als
Beispiele wird über
dem ganzen Werkstück 202 abgeschieden,
und daraufhin wird das Abstandshaltermaterial unter Verwendung eines Ätzprozesses
wie beispielsweise eines anisotropen Ätzens geätzt, wobei die über Seitenwänden des
Gate-Dielektrikums 240 und Gate-Bereichs 242 angeordneten Abstandshalter 248 wie
gezeigt übrig
gelassen werden. Alternativ können
als ein Beispiel die Abstandshalter 248 mehr rechteckförmig sein
und können
unter Verwendung eines Photoresists als eine Maske strukturiert
werden, was nicht gezeigt ist.
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Zum
Vervollständigen
der Implantation des Source-Bereichs S und Drain-Bereichs D wird
daraufhin ein zweiter Dotierungsstoffimplantationsprozess bei unbedeckten
Abschnitten des Germaniumimplantationsbereichs 238 ausgeführt, vorzugsweise
unter Verwendung eines Implantationsprozesses mit geringfügig höherer Energie
als für
die Erweiterungsbereiche 220 verwendet wurde. Der zweite
Implantationsprozess kann z.B. bei etwa 5 keV bis 20 keV stattfinden.
Daraufhin kann ein Temperaturtempern mit niedriger Temperatur ausgeführt werden,
um den Dotierungsstoff der Erweiterungsbereiche 220 und
des Source-Bereichs S und Drain-Bereichs D einzutreiben und zu aktivieren.
Das Tempern mit niedriger Temperatur wird vorzugsweise bei einer
Temperatur von weniger als 938,3 °C
ausgeführt,
um z.B. eine Beschädigung
des Germaniums in dem Germaniumimplantationsbereich 238 zu
vermeiden.
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Die
dotierten Bereiche des Source-Bereichs S und Drain-Bereichs D und der
Erweiterungsbereiche 220 erstrecken sich unter die Abstandshalter 248 und
erstrecken sich auch seitlich um etwa 100 Å oder weniger unter den Gate-Bereich 242 und
das Gate-Dielektrikum 240 wie in 5 gezeigt.
Der Temperprozess mit niedriger Temperatur zum Ausbilden des Source-Bereichs
S und Drain-Bereichs D umfasst bevorzugt eine Temperatur von etwa
938,3 °C
oder weniger für
etwa 1 Stunde oder weniger und umfasst besonders bevorzugt eine
Temperatur von etwa 900 °C
oder weniger für
etwa 20 Minuten oder weniger als Beispiele. Die dotierten Bereiche
des Source-Bereichs S und Drain-Bereichs D umfassen vorzugsweise
eine Dicke von etwa 100 Å oder
weniger.
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Der
Fertigungsprozess für
das Bauelement 200 wird daraufhin fortgesetzt, um das Bauelement 200 zu vervollständigen,
vorzugsweise ohne das Halbleiterbauelement 200 hohen Temperaturen
auszusetzen, z.B. vorzugsweise ohne das Halbleiterbauelement 200 einer
Temperatur von mehr als etwa 938,3 °C auszusetzen.
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Somit
wird gemäß einem
Ausführungsbeispiel
der Erfindung ein Transistor 250 ausgebildet, der einen Gate-Bereich 242,
einen Source-Bereich S und einen Drain-Bereich D umfasst, wobei
der Kanalbereich C des Transistors 250 einen darin ausgebildeten
flachen kristallinen Germaniumimplantationsbereich 238 umfasst. Der
Germaniumimplantationsbereich 238 in dem Kanalbereich C
erhöht
die Beweglichkeit des Transistorbauelements 250. Das Transistorbauelement 250 hat
eine dünne
effektive Oxiddicke 246, die die Grenzflächenschicht 244,
das Gate-Dielektrikum mit hohem k 240 und eine dünne Grenzflächenschicht
zwischen dem Gate-Bereich 242 und Gate-Dielektrikum 240, falls vorhanden,
was nicht gezeigt ist, umfasst. Da der Transistor 250 keinem
Temperprozess mit hoher Temperatur, z.B. Temperaturen von 938,3 °C oder mehr,
ausgesetzt wird, wird ein Erhöhen
der Dicke der Grenzflächenschicht 244 vorteilhaft
vermieden, so dass die effektive Oxiddicke 246 vermindert
wird. Die Grenzflächenschicht 244 umfasst
z.B. bevorzugt eine Dicke von etwa 2 Å bis etwa 7 Å und umfasst
besonders bevorzugt eine Dicke von etwa 7 Å oder weniger. Der Transistor 250 ist
bei Anwendungen besonders vorteilhaft, bei denen ein hoher Ansteuerstrom
und eine minimale effektive Oxiddicke wichtig sind, wie beispielsweise
bei Anwendungen mit hoher Leistungsfähigkeit (d.h. hoher Geschwindigkeit),
z.B. bei Verwendung mit Speicher und anderen Bauelementen.
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Die
Germaniumimplantation des Kanalbereichs steigert besonders die Leistungsfähigkeit
von Bauelementen mit Ge-Oxiden des Gate-Stapels mit hohem k (wie
beispielsweise GeO2 oder GeO), die verglichen
mit Si-Oxiden instabil sind. Indem man Ge an der Oberfläche 232 des
Werkstücks
hat, wird die Dicke der untersten Grenzflächenschicht 244, die
hauptsächlich
Si-Oxid umfasst, zwischen dem Si-Substrat 238 und dem Dielektrikum
mit hohem k 240 verringert, und folglich ist eine kleinere
EOT für
das Transistorbauelement 250 erreichbar, was sowohl bei
leistungsarmen Anwendungen als auch bei Anwendungen mit hoher Leistungsfähigkeit vorteilhaft
ist. Darüber
hinaus scheidet sich Ge in der Nähe
der Oberfläche 232 des
Werkstücks
und in der Nähe
des Grenzflächenoxids 244 mit
Si-Oxiden aus, wobei ein Bereich mit hohem Ge-Gehalt an der Grenzfläche ausgebildet
wird (z.B. bei 230a in 3). Dies
steigert die Kanalbeweglichkeit des Transistorbauelements 250 weiter.
Aus diesen Gründen
ist der dabei beschriebene Ge-Kanalimplantierungsprozess bei Anwendungen
mit Gate-Stapel mit hohem k 240 besonders vorteilhaft.
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Die 6 bis 8 zeigen
Querschnittsansichten eines anderen Ausführungsbeispiels der vorliegenden
Erfindung, bei dem ein ähnlicher
Prozessablauf verwendet werden kann, wie er für die 2 bis 5 beschrieben
wurde. Für
die verschiedenen Elemente in den 6 bis 8 sind ähnliche
Bezugszeichen, wie in den 2 bis 5 verwendet
wurden, bestimmt. Zum Vermeiden einer Wiederholung ist jedes in
der Figur gezeigte Bezugszeichen dabei nicht wieder ausführlich beschrieben.
Vielmehr werden vorzugsweise für
x02, x04 usw... beschriebene ähnliche
Materialien und Dicken für
die gezeigten Materialschichten verwendet, wie sie für die 2 bis 5 beschrieben
wurden, wobei in den 2 bis 5 x=2 und
in den 6 bis 8 x=3 ist. Als ein Beispiel
werden die für
das dielektrische Gate-Material mit hohem k 240 in der
Beschreibung für
die 2 bis 5 aufgelisteten bevorzugten
und alternativen Materialien vorzugsweise auch für das dielektrische Gate-Material
mit hohem k 340 in den 6 bis 8 verwendet.
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Wie
in 6 gezeigt, wird bei diesem Ausführungsbeispiel
das dielektrische Gate-Material 340 vor dem Temperprozess
mit niedriger Temperatur abgeschieden, unmittelbar nach dem Prozess
der flachen Implantation zum Ausbilden des amorphen Germaniumimplantationsbereichs 330 in
der Nähe
der Oberfläche 332 des
Werkstücks 302 und
eines unter dem amorphen Germaniumimplantationsbereich 330 angeordneten
kristallinen Germaniumimplantationsbereichs 336. Ein Vorteil
dieses Ausführungsbeispiels
besteht darin, dass Ge auf dem maximalen Niveau erhalten wird, da
die Ge-Herausdiffusion durch das Gate-Dielektrikum 340 blockiert
wird. Bei diesem Ausführungsbeispiel
fungiert das Gate-Dielektrikum 240 während des Temperprozesses mit
niedriger Temperatur als eine Deckschicht. Bei dem in den 2 bis 5 gezeigten
Ausführungsbeispiel
kann z.B. bei dem Temperprozess mit niedriger Temperatur nach dem
Implantieren von Germanium Ge nach oben in die Umgebung herausdiffundieren
(es kann z.B. verdampfen). Indem man das während des Temperns mit niedriger
Temperatur über
der Oberfläche 332 des
Werkstücks
angeordnete Gate-Dielektrikum 340 hat, wird Ge daran gehindert,
aus der Oberfläche 332 des
Werkstücks 302 auszutreten. 7 zeigt
eine genauere Ansicht des Kanalbereichs C gemäß 6.
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Es
ist zu beachten, dass gemäß Ausführungsbeispielen
der vorliegenden Erfindung der obere Abschnitt 330a des
amorphen Germaniumimplantationsbereichs 330 vorteilhaft
im Wesentlichen 100% Germanium umfassen kann. Dies ist vorteilhaft,
da Germaniumoxid (GeO2) nicht stabil ist und keine starke Tendenz zum
Ausbilden hat, wie dies bei SiO2 der Fall ist. Indem man eine obere
Schicht 330a aus 100% Germanium hat, ist daher die Dicke
des ausgebildeten Grenzflächenoxids 344 minimal,
z.B. 4 Å oder
weniger, wie es in 8 gezeigt ist, und alternativ
kann überhaupt
kein Grenzflächenoxid 344 zwischen
dem Gate-Dielektrikum mit hohem k 340 und dem Germaniumimplantationsbereich 338 aus gebildet
werden (nicht in den Figuren gezeigt). Es ist zu beachten, dass
auch ein Grenzflächenoxid 352 zwischen
dem Gate-Dielektrikum mit hohem k 340 und der Gate-Elektrode 342 ausgebildet
werden kann, wie es in 8 gezeigt ist. Es ist auch zu
beachten, dass der Transistor 360 keine flachen Erweiterungsbereiche
in dem Source-Bereich S und Drain-Bereich D umfassen kann, sondern
vielmehr der Source-Bereich
S und Drain-Bereich D einen Erweiterungsbereich umfassen können, der
sich seitlich unter einen Abschnitt des Gate-Dielektrikums 340 und
der Gate-Elektrode 342 erstreckt.
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Versuchsergebnisse:
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Versuche
zeigen, dass ein flaches Implantierung mit niedriger Energie von
Germanium in einem Kanalbereich eines Transistorbauelements, das
ein Dielektrikum mit hohem k aufweist, zu Transistoren führt, die eine
erhöhte
Steilheit und einen erhöhten
Sättigungsstrom
haben, was zeigt, dass die Transistoren eine erhöhte Beweglichkeit in dem Kanalbereich
aufweisen. Die Transistoren wiesen auch eine messbare niedrigere
EOT auf.
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Versuchsergebnisse
des Realisierens von Ausführungsbeispielen
der vorliegenden Erfindung werden als Nächstes beschrieben, wobei die
Fertigungsschritte sequentiell aufgelistet sind und auf die 6-8 Bezug
genommen ist. Es wurden CMOS-Bauelemente mit NMOS- und PMOS-Transistoren
mit Kanalbereichen mit implantiertem Germanium hergestellt. Es wurde
auch unter Verwendung der gleichen Materialien, Dimensionen und
Fertigungsprozesse, aber ohne ein Germaniumimplantat in dem Kanalbereich,
ein Kontrollwafer hergestellt. Germanium wurde bei von 0,5 keV bis
4 keV reichen den Energieniveaus bei von 5 × 1015 bis
1 × 1016 Ge Atomen/cm2 reichenden
Dosen in die Oberflächen 332 von
Werkstücken 302 der
Versuchswafer implantiert. Ein Gate-Dielektrikum 340 mit 45 Å von 20%
HfSiOx (20% SiO2 und 80% HfO2)
wurde über
den Werkstücken 302 abgeschieden.
Die Werkstücke 302 wurden
bei 700 °C
für 60
Sekunden in einer NH3-Umgebung getempert.
Ein Gate-Material 342 mit 100 Å von TiN und eine anschließend abgeschiedene
Schicht von 1800 Å von
Polysilizium wurden über
dem Gate-Dielektrikum 340 ausgebildet. Das Gate-Material 342 und
das Gate-Dielektrikum 340 wurden
strukturiert, um einen Gate-Bereich 342 und ein Gate-Dielektrikum 340 auszubilden.
Source- und Drain-Bereiche S/D wurden durch ein Implantieren von
As für
die NMOS-Baulemente und durch ein Implantieren von BF2 für die PMOS-Bauelemente
sowie ein Tempern der Werkstücke 302 bei
900 °C für 60 Sekunden
ausgebildet.
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Die
elektrische Leistungsfähigkeit
von Transistoren 360 mit in dem Kanalbereich C implantierten
Germanium wurde mit Transistoren ohne Germaniumimplantat in dem
Kanalbereich verglichen. Die elektrische effektive Oxiddicke (EOT)
von Transistoren 360 mit einem flachen Germaniumimplantat
in dem Kanal war im Durchschnitt um etwa 10% geringer und war in
einem Fall um 1,1 Å geringer
als bei dem Kontrollwafer. Der Sättigungsstrom
und die Steilheit waren bei den Wafern mit implantiertem Ge um etwa
20% höher
als bei den Kontrollwafern. Der Sättigungsstrom eines Wafers
mit implantiertem Ge betrug z.B. 5,175 μAmpere/μm, verglichen mit 4,525 μAmpere/μm für den Kontrollwafer.
Die Steilheit eines Wafers mit implantiertem Ge betrug 17,5 μSiemens/μm, verglichen
mit 16,2 μSiemens/μm für den Kontrollwafer.
Die Elektronenbeweglichkeit von Ge-Wafern war geringfügig höher als
für den
Kontrollwafer, um etwa 5%. Als ein Beispiel betrug die Beweglichkeit
für einen
Wafer mit implantiertem Ge 89,6 cm2/Voltsekunden,
und die Beweglichkeit für
den Kontrollwafer betrug 86,1 cm2/Voltsekunden.
Eine optimale Leistungsfähigkeit
von Transistoren mit Kanal mit implantiertem Germanium 360 wurde
beobachtet, wenn der Germaniumimplantationsprozess 2 keV bei einer
Dosis von 1 × 1016 Germaniumatomen/cm2 umfasste.
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Es
ist zu beachten, dass bei den dabei beschriebenen Versuchsergebnissen
das Tempern in einer Ammoniakumgebung ausgeführt wurde, jedoch bei einem
bevorzugten Ausführungsbeispiel
der Germaniumimplantationsprozess mit niedriger Energie andere Umgebungsgase
wie beispielsweise N2 umfasst.
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Die
Reihenfolge der dabei beschriebenen Fertigungsprozessschritte kann
abgeändert
werden. Bei einem bevorzugten Ausführungsbeispiel wird z.B. das
Werkstück
vorzugsweise einer Vor-Gate-Reinigung unmittelbar vor dem Germaniumimplantat
unterzogen, um die vor dem Germaniumimplantat auf der Werkstückoberfläche vorhandene
Menge von natürlichem
Oxid zu minimieren, so dass die Konzentration von in die Oberfläche des
Werkstücks
implantiertem Germanium erhöht
wird. Alternativ kann die Vor-Gate-Reinigung in anderen Stadien
in dem Fertigungsprozess ausgeführt
werden. Bei einem bevorzugten Ausführungsbeispiel werden die Prozessschritte
in der folgenden Reihenfolge abgeschlossen: Feldoxidbereiche 204 in
einem Werkstück 202 ausbilden,
VT-Implantierungen implantieren, Antidurchgriffsimplantierungen
implantieren, Vor-Gate-Reinigung, flache Germaniumbereiche in Kanalbereich
C implantieren wie dabei beschrieben, Gate-Dielektrikum 240/340 abscheiden,
Tempern mit niedriger Temperatur, Gate-Material 242/342 abscheiden,
Gate-Bereich 242/342 und Gate-Dielektrikum 240/340 mustern, Source-/Drain-Erweiterungsimplantierungen
implantieren, Abstandshalter ausbilden und tiefe Source- und Drain-Bereiche S/D ausbilden.
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Vorteile
von bevorzugten Ausführungsbeispielen
der vorliegenden Erfindung umfassen ein Bereitstellen von Transistorentwürfen 250 und 360 und
Verfahren zur Fertigung derselben, die einen Kanalbereich C mit einem
darin ausgebildeten flachen Germaniumimplantationsbereich 238 und 338 aufweisen.
Das Germanium wird unter Verwendung eines Prozesses mit niedriger
Energie und hoher Dotierungsstoffkonzentration implantiert. Amorphe
Bereiche 230 und 330 und beschädigte Bereiche 234 und 334 werden
unter Verwendung eines Temperprozesses mit niedriger Temperatur
wieder kristallisiert bzw. repariert. Infolge der hohen Konzentration von
Germanium an der Oberfläche 232 und 332 des
Werkstücks 202 und 302,
die die Ausbildung von Grenzflächenoxid 244 und 344 minimiert,
wird die Elektronen- und Lochbeweglichkeit in dem Kanalbereich C
erhöht, und
die effektive Oxiddicke 246 und 346 wird minimiert.
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Da
ein Temperprozess mit niedriger Temperatur zum erneuten Kristallisieren
der amorphen Germaniumimplantatbereiche 230 und 330 und
auch zum Ausbilden des Source-Bereichs S und Drain-Bereichs D verwendet
wird, werden die effektiven Oxiddicken 246 und 346 des
Gate-Dielektrikums 240 und 340 nicht wesentlich
erhöht,
was zu einer dünneren
effektiven Dicke des Gate-Dielektrikums (oder effektiven Oxiddicke
(EOT)) 246 und 346, die jeweils die gesamte Dicke
aller dünnen
Grenzflächenoxidschichten 244, 344 und 352 und des
Gate-Dielektrikums 240 und 340 umfasst, führt. Die
dabei beschriebenen Transistoren 250 und 360 profitieren
von einer verringerten Wärmebilanz
und verbesserten Gate-Qualität.
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Ein
anderer Vorteil von Ausführungsbeispielen
der vorliegenden Erfindung besteht in der Fähigkeit zum Implantieren von
Germanium in eine Vielzahl von Wafern oder Werkstücken 202 und 302 auf
einmal, z.B. unter Verwendung von Chargendotierungsstoffimplantationsverarbeitungswerkzeugen,
die man gewöhnlich
in Halbleiterfertigungsanlagen findet. Bei einem bevorzugten Ausführungsbeispiel
wird das dielektrische Gate-Material 340 vor dem Temperprozess
mit niedriger Temperatur zum erneuten Kristallisieren des amorphen
Bereichs mit implantiertem Germanium in dem Werkstück 302 über dem
Kanalbereich C ausgebildet, so dass das dielektrische Gate-Material 340 als
eine Deckschicht fungiert, die Germanium am Herausdiffundieren oder
Verdampfen aus der Oberfläche
des Werkstücks 302 hindert
und zu einer Erhöhung
der Germaniumkonzentration an der Oberfläche 332 des Werkstücks 302 führt.
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Wieder
ist nur ein Transistor in jeder Figur gezeigt. Gemäß Ausführungsbeispielen
der vorliegenden Erfindung kann jedoch eine Vielzahl von Transistoren
gleichzeitig ausgebildet werden, was nicht gezeigt ist. Ferner können PMOS-
und NMOS-Transistoren auf einem einzelnen Werkstück hergestellt werden, indem
Abschnitte des Werkstücks
maskiert werden, während
andere Abschnitte verarbeitet werden.
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Obwohl
Ausführungsbeispiele
der vorliegenden Erfindung und ihre Vorteile ausführlich beschrieben worden
sind, ist es selbstverständlich,
dass dabei verschiedene Änderungen,
Ersetzungen und Abänderungen ausgebildet
werden können,
ohne von dem Rahmen des Inhalts und Schutzbereichs der Erfindung
wie durch die beigefügten
Patentansprüche
definiert abzuweichen. Es ist z.B. für den Fachmann leicht ersichtlich,
dass viele der dabei beschriebenen Merkmale, Funktionen, Prozesse
und Materialien variiert werden können, während man in dem Bereich der
vorliegenden Erfindung bleibt. Überdies
soll der Bereich der vorliegenden Anmeldung nicht auf die in der
Patentbeschreibung beschriebenen speziellen Ausführungsbeispiele des Prozesses, der
Maschine, der Fertigung, der Zusammensetzung von Stoffen, der Einrichtungen,
der Verfahren und der Schritte beschränkt sein. Wie der Durchschnittsfachmann
leicht aus der Offenbarung der vorliegenden Erfindung erkennt, können gegenwärtig vorhandene
oder später
zu entwickelnde Prozesse, Maschinen, Fertigung, Zusammensetzungen
von Stoffen, Einrichtungen, Verfahren oder Schritte, die im Wesentlichen
die gleiche Funktion ausführen
oder im Wesentlichen das gleiche Ergebnis erzielen wie die dabei
beschriebenen entsprechenden Ausführungsbeispiele, gemäß der vorliegenden
Erfindung genutzt werden. Entsprechend sollen die beigefügten Patentansprüche in ihrem
Schutzbereich derartige Prozesse, Maschinen, Fertigung, Zusammensetzungen
von Stoffen, Einrichtungen, Verfahren oder Schritte enthalten.