DE102005001253A1 - Speicherzellenanordnung, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung - Google Patents

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Abstract

Vorgeschlagen werden eine Speicherzellenanordnung (1), ein Verfahren zu deren Herstellung sowie eine Halbleiterspeichereinrichtung (100), bei welchen die Gesamtheit für die Mehrzahl Festkörperelektrolytspeicherzellen (10) der Speicherzellenanordnung (1) vorgesehener Festkörperelektrolytmaterialbereiche (F) materiell zusammenhängend ausgebildet ist oder wird und bei welchen die Gesamtheit vorzusehender zweiter oder oberer Elektrodeneinrichtungen (TE) für die Mehrzahl Festkörperelektrolytspeicherzellen (10) der Speicherzellenanordnung (1) materiell zusammenhängend ausgebildet ist oder wird.

Description

  • Die vorliegende Erfindung betrifft eine Speicherzellenanordnung, ein Verfahren zu deren Herstellung sowie eine Halbleiterspeichereinrichtung.
  • Bei der Weiterentwicklung moderner Speichertechnologien wurden auch Speicherkonzepte entwickelt, die auf der Grundlage resistiv schaltender Speicherelemente beruhen, deren Gesamtleitfähigkeit dadurch moduliert werden kann, dass in einem Festkörperelektrolyten als Ionenleiter eine bestimmte aktivierende Spezies, z.B. Metallionen, durch eine externe Spannung gesteuert eingebracht oder verdrängt werden, wobei dann den jeweiligen Gesamtleitfähigkeiten oder Leitfähigkeitszuständen entsprechender Speicherzustände zugeordnet werden.
  • Problematisch bei derartigen auf einen Ionenleitungsmechanismus beruhenden Festkörperelektrolytspeicherzellen ist, dass sich diese bisher nur schlecht in übliche Technologiekonzepte, wie sie bei herkömmlichen Speicherzellenanordnungen verwendet werden, integriert werden können.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzellenanordnung, ein Verfahren zu deren Herstellung sowie eine Halbleiterspeichereinrichtung anzugeben, bei welchen sich die auszubildende Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen besonders gut in bestehende Technologiekonzepte und die entsprechenden Herstellungsprozesse integrieren lässt.
  • Gelöst wird die der Erfindung zugrunde liegende Aufgabe bei einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 1. Des Weiteren wird die der Erfindung zugrunde liegende Aufgabe bei einer Halbleiterspeichereinrichtung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 17 gelöst. Darüber hinaus wird die der Erfindung zugrunde liegende Aufgabe bei einem Verfahren zum Herstellen einer Speicherzellenanordnung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 18 gelöst.
  • Erfindungsgemäß wird eine Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen, bei welcher jede Festkörperelektrolytspeicherzelle mit einer ersten oder unteren Elektrodeneinrichtung, einer zweiten oder oberen Elektrodeneinrichtung sowie mit einem dazwischen vorgesehenen aktivierten oder aktivierbaren Festkörperelektrolytmaterialbereich als Speichermaterialbereich ausgebildet ist, bei welcher die Gesamtheit der Festkörperelektrolytmaterialbereiche für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen materiell einstückig oder zusammenhängend ausgebildet ist und bei welcher die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen materiell einstückig ausgebildet ist.
  • Es ist somit eine Kernidee der vorliegenden Erfindung, bei einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen die Gesamtheit der Festkörperelektrolytmaterialbereiche für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen materiell einstückig oder zusammenhängend auszubilden. Ein weiterer Kernaspekt der vorliegenden Erfindung ist, die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen materiell zusammenhängend auszubilden. Durch diese Maßnahmen werden kritische Strukturierungsprozesse für jede einzelne Festkörperelektrolytspeicherzelle obso let. Dies vereinfacht sowohl die Struktur als auch entsprechende Herstellungsverfahren, so dass sich eine bessere Integration der erfindungsgemäßen Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen in herkömmliche Technologien entsprechender Herstellungsverfahren ergibt.
  • Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Speicherzellenanordnung wird vorgeschlagen, dass die Gesamtheit der Festkörperelektrolytmaterialbereiche für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen als eine gemeinsame Materialschicht ausgebildet ist.
  • Bei einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Speicherzellenanordnung wird alternativ oder zusätzlich vorgeschlagen, dass die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen als eine gemeinsame Materialschicht ausgebildet ist.
  • Es ist vorteilhaft, wenn gemäß einer weiteren Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich die erste Elektrodeneinrichtung, der Festkörperelektrolytmaterialbereich und die zweite Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzelle jeweils als vertikal verlaufende Abfolge entsprechender Materialbereiche oder Materialschichten in dieser Reihenfolge ausgebildet ist.
  • Es ist bevorzugt, dass gemäß einer weiteren Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich die erste Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzelle der Mehrzahl Festkörperelektrolytspeicherzellen jeweils als Anode oder als Kathode ausgebildet ist.
  • Es ist auch denkbar, dass gemäß einer anderen Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich die zweite Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzelle der Mehrzahl Festkörperelektrolytspeicherzellen jeweils als Kathode oder als Anode ausgebildet ist.
  • Die Gesamtheit der zweiten Elektrodeneinrichtungen kann gemäß einer anderen Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen vertikal in einer gemeinsamen Ebene ausgebildet sein.
  • Es ist vorteilhaft, wenn gemäß einer anderen Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich die Gesamtheit der Festkörperelektrolytmaterialbereiche für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen vertikal in einer gemeinsamen Ebene ausgebildet ist.
  • Es kann ferner von Vorteil sein, wenn die Gesamtheit der ersten Elektrodeneinrichtung für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen gemäß einer anderen Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich vertikal in einer gemeinsamen Ebene ausgebildet ist.
  • Ferner ist es denkbar, wenn gemäß einer weiteren vorteilhaften Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich die erste Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzelle der Mehrzahl Festkörperelektrolytspeicherzellen jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet ist, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  • Es kann auch daran gedacht werden, dass gemäß einer anderen Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich die zweite Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzelle der Mehrzahl Festkörperelektrolytspeicherzellen jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet ist, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Silberchalkogeniden, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  • Es wird des Weiteren bevorzugt, dass gemäß einer anderen Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich der Festkörperelektrolytmaterialbereich einer jeweiligen Festkörperelektrolytspeicherzelle der Mehrzahl Festkörperelektrolytspeicherzellen jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet ist, die besteht aus WOx, GeSe, GeS, SiSe, SiS, SiGe, SeS, Si-Se-S, Si-Ge-Se, Si-Ge-S, Ge-Se-S, Si-Ge-Se-S und anderen Chalcogenidmaterialien.
  • Die Speicherzellenanordnung kann des Weiteren bevorzugt gemäß einer anderen Ausführungsform der erfindungsgemäßen Speicherzellenanordnung alternativ oder zusätzlich auf oder in einem Halbleitermaterialbereich als Substrat oder auf oder in dessen Oberflächenbereich ausgebildet sein.
  • Gemäß einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Speicherzellenanordnung ist jede Festkörper elektrolytspeicherzelle alternativ oder zusätzlich mit einem individuellen Auswahltransistor ausgebildet.
  • Gemäß einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Speicherzellenanordnung ist der jeweilige Festkörperelektrolytmaterialbereich alternativ oder zusätzlich jeweils über Diffusionsbarrieren eingebettet ausgebildet.
  • Dabei kann es zusätzlich vorgesehen sein, dass Gesamtheiten einander entsprechender Diffusionsbarrieren für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils als materiell zusammenhängende Bereiche und insbesondere als gemeinsame Schichten ausgebildet sind.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung wird auch eine Halbleiterspeichereinrichtung mit einer Mehrzahl Festkörperelektrolytspeicherzellen geschaffen, bei welcher die Mehrzahl Festkörperelektrolytspeicherzellen als eine erfindungsgemäße Speicherzellenanordnung ausgebildet ist, insbesondere in Kombination mit logischen Schaltungen und Schaltelementen und/oder in Form eines Prozessorchips.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird auch ein Verfahren zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen geschaffen, bei welchem jede Festkörperelektrolytspeicherzelle mit einer ersten oder unteren Elektrodeneinrichtung, einer zweiten oder oberen Elektrodeneinrichtung und mit einem dazwischen vorgesehenen aktivierten oder aktivierbaren Festkörperelektrolytmaterialbereich als Speichermaterialbereich ausgebildet wird, bei welchem die Gesamtheit der Festkörperelektrolytmaterialbereiche für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen materiell zusammenhängend ausgebildet wird und bei welchem die Gesamtheit der zweiten oder oberen Elektrodeneinrichtun gen für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen materiell zusammenhängend ausgebildet wird.
  • Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen wird die Gesamtheit der Festkörperelektrolytmaterialbereiche für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen als eine gemeinsame Materialschicht ausgebildet.
  • Alternativ oder zusätzlich ist es bei einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen vorgesehen, dass die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen als eine gemeinsame Materialschicht ausgebildet wird.
  • Es ist auch denkbar, dass gemäß einer anderen vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen die erste Elektrodeneinrichtung, der Festkörperelektrolytmaterialbereich und die zweite Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzelle der Mehrzahl Festkörperelektrolytspeicherzellen als vertikal verlaufende Abfolge entsprechender Materialbereiche oder Materialschichten in dieser Reihenfolge ausgebildet werden.
  • Ferner kann es gemäß einer anderen vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen alternativ oder zusätzlich vorgesehen sein, dass die erste Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils als Anode oder als Kathode ausgebildet wird.
  • Alternativ oder zusätzlich ist es bei einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen vorgesehen, dass die zweite Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils als Kathode oder als Anode ausgebildet wird.
  • Ferner ist es alternativ oder zusätzlich bei einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen vorgesehen, dass die Gesamtheit der zweiten Elektrodeneinrichtungen für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen vertikal in einer gemeinsamen Ebene ausgebildet wird.
  • Es ist auch denkbar, dass gemäß einer anderen vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen zusätzlich oder alternativ die Gesamtheit der Festkörperelektrolytmaterialbereiche für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen vertikal in einer gemeinsamen Ebene ausgebildet wird.
  • Es ist kann auch vorgesehen sein, dass gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen die Gesamtheit der ersten Elektrodeneinrichtung für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen vertikal in einer gemeinsamen Ebene ausgebildet wird.
  • Alternativ oder zusätzlich kann es bei einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen vorgesehen sein, dass die erste Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet wird, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  • Ferner kann es alternativ oder zusätzlich bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen vorgesehen sein, dass die zweite Elektrodeneinrichtung einer jeweiligen Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet wird, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Silberchalkogeniden, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  • Es kann alternativ oder zusätzlich bei einer anderen vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen auch vorgesehen sein, dass der Festkörperelektrolytmaterialbereich einer jeweiligen Festkör perelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet wird, die besteht aus WOx, GeSe, GeS, SiSe, SiS, SiGe, SeS, Si-Se-S, Si-Ge-Se, Si-Ge-S, Ge-Se-S, Si-Ge-Se-S und anderen Chalcogenidmaterialien.
  • Es kann in vorteilhafter Weise vorgesehen sein, dass die Speicherzellenanordnung auf oder in einem Halbleitermaterialbereich als Substrat oder auf oder in dessen Oberflächenbereich ausgebildet wird.
  • Bevorzugt wird, dass jede Festkörperelektrolytspeicherzelle der Mehrzahl Festkörperelektrolytspeicherzellen mit einem individuellen Auswahltransistor ausgebildet wird.
  • Ferner ist es alternativ oder zusätzlich von besonderem Vorteil, wenn bei einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen der Festkörperelektrolytmaterialbereich einer jeweiligen Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils über Diffusionsbarrieren eingebettet wird.
  • Dabei kann es zusätzlich besonders vorteilhaft sein, wenn Gesamtheiten einander entsprechender Diffusionsbarrieren für alle Festkörperelektrolytspeicherzellen der Mehrzahl Festkörperelektrolytspeicherzellen jeweils als ein materiell zusammenhängende Bereiche und insbesondere als gemeinsame Schichten ausgebildet werden.
  • Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend weiter erläutert:
    Die Erfindung betrifft insbesondere auch die Integration von 1T1R-CBRAM-Speichern mit durchgehendem Zellenbereich.
  • Conductive-Bridging-Speicherzellen, CB-Speicherzellen oder auch Festkörperelektrolytspeicherzellen, bestehen typischerweise aus einer Anode A, einem Ionenleiter I und einer Kathode K oder aus Mehrschichtanordnungen. Dabei handelt es sich um ein resistiv schaltendes Element, dessen Gesamtleitfähigkeit einem Speicherzustand zugeordnet werden kann. Zur Detektion des Zustands der Zelle – eine logische 1 oder eine logische 0 – wird der Strom bei einer angelegten Lesespannung Uread gemessen und ausgewertet [2].
  • Bei einer solchen Festkörperelektrolytzelle ist es möglich, metallische Ionen durch den i. a. elektrisch schlecht leitfähigen Ionenleiter I durch Anlegen bipolarer Spannungspulse kontrolliert diffundieren zu lassen. Diese metallischen Ionen sind im einfachsten Fall identisch mit denen des Anodenmaterials. D. h., metallisches Anodenmaterial wird oxidiert und geht beim Anlegen einer positiven Schreibspannung Uwrite > Uread in den Ionenleiter I über und dort in Lösung. Die Ionendiffusion kann durch die Dauer, die Amplitude und/oder die Polarität der extern ein- oder aufgeprägten elektrischen Spannung in die Zelle kontrolliert werden. Beim Anlegen einer positiven elektrischen Spannung Uwrite an die hier beschriebene Festkörperelektrolytzelle diffundieren die metallischen Kationen unter dem Einfluss des externen elektrischen Feldes durch den Ionenleiter I in Richtung der Kathode K. Sobald ausreichend viele Metallionen diffundiert sind, kann sich eine niederohmige metallische Brücke zwischen der Anode A und der Kathode K ausbilden, so dass der elektrische Widerstand der Speicherzelle stark absinkt [2].
  • Zur Herstellung einer solchen Speicherzelle werden im Allgemeinen für den Ionenleiter Materialien wie etwa GexSe1-x, GexS1-x, WOx, Cu-S, Cu-Se oder ähnliche chalkogenidhaltigen Verbindungen eingesetzt. Typische reaktive Metallelektrodenmaterialien sind dabei Cu oder insbesondere Ag, Na, Li usw.
  • In der vorliegenden Erfindungsmeldung soll ein Integrationsansatz für eine 1T1R-CBRAM-Architektur vorgestellt werden, der sich insbesondere durch die einfache Prozessführung auszeichnet. Die einzelnen Speicherzellen sind dabei nicht wie im active-in-via-Fall, bei dem das aktive Material nur in Kontaktlöchern vorhanden ist, voneinander geometrisch getrennt, sondern teilen sich eine zusammenhängende Schichten aus Ionenleitermaterial und aktiver Metallelektrode. Dennoch ist jede Einzelzelle individuell über den ihr zugeordneten Auswahltransistor adressierbar.
  • Für ein solches CB-Speicherkonzept wurden bisher lediglich Daten zur Herstellung und Programmierung von Einzelzellen in vertikaler oder – für hochdichte Speicher ungeeigneter – koplanarer Geometrie publiziert. Ziel einer wettbewerbsfähigen, kommerziellen Anwendung als CBRAM muss eine möglichst dichte Integration solcher Zellen zu einem Array mit möglichst einfach beherrschbarer Technologie sein. Für die Anordnung vieler Zellen in einem Speicherarray wurden eine cross-point-Architektur vorgeschlagen [1] sowie eine 1TnR-Anordnung. In beiden Fällen ist jedoch kein Integrationskonzept beschrieben.
  • Bei der vorliegenden Erfindung wird eine Integrationsmöglichkeit vorgeschlagen, mit der man eine CBRAM-Zelle in einen CMOS-Prozessfluss integrieren kann.
  • Die beschriebene Arrayarchitektur zeichnet sich insbesondere durch eine zugrunde liegende einfache Prozessführung beim Herstellen der Einzelzellen aus.
  • Die einzelnen Speicherzellen sind dabei nicht – wie im active-in-via-Fall – voneinander geometrisch getrennt, sondern teilen sich zusammenhängende Schichten aus dem Ionenleitermaterial einerseits und einer aktiven Metallelektrode andererseits. Damit sind weder hoch auflösende Lithographie für die obere Elektrode, noch kostenintensive CMP-Maschinen (CMP chemisch, mechanisches Polieren) für die, aktive Schicht erforderlich. Da die zu ätzenden Strukturen lediglich unkritische Abmessungen besitzen – z. B. das gesamte Zellenfeld, d. h. z. B. auf mm-Skala – kann eventuell auch ein Nassätzschritt eingesetzt werden, so dass auch kein spezielles RIE-Tool benötigt wird.
  • Trotz dieses vereinfachten Aufbaus ist jedoch jede Einzelzelle individuell über den ihr zugeordneten Auswahltransistor eindeutig und ohne "Half-select"-Schwierigkeiten – d.h. ohne übersprechen von Programmierpulsen auf benachbarte Zellen – adressierbar.
  • Ein Kern der vorliegenden Erfindung ist die Verwendung sowohl einer gemeinsamen und unstrukturierten aktiven Schicht als auch einer gemeinsamen Topelektrode für eine Vielzahl von CBRAM-Zellen im Speicherzellenfeld. Dabei werden die obere Elektrode sowie das aktive Material lediglich an geeigneter Stelle oder an geeigneten Stellen – z. B. am Rande des Zellenfeldes – mit unkritischer Auflösung strukturiert, z. B. nasschemisch oder trocken mit einer Maske mit unkritischen Strukturgrößen, z. B. mid-UV, also MUV bei etwa 365 nm.
  • Das Integrationsschema ist detaillierter in den beigefügten Figuren beschrieben. Dabei wird die CBRAM-Speicherzelle in einer Storage-Element-over-BL-Zellarchitektur auf den so genannten CC-Kontakt oder Nodekontakt aufgesetzt, der über einem so genannten CR-Kontakt mit dem jeweiligen Auswahltransistor im Silizium Substrat verbunden ist.
  • Im ersten und nochmals einfacheren der beiden gezeigten Ansätze werden zunächst die z. B. aus Wolfram W bestehenden CC- Plugs lithographisch definiert, geätzt, mit Wolfram W verfüllt und planarisiert.
  • Anschließend wird auf die planare Oberfläche das Ionenleitermaterial, z.B. GexSe1-x oder ein ähnliches geeignetes Chalkogenidglas, abgeschieden. Die planare Abscheidung ist besonders vorteilhaft für die Sputterabscheidung, weil sich dabei die Zusammensetzung der Chalkogenidverbindung viel besser kontrollieren lässt als z.B. in engen Vias mit aggressivem Aspektverhältnis.
  • Anschließend wird die reaktive Elektrode abgeschieden, z. B. wiederum durch Sputtern, sowie die obere Elektrode. Anschließend wird die Plateelektrode durch unkritische Lithographie definiert, z. B. am Rand des Zellenfeldes, und trocken- oder insbesondere auch nasschemisch strukturiert.
  • Bei einem geringfügig abgewandelten Prozessverlauf lässt sich in vorteilhafter Weise auch eine vollständige Einkapselung des aktiven Materials durch eine Diffusionssperre realisieren.
  • Dazu wird vor der Definition der CC-Kontakte ein diffusionshemmendes Material, wie beispielsweise SiN, planar abgeschieden und nach der Kontaktlithographie mitgeätzt. Anschließend werden – völlig analog zum oben beschriebenen Verfahren – die Wolframplugs hergestellt und die aktiven Schichten sowie die Plateelektrode planar abgeschieden und strukturiert. Anschließend kann durch einfache Abscheidung einer weiteren SiN-Schicht das aktive Material mitsamt der Plateelektrode passiviert und gegen Ausdiffusion geschützt werden. Dies gilt insbesondere für die an den Rändern des Zellenfeldes offen liegenden Ätzflanken.
  • Ein wesentlicher Aspekt der beschriebenen Verfahren ist jedoch, dass eine Vielzahl von Zellen nicht geometrisch vonein ander getrennt sondern durchgehend miteinander verbunden in einer aktiven Schicht zusammenhängend sind oder werden und mit einer gemeinsamen Topelektrode, der so genannten Plate PL, elektrisch zusammenhängen.
  • Dennoch sind die Zellen elektrisch jeweils einzeln über ihren Anschluss zum Auswahltransistor ansteuerbar, weil das aktive Material zwischen zwei benachbarten Kontakten nur eine vernachlässigbare Leitfähigkeit aufweist, insbesondere mit einem Widerstand größer als etwa 1011 Ohm.
  • Die Plateline kann beim Betrieb der Zellen im einfachsten Fall auf einem konstanten Potentialniveau gehalten werden, z. B. gemäß 3 zur Pulsansteuerung der Bitleitung BL und der Wortleitung WL, was neben der einfachen Verschaltung auch den Vorzug minimaler wechelseitiger Beeinflussung der jeweiligen Zellen mit sich bringt.
  • In 3 ist eine schematische Abfolge mit einem Schreibpuls, einem Lesepuls, einem Löschpuls und einem weiteren Lesepuls gezeigt. Dabei werden fürs Lesen geringere Pulshöhen verwendet, um den Zustand der Zelle beim Lesen nicht zu stören.
    •
  • Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Figuren erläutert, welche exemplarisch Ausführungsformen der Erfindung zeigen:
  • 1A, 1B illustrieren in schematischer und geschnittener Seitenansicht fundamentale Eigenschaften von Festkörperelektrolytspeicherzellen, wie sie auch erfindungsgemäß vorgesehen sind.
  • 2 zeigt in schematischer Form mittels eines Schaltungsaufbaus eine erfindungsgemäße Halbleiterspeichereinrichtung, bei welcher eine erfindungsgemäße Speicherzellenanordnung einer Mehrzahl Festkörperelektrolytspeicherzellen vorgesehen ist.
  • 3 zeigt zwei Graphen, welche den Verlauf der Bitleitungsspannung bzw. der Wortleitungsspannung als Funktion der Zeit illustrieren.
  • 4 zeigt eine erfindungsgemäße Speicherzellenanordnung in einer erfindungsgemäßen Halbleiterspeichereinrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 5 zeigt in schematischer und geschnittener Seitenansicht eine andere Speicherzellenanordnung einer erfindungsgemäßen Halbleiterspeichereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • Nachfolgend werden strukturell und/oder funktionell ähnliche oder äquivalente Strukturen oder Verfahrensschritte mit denselben Bezugszeichen bezeichnet. Nicht in jedem Fall ihres Auftretens wird eine Detailbeschreibung der strukturellen Elemente oder Verfahrensschritte wiederholt.
  • Die 1A und 1B zeigen in schematischer und geschnittener Seitenansicht eine Festkörperelektrolytspeicherzelle 10, wie sie bei dem vorliegenden erfindungsgemäßen Konzept verwendet wird.
  • Die in den 1A und 1B gezeigte Festkörperelektrolytspeicherzelle 10 besteht aus einer ersten oder unteren Elektrodeneinrichtung BE, die auch als Bottomelektrode BE bezeichnet werden kann, einer zweiten oder oberen Elektrodeneinrichtung TE, die auch als Topelektrode TE bezeichnet werden kann, sowie aus einem dazwischen vorgesehenen Festkörperelektrolytmaterialbereich F aus einem Festkörperelektrolytmaterial als Speichermaterialbereich Sp.
  • Der Festkörperelektrolytmaterialbereich F ist erfindungsgemäß für eine Mehrzahl Festkörperelektrolytspeicherzellen 10 in einer Anordnung 1 materiell zusammenhängend ausgebildet, z.B. in Form einer gemeinsamen Materialschicht F'. Der Festkörperelektrolytmaterialbereich F besteht zum einen aus einer Grundsubstanz, die auch als Ionenleiter I bezeichnet wird, und einer darin vorgesehenen aktivierenden Spezies, z.B. in Form von Metallionen. Es kann sich dabei z.B. um einwertige Silberkationen handeln, die in einem entsprechenden Chalcogenidmaterial als Ionenleiter I vorgesehen sind, z.B. als mit Silber angereicherte Präzipitate.
  • In 1A ist eine Speicherzelle 10 gezeigt, die sich in einem Schreibzustand befindet oder in einem Schreibzustand betrieben wird. Dies wird dadurch erreicht, dass die untere Elektrode BE als Kathode K geschaltet und somit mit einem negativen elektrischen Potenzial beaufschlagt wird und dass die obere Elektrode TE als Anode A geschaltet und somit mit einem positiven elektrischen Potenzial beaufschlagt wird. Dies führt dazu, dass die vorgesehenen Metallionen als aktivierende Spezies in den Festkörperelektrolytmaterialbereich F oder Ionenleiter I hinein diffundieren und sich dort verteilen und somit in Zusammenwirken mit von der Kathode aus eindiffundierenden Elektronen eine leitfähige Brücke bilden.
  • Auf diese Art und Weise wird ein vergleichsweise niederohmiger Zustand mit einer gesteigerten Gesamtleitfähigkeit oder einem abgesenkten Gesamtwiderstand ausgebildet, der als niederohmiger Zustand des Festkörperelektrolytmaterialbereichs F als Speichermaterialbereich Sp mit einem ersten Informationszustand, z.B. einer logischen Eins ("1"), identifiziert werden kann.
  • In der 1B ist ein löschender Zustand für die Festkörperelektrolytspeicherzelle 10 dargestellt, welcher dadurch erreicht wird, dass die untere Elektrode BE als Anode A geschaltet und somit auf ein positives elektrisches Potenzial gebracht wird und dass die obere Elektrode TE als Kathode K geschaltet und somit auf ein negatives elektrisches Potenzial gebracht wird. Dadurch wird erreicht, dass die aktivierende Spezies in Form von Metallionen aus dem Ionenleiter I über die Kathode K, das heißt hier über die obere Elektrode TE, und die Elektronen über die Anode A, das heißt hier über die untere Elektrode BE aus dem Ionenleiter I verdrängt werden.
  • Dadurch ergibt sich ein vergleichsweise hochohmiger Zustand mit einem gesteigerten Gesamtwiderstand und einer abgesenkten Gesamtleitfähigkeit, welcher mit einem zweiten Informationszustand, z.B. einer logischen Null ("0"), identifiziert werden kann.
  • Aus den 1A und 1B ergibt sich darüber hinaus, dass die Festkörperelektrolytspeicherzelle 10 bei dieser bevorzugten Ausführungsform vertikal orientiert ist. Das bedeutet, dass die Abfolge aus erster Elektrodeneinrichtung BE, Ionenleiter I und zweiter Elektrodeneinrichtung TE eine vertikale Abfolge der entsprechenden Materialschichten ist.
  • 2 zeigt in schematischer Form mittels eines Schaltungsaufbaus eine erfindungsgemäße Halbleiterspeichereinrichtung 100, bei welcher eine erfindungsgemäße Speicherzellenanordnung 1 einer Mehrzahl Festkörperelektrolytspeicherzellen 10 vorgesehen ist.
  • Jede der Festkörperelektrolytspeicherzellen 10 weist einen entsprechenden Speichermaterialbereich Sp auf, auf welchen, vermittelt durch die Elektroden BE und TE über einen Auswahltransistor T, schreibend, lesend oder löschend zugegriffen werden kann. Jeder der Auswahltransistoren T ist über seinen Gateanschluss G mit einer Wortleitung WL und einem vom Speichermaterialbereich Sp abgewandten Source-/Drain-Bereich SD mit einer entsprechenden Bitleitung BL verbunden. Der dem Speichermaterialbereich Sp jeweils zugewandte Source-/Drain-Bereich SD des Auswahltransistors T greift dann, vermittelt durch die erste oder untere Elektrodeneinrichtung BE auf den eigentlichen Speichermaterialbereich Sp zu.
  • Die Speichermaterialbereiche Sp der einzelnen Festkörperelektrolytspeicherzellen 10 werden erfindungsgemäß gebildet von einer gemeinsamen Materialschicht F', an welche sich erfindungsgemäß eine gemeinsame Materialschicht TE' für die zweiten oder oberen Elektrodeneinrichtungen TE in Form einer gemeinsamen Plateleitung PL oder Plateleitungsplatte PL anschließt.
  • 3 zeigt in Form zweier Graphen, welche den Verlauf der Bitleitungsspannung bzw. der Wortleitungsspannung als Funktion der Zeit illustrieren, ein entsprechendes Betriebsschema für eine erfindungsgemäße Speicherzellenanordnung 1, bei welcher über die entsprechenden Auswahltransistoren T bestimmte Festkörperelektrolytspeicherzellen 10 der Anordnung 1 angesteuert werden sollen.
  • 4 zeigt in geschnittener Seitenansicht eine erste bevorzugte Ausführungsform der erfindungsgemäßen Speicherzellenanordnung 1, wobei das in den 1A und 1B gezeigte Konzept wiedergegeben ist.
  • Im unteren Bereich der Darstellung der 4 erkennt man in einem Substrat 20 mit einem Oberflächenbereich 20A ausgebildete Zugriffstransistoren T, deren Gateanordnungen G mit den Wortleitungen WL der Speicherzellenanordnung 1 verbunden sind. Vorgesehen sind dabei des Weiteren erste und zweite Source-/Drainbereiche SD1, SD2, wobei der erste Source- /Drainbereich SD1 mit einer hier nicht dargestellten Bitleitung BL verbunden ist, die versetzt in der Zeichenebene verläuft, und wobei der zweite Source-/Drainbereich SD2 jeweils mit einer ersten oder unteren Elektrodeneinrichtung BE in Form eines Plugs oder CC-Plugs verbunden ist. Auch die ersten und zweiten Source-/Drain-Bereiche SD1 und SD2 sind als so genannte Plugs ausgebildet.
  • An die erste oder untere Elektrodeneinrichtung BE schließt sich jeweils eine durchgehende Schicht F' eines Ionenleitermaterials I mit entsprechend aktivierender Spezies in durchgehender Art und Weise an, wodurch sich im Zusammenwirken mit den unteren Elektrodeneinrichtungen BE die jeweiligen lokalen Festkörperelektrolytmaterialbereiche F als Speichermaterialbereiche Sp der einzelnen Festkörperelektrolytspeicherzellen 10 ergeben. Auf der Oberfläche Fa' der Schicht F' des Ionenleitermaterials I liegt direkt die Plateleitung PL als gemeinsame Schicht TE' für die oberen Elektrodeneinrichtungen TE der Gesamtheit oder der Anordnung 1 der Festkörperelektrolytspeicherzellen 10 auf.
  • Die Ausführungsform der 5 entspricht in etwa der Ausführungsform der 4, wobei jedoch zusätzlich unterhalb der gemeinsamen Schicht F' für die Festkörperelektrolytmaterialbereiche F und oberhalb der gemeinsamen Schicht TE' für die oberen Elektrodeneinrichtungen TE der Festkörperelektrolytspeicherzellen 10 so genannten Siliziumnitridliner als Barrierebereiche B1 und B2 gemeinsamer durchgehender Schichten B1' und B2' vorgesehen sind, durch welche mittels Diffusionshemmung eine Einkapselung der Festkörperelektrolytspeicherzellen 10 der Anordnung 1 erfolgt.
  • Zitierte Literatur
    • [1] M. Kozicki et.al., IEEE Si Nanoelectronics Workshop, 2002.
    • [2] R. Symanczyk et. al., „Electrical Characterization of Solid State Ionic Memory Elements", NVMTS, 2003.
    • 1
    erfindungsgemäße Speicherzellenanordnung
    10
    Festkörperelektrolytspeicherzelle
    20
    Substrat, Halbleitermaterialbereich
    20a
    Oberflächenbereich
    100
    erfindungsgemäße Halbleiterspeichereinrichtung
    A
    Anode
    B1
    erster Barrierebereich
    B2
    zweiter Barrierebereich
    B1'
    gemeinsame Schicht für ersten Barrierebereich B1
    B2'
    gemeinsame Schicht für zweiten Barrierebereich B2
    BE
    erste, untere oder Bottomelektrodeneinrichtung
    BEa
    Oberflächenbereich
    BE'
    Material für erste, untere oder Bottomelektrode
    neinrichtung BE
    BEa'
    Oberflächenbereich
    F
    Festkörperelektrolytmaterialbereich
    Fa
    Oberflächenbereich
    F'
    gemeinsame Schicht für Festkörperelektrolytmate
    rialbereich F
    Fa'
    Oberflächenbereich
    G
    Gateelektrode, Gate, Gatebereich
    GOX
    Gateisolationsbereich
    I
    Ionenleiter, Ionenleitermaterial
    K
    Kathode
    PL
    Plateleitung
    PL'
    gemeinsame Schicht für Plateleitung PL
    Sp
    Speichermaterialbereich
    TE
    zweite, obere oder Topelektrodeneinrichtung
    TEa
    Oberflächenbereich
    TE'
    gemeinsame Schicht für erste Elektrodeneinrich
    tung TE
    TEa'
    Oberflächenbereich

Claims (33)

  1. Speicherzellenanordnung (1) einer Mehrzahl Festkörperelektrolytspeicherzellen (10), – bei welcher jede Festkörperelektrolytspeicherzelle (10) mit einer ersten oder unteren Elektrodeneinrichtung (BE), einer zweiten oder oberen Elektrodeneinrichtung (TE) sowie mit einem dazwischen vorgesehenen aktivierten oder aktivierbaren Festkörperelektrolytmaterialbereich (F) als Speichermaterialbereich (Sp) ausgebildet ist, – bei welcher die Gesamtheit der Festkörperelektrolytmaterialbereiche (F) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) materiell zusammenhängend ausgebildet ist und – bei welcher die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen (TE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) materiell zusammenhängend ausgebildet ist.
  2. Speicherzellenanordnung nach Anspruch 1, bei welcher die Gesamtheit der Festkörperelektrolytmaterialbereiche (F) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) als eine gemeinsame Materialschicht (F') ausgebildet ist.
  3. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen (TE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) als eine gemeinsame Materialschicht (TE') ausgebildet ist.
  4. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die erste Elektrodeneinrichtung (BE), der Festkörperelektrolytmaterialbereich (F) und die zweite Elektrodeneinrichtung (TE) einer jeweiligen Festkörperelektrolytspeicherzelle (10) jeweils als vertikal verlaufende Abfolge entsprechender Materialbereiche oder Materialschichten in dieser Reihenfolge ausgebildet ist.
  5. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die erste Elektrodeneinrichtung (BE) einer jeweiligen Festkörperelektrolytspeicherzelle (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils als Anode (A) oder als Kathode (K) ausgebildet ist.
  6. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die zweite Elektrodeneinrichtung (TE) einer jeweiligen Festkörperelektrolytspeicherzelle (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils als Kathode (K) oder als Anode (A) ausgebildet ist.
  7. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die Gesamtheit der zweiten Elektrodeneinrichtungen (TE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) vertikal in einer gemeinsamen Ebene ausgebildet ist.
  8. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die Gesamtheit der Festkörperelektrolytmaterialbereiche (F) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) vertikal in einer gemeinsamen Ebene ausgebildet ist.
  9. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die Gesamtheit der ersten Elektrodeneinrichtung (BE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) vertikal in einer gemeinsamen Ebene ausgebildet ist.
  10. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die erste Elektrodeneinrichtung (BE) einer jeweiligen Festkörperelektrolytspeicherzelle (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet ist, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  11. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher die zweite Elektrodeneinrichtung (TE) einer jeweiligen Festkörperelektrolytspeicherzelle (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet ist, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Silberchalkogeniden, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  12. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher der Festkörperelektrolytmaterialbereich (F) einer jeweiligen Festkörperelektrolytspeicherzelle (10) der Mehr zahl Festkörperelektrolytspeicherzellen (10) jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet ist, die besteht aus WOx, GeSe, GeS, SiSe, SiS, SiGe, SeS, Si-Se-S, Si-Ge-Se, Si-Ge-S, Ge-Se-S, Si-Ge-Se-S und anderen Chalcogenidmaterialien.
  13. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, welche auf oder in einem Halbleitermaterialbereich (20) als Substrat oder auf oder in dessen Oberflächenbereich (20a) ausgebildet ist.
  14. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher jede Festkörperelektrolytspeicherzelle (10) mit einem individuellen Auswahltransistor (T) ausgebildet ist.
  15. Speicherzellenanordnung nach einem der vorangehenden Ansprüche, bei welcher der jeweilige Festkörperelektrolytmaterialbereich (F) jeweils über Diffusionsbarrieren (B1, B2) eingebettet ist.
  16. Speicherzellenanordnung nach Anspruch 15, bei welcher Gesamtheiten einander entsprechender Diffusionsbarrieren (B1, B2) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils als materiell zusammenhängende Bereiche und insbesondere als gemeinsame Schichten (B1', B2') ausgebildet sind.
  17. Halbleiterspeichereinrichtung (100) mit einer Mehrzahl Festkörperelektrolytspeicherzellen (10), – bei welcher die Mehrzahl Festkörperelektrolytspeicherzellen (10) als eine Speicherzellenanordnung (1) nach einem der Ansprüche 1 bis 16 ausgebildet ist, – insbesondere in Kombination mit logischen Schaltungen und Schaltelementen und/oder in Form eines Prozessorchips.
  18. Verfahren zum Herstellen einer Speicherzellenanordnung (1) einer Mehrzahl Festkörperelektrolytspeicherzellen (10), – bei welchem jede Festkörperelektrolytspeicherzelle (10) mit einer ersten oder unteren Elektrodeneinrichtung (BE), einer zweiten oder oberen Elektrodeneinrichtung (TE) und mit einem dazwischen vorgesehenen aktivierten oder aktivierbaren Festkörperelektrolytmaterialbereich (F) sowie als Speichermaterialbereich (Sp) ausgebildet wird, – bei welchem die Gesamtheit der Festkörperelektrolytmaterialbereiche (F) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) materiell zusammenhängend ausgebildet wird und – bei welchem die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen (TE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) materiell zusammenhängend ausgebildet wird.
  19. Verfahren nach Anspruch 18, bei welchem die Gesamtheit der Festkörperelektrolytmaterialbereiche (F) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) als eine gemeinsame Materialschicht (F') ausgebildet wird.
  20. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Gesamtheit der zweiten oder oberen Elektrodeneinrichtungen (TE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) als eine gemeinsame Materialschicht (TE') ausgebildet wird.
  21. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die erste Elektrodeneinrichtung (BE), der Festkörperelektrolytmaterialbereich (F) und die zweite Elektro deneinrichtung (TE) einer jeweiligen Festkörperelektrolytspeicherzelle (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) als vertikal verlaufende Abfolge entsprechender Materialbereiche oder Materialschichten in dieser Reihenfolge ausgebildet wird.
  22. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die erste Elektrodeneinrichtung (BE) einer jeweiligen Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils als Anode (A) oder als Kathode (K) ausgebildet wird.
  23. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die zweite Elektrodeneinrichtung (TE) einer jeweiligen Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils als Kathode (K) oder als Anode (A) ausgebildet wird.
  24. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Gesamtheit der zweiten Elektrodeneinrichtungen (TE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) vertikal in einer gemeinsamen Ebene ausgebildet wird.
  25. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Gesamtheit der Festkörperelektrolytmaterialbereiche (F) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) vertikal in einer gemeinsamen Ebene ausgebildet wird.
  26. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Gesamtheit der ersten Elektrodeneinrichtung (BE) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) vertikal in einer gemeinsamen Ebene ausgebildet wird.
  27. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die erste Elektrodeneinrichtung (BE) einer jeweiligen Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet wird, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  28. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die zweite Elektrodeneinrichtung (BE) einer jeweiligen Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet wird, die besteht aus Polysilizium, Wolfram, Titan, Tantal, Silber, Silberchalkogeniden, Kupfer und Aluminium sowie elektrisch leitfähigen Nitriden, elektrisch leitfähigen Oxiden, elektrisch leitfähigen Legierungen und elektrisch leitfähigen Verbindungen der genannten Materialien.
  29. Verfahren nach einem der vorangehenden Ansprüche, bei welchem der Festkörperelektrolytmaterialbereich (F) einer jeweiligen Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils mit oder aus einem Material oder mit oder aus einer Mehrzahl Materialien aus der Gruppe ausgebildet wird, die besteht aus WOx, GeSe, GeS, SiSe, SiS, SiGe, SeS, Si-Se-S, Si-Ge-Se, Si-Ge-S, Ge-Se-S, Si-Ge-Se-S und anderen Chalcogenidmaterialien.
  30. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Speicherzellenanordnung (1) auf oder in einem Halbleitermaterialbereich (20) als Substrat oder auf oder in dessen Oberflächenbereich (20a) ausgebildet wird.
  31. Verfahren nach einem der vorangehenden Ansprüche, bei welchem jede Festkörperelektrolytspeicherzelle (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) mit einem individuellen Auswahltransistor (T) ausgebildet wird.
  32. Verfahren nach einem der vorangehenden Ansprüche, bei welchem der Festkörperelektrolytmaterialbereich (F) einer jeweiligen Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils über Diffusionsbarrieren (B1, B2) eingebettet wird.
  33. Verfahren nach Anspruch 32, bei welchem Gesamtheiten einander entsprechender Diffusionsbarrieren (B1, B2) für alle Festkörperelektrolytspeicherzellen (10) der Mehrzahl Festkörperelektrolytspeicherzellen (10) jeweils als ein materiell zusammenhängende Bereiche und insbesondere als gemeinsame Schichten (B1', B2') ausgebildet werden.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006038899A1 (de) * 2006-08-02 2008-02-21 Altis Semiconductor Festkörperelektrolyt-Speicherzelle sowie Festkörperelektrolyt-Speicherzellenarray
DE102006048384A1 (de) * 2006-09-28 2008-04-03 Altis Semiconductor Schichtstrukturen mit Chalkogenid-Materialien
DE102007004639A1 (de) * 2006-09-29 2008-04-03 Altis Semiconductor Verfahren zum Herstellen einer Festkörperelektrolyt-Speichervorrichtung sowie Festkörperelektrolyt-Speichervorrichtung
DE102007009876A1 (de) * 2007-02-28 2008-09-11 Qimonda Ag Anordnung von Speicherzellen umfassend Doppel-Gate-Transistoren mit gebogenem Stromfluss, sowie Verfahren zum Betrieb und zur Herstellung derselben
DE102007016066A1 (de) * 2007-04-03 2008-10-09 Qimonda Ag Widerstandsschaltelement
DE102007046956A1 (de) * 2007-09-19 2009-04-02 Altis Semiconductor Snc Integrierte Schaltkreise; Verfahren zum Herstellen eines integrierten Schaltkreises und Speichermodul
DE102007049786A1 (de) * 2007-10-17 2009-04-23 Qimonda Ag Integrierte Schaltung, Speicherzellenarray, Speicherzelle, Verfahren zum Betreiben einer integrierten Schaltung, sowie Verfahren zum Herstellen einer integrierten Schaltung
US7545019B2 (en) 2007-06-07 2009-06-09 Qimonda North America Corp. Integrated circuit including logic portion and memory portion
US7977661B2 (en) 2007-06-07 2011-07-12 Qimonda Ag Memory having shared storage material
US9782263B1 (en) 2016-12-12 2017-10-10 DJP Global, Inc. Glenosphere with flange for augmented fixation and related methods

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7427770B2 (en) 2005-04-22 2008-09-23 Micron Technology, Inc. Memory array for increased bit density
US7709289B2 (en) * 2005-04-22 2010-05-04 Micron Technology, Inc. Memory elements having patterned electrodes and method of forming the same
US7560723B2 (en) 2006-08-29 2009-07-14 Micron Technology, Inc. Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication
US20080247215A1 (en) * 2007-04-03 2008-10-09 Klaus Ufert Resistive switching element
US20090103351A1 (en) * 2007-10-23 2009-04-23 Cay-Uwe Pinnow Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Memory Module
CN110047993B (zh) * 2019-04-29 2023-04-18 中国科学院宁波材料技术与工程研究所 一种忆阻器及其制备方法和应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1261252B (de) * 1965-11-10 1968-02-15 Danfoss As Elektronisches, bistabiles sperrschichtfreies Halbleiterschaltelement und Verfahren zu seiner Herstellung
WO2003071549A1 (en) * 2002-02-19 2003-08-28 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US20040051094A1 (en) * 2002-09-13 2004-03-18 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device allowing shrinking of memory cell
WO2004100266A1 (ja) * 2003-05-09 2004-11-18 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4845533A (en) * 1986-08-22 1989-07-04 Energy Conversion Devices, Inc. Thin film electrical devices with amorphous carbon electrodes and method of making same
US5596522A (en) * 1991-01-18 1997-01-21 Energy Conversion Devices, Inc. Homogeneous compositions of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
US6420725B1 (en) * 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5933365A (en) * 1997-06-19 1999-08-03 Energy Conversion Devices, Inc. Memory element with energy control mechanism
KR100292943B1 (ko) * 1998-03-25 2001-09-17 윤종용 디램장치의제조방법
US6734455B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Inc. Agglomeration elimination for metal sputter deposition of chalcogenides
US6709958B2 (en) * 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
JP3948292B2 (ja) * 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
US6855975B2 (en) * 2002-04-10 2005-02-15 Micron Technology, Inc. Thin film diode integrated with chalcogenide memory cell
US7227170B2 (en) * 2003-03-10 2007-06-05 Energy Conversion Devices, Inc. Multiple bit chalcogenide storage device
KR100504700B1 (ko) * 2003-06-04 2005-08-03 삼성전자주식회사 고집적 상변환 램

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1261252B (de) * 1965-11-10 1968-02-15 Danfoss As Elektronisches, bistabiles sperrschichtfreies Halbleiterschaltelement und Verfahren zu seiner Herstellung
WO2003071549A1 (en) * 2002-02-19 2003-08-28 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US20040051094A1 (en) * 2002-09-13 2004-03-18 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device allowing shrinking of memory cell
WO2004100266A1 (ja) * 2003-05-09 2004-11-18 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法
US20050093043A1 (en) * 2003-05-09 2005-05-05 Matsushita Electric Industrial Co., Ltd. Non-volatile memory and the fabrication method

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7515454B2 (en) 2006-08-02 2009-04-07 Infineon Technologies Ag CBRAM cell and CBRAM array, and method of operating thereof
DE102006038899B4 (de) * 2006-08-02 2012-04-05 Adesto Technology Corp., Inc. Festkörperelektrolyt-Speicherzelle sowie Festkörperelektrolyt-Speicherzellenarray
DE102006038899A1 (de) * 2006-08-02 2008-02-21 Altis Semiconductor Festkörperelektrolyt-Speicherzelle sowie Festkörperelektrolyt-Speicherzellenarray
DE102006048384A1 (de) * 2006-09-28 2008-04-03 Altis Semiconductor Schichtstrukturen mit Chalkogenid-Materialien
US7658773B2 (en) 2006-09-29 2010-02-09 Qimonda Ag Method for fabricating a solid electrolyte memory device and solid electrolyte memory device
DE102007004639B4 (de) * 2006-09-29 2010-04-15 Altis Semiconductor Verfahren zum Herstellen einer Festkörperelektrolyt-Speichervorrichtung sowie Festkörperelektrolyt-Speichervorrichtung
DE102007004639A1 (de) * 2006-09-29 2008-04-03 Altis Semiconductor Verfahren zum Herstellen einer Festkörperelektrolyt-Speichervorrichtung sowie Festkörperelektrolyt-Speichervorrichtung
DE102007009876A1 (de) * 2007-02-28 2008-09-11 Qimonda Ag Anordnung von Speicherzellen umfassend Doppel-Gate-Transistoren mit gebogenem Stromfluss, sowie Verfahren zum Betrieb und zur Herstellung derselben
DE102007016066A1 (de) * 2007-04-03 2008-10-09 Qimonda Ag Widerstandsschaltelement
US7545019B2 (en) 2007-06-07 2009-06-09 Qimonda North America Corp. Integrated circuit including logic portion and memory portion
US7977661B2 (en) 2007-06-07 2011-07-12 Qimonda Ag Memory having shared storage material
DE102007046956A1 (de) * 2007-09-19 2009-04-02 Altis Semiconductor Snc Integrierte Schaltkreise; Verfahren zum Herstellen eines integrierten Schaltkreises und Speichermodul
DE102007049786A1 (de) * 2007-10-17 2009-04-23 Qimonda Ag Integrierte Schaltung, Speicherzellenarray, Speicherzelle, Verfahren zum Betreiben einer integrierten Schaltung, sowie Verfahren zum Herstellen einer integrierten Schaltung
US9782263B1 (en) 2016-12-12 2017-10-10 DJP Global, Inc. Glenosphere with flange for augmented fixation and related methods

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