DE102004063406A1 - Vorrichtung und Verfahren zum Verhindern von Plasmaladungsschäden - Google Patents
Vorrichtung und Verfahren zum Verhindern von Plasmaladungsschäden Download PDFInfo
- Publication number
- DE102004063406A1 DE102004063406A1 DE102004063406A DE102004063406A DE102004063406A1 DE 102004063406 A1 DE102004063406 A1 DE 102004063406A1 DE 102004063406 A DE102004063406 A DE 102004063406A DE 102004063406 A DE102004063406 A DE 102004063406A DE 102004063406 A1 DE102004063406 A1 DE 102004063406A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- charge
- etch stop
- plasma damage
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- 229910000765 intermetallic Inorganic materials 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000014759 maintenance of location Effects 0.000 claims abstract description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 238000000151 deposition Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 44
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 238000004321 preservation Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- AOSZTAHDEDLTLQ-AZKQZHLXSA-N (1S,2S,4R,8S,9S,11S,12R,13S,19S)-6-[(3-chlorophenyl)methyl]-12,19-difluoro-11-hydroxy-8-(2-hydroxyacetyl)-9,13-dimethyl-6-azapentacyclo[10.8.0.02,9.04,8.013,18]icosa-14,17-dien-16-one Chemical compound C([C@@H]1C[C@H]2[C@H]3[C@]([C@]4(C=CC(=O)C=C4[C@@H](F)C3)C)(F)[C@@H](O)C[C@@]2([C@@]1(C1)C(=O)CO)C)N1CC1=CC=CC(Cl)=C1 AOSZTAHDEDLTLQ-AZKQZHLXSA-N 0.000 description 1
- KQZLRWGGWXJPOS-NLFPWZOASA-N 1-[(1R)-1-(2,4-dichlorophenyl)ethyl]-6-[(4S,5R)-4-[(2S)-2-(hydroxymethyl)pyrrolidin-1-yl]-5-methylcyclohexen-1-yl]pyrazolo[3,4-b]pyrazine-3-carbonitrile Chemical compound ClC1=C(C=CC(=C1)Cl)[C@@H](C)N1N=C(C=2C1=NC(=CN=2)C1=CC[C@@H]([C@@H](C1)C)N1[C@@H](CCC1)CO)C#N KQZLRWGGWXJPOS-NLFPWZOASA-N 0.000 description 1
- 229940126657 Compound 17 Drugs 0.000 description 1
- SMNRFWMNPDABKZ-WVALLCKVSA-N [[(2R,3S,4R,5S)-5-(2,6-dioxo-3H-pyridin-3-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [[[(2R,3S,4S,5R,6R)-4-fluoro-3,5-dihydroxy-6-(hydroxymethyl)oxan-2-yl]oxy-hydroxyphosphoryl]oxy-hydroxyphosphoryl] hydrogen phosphate Chemical compound OC[C@H]1O[C@H](OP(O)(=O)OP(O)(=O)OP(O)(=O)OP(O)(=O)OC[C@H]2O[C@H]([C@H](O)[C@@H]2O)C2C=CC(=O)NC2=O)[C@H](O)[C@@H](F)[C@@H]1O SMNRFWMNPDABKZ-WVALLCKVSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229940125877 compound 31 Drugs 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Abstract
Ein Verfahren zum Schutz einer Halbleitervorrichtung gegen Plasmaladungsschäden wird offenbart. Das offenbarte Verfahren weist folgende Schritte auf: Eine Ätzstoppschicht wird auf einem Substrat mit mindestens einer bestimmten Struktur abgelagert, eine vormetallisierte, dielektrische Schicht und eine Ladungserhaltungsschicht werden auf der ganzen Oberfläche der Ätzstoppschicht abgelagert, eine Isolationsschicht wird auf der Oberfläche der sich ergebenden Struktur abgelagert, und eine metallische Verbindung wird auf der Isolationsschicht gebildet.
Description
- Hintergrund der Erfindung Erfindungsgebiet
- Die vorliegende Erfindung betrifft generell eine Halbleiterherstellung und insbesondere eine Vorrichtung und ein Verfahren zum Schutz von Halbleitervorrichtungen gegen Plasmaladungsschäden.
- Weil die Plasmaverwendung eine Richtungsbündelung, niedrige Temperatur und leichte Prozesshandhabung vorsieht, wird das Plasma in typischer Weise bei einem Ätzprozess und einem Ablagerungsprozess zur Herstellung von Halbleitervorrichtungen verwendet. Die Plasmaverwendung ist jedoch auch mit einem erhöhten Schadenpotential aufgrund der Oberflächenladung einer Halbleitervorrichtung verbunden. Diese Oberflächenladung während der Plasmaverarbeitung wird oft als Plasmaladungsschaden bezeichnet. Wenn die Stärke einer Gateoxidschicht ständig abnimmt, um die Vorrichtungsleistung zu verbessern, bekommt der Plasmaladungsschaden großes Gewicht, weil er ernstlich und direkt die elektrischen Eigenschaften der Gateoxidschicht beeinflussen kann. Insbesondere nach der Bildung einer ersten metallischen Verbindung, die das höchste Richtverhältnis unter metallischen Verbindungen aufweist und in Kontakt mit einem Transistor steht, wird die Wahrscheinlichkeit des Auftretens eines Plasmaladungsschadens größer. Die bekannte PMD-Schicht (Pre-Metallic Dielektric; vormetallisierter Nichtleiter) enthält kein Material, das das Auftreten des Plasmaladungsschadens verhindern kann.
- Nach
1 sind eine übliche, eine Nitridschicht11 als Ätzstoppschicht aufweisende PMD-Schicht, eine BPSG-Schicht12 und eine Oxidschicht13 als Abdeckschicht auf einem Substrat mit mindestens einer Struktur angeordnet. Eine metallische Verbindung14 ist auf der PMD-Schicht angeordnet. Ein erstes ILD (Inter-Layer-Dielectric; Zwischenschichtdielektrikum)15 , eine zweite Isolations schicht16 , eine zweite metallische Verbindung17 und ein zweites ILD18 sind aufeinanderfolgend und wiederholt angeordnet. - Die Nitridschicht
11 , die BPS-Schicht12 und die Oxidschicht13 haben jedoch Nachteile, beispielsweise eine schwache Ladungserhaltung, wobei sie unfähig sind, die Halbleitervorrichtung gegen einen Plasmaladungsschäden zu schützen. - Kurzbeschreibung der Zeichnungen
- Die beigefügten Zeichnungen, die der Beschreibung zum besseren Verständnis der Erfindung beigefügt und in dieser Anmeldung eingeschlossen sind und einen Teil der Anmeldung bilden, zeigen Ausführungen der Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung des Prinzips der Erfindung. In den Zeichnungen wird folgendes gezeigt:
-
1 einen Querschnitt, der eine bekannte Struktur zeigt, die durch die Plasmaladungsschäden beeinflusst wird, und -
2a und2b Querschnitte, die Verfahren zum Vermeiden der Plasmaladungsschäden darstellen. - Ausführliche Beschreibung der bevorzugten Ausführung
- Die
2a und2b zeigen Querschnitte, die ein Verfahren zum Vermeiden von Plasmaladungsschäden darstellen. - Nach
2a ist eine Gateoxidschicht22 auf einem Substrat21 aufgewachsen. Dann wird eine Gateelektrode23 auf der Gateoxidschicht22 gebildet. Daraufhin wird eine LDD-Struktur (Lightly Doped Drain; leicht dotierte Drainschicht)25 um die Gateelektrode23 durch einen Ionenimpfantationsprozess gebildet, wobei die Gateelektrode23 und die Gateoxidschicht22 als Maske verwendet werden. Abstandshalter26 werden auf den Seitenflächen der Gateelektroden gebildet. Source- und Drainregionen24 , die die LDD-Struktur25 aufweisen, werden dann um die Gateelektrode23 gebildet. Eine Nitridschicht27 wird dann auf der sich ergebenden Struktur gebildet. Daraufhin wird eine Ladungserhaltungsschicht28 auf der Nitridschicht27 gebildet, um die Verschlechterung der Gateoxidschicht durch Ladungen zu verhindern, die von einer ersten metallischen Verbindung oder einer zweiten metallischen Verbindung induziert werden. Vorzugsweise besteht die Ladungserhaltungsschicht28 aus polykristallinem Silizium. Die Ladungserhaltungsschicht28 wird durch eine Plasmabehandlung oder eine thermische Behandlung gebildet und weist eine Stärke im Bereich von 150-1000Å auf, um die Erhöhung der Verzögerungszeit zu unterdrücken, die durch eine Kapazität erzeugt wird. Nun wird eine BPSG-Schicht29 auf der ganzen Oberfläche der Ladungserhaltungsschicht abgelagert. Eine erste Oxidschicht30 und die erste metallische Verbindung31 , ein erstes ILD32 , eine zweite Oxidschicht33 , die zweite metallische Verbindung34 und ein zweites ILD35 werden aufeinanderfolgend gebildet. Wenn weitere Schichten erforderlich sind, wird der identische, oben beschriebene Prozess aufeinanderfolgend und wiederholt durchgeführt. - Nach
2b wird eine Ladungserhaltungsschicht nach der Ablagerung einer BPSG-Schicht abgelagert. Im Einzelnen wird eine Gateoxidschicht22 auf ein Substrat21 aufgewachsen. Dann wird eine Gateelektrode auf der Oberfläche der Gateoxidschicht22 gebildet. Daraufhin wird eine LDD-Struktur (Light Doped Drain; leicht dotierte Drainschicht)25 um die Gateelektrode23 durch einen Ionenimplantationsprozess gebildet, wobei die Gateelektrode23 und die Gateoxidschicht22 als Maske verwendet werden. Abstandshalter26 werden auf den Seitenflächen der Gateelektroden23 gebildet. Source- und Drainregionen24 , die die LDD-Struktur25 aufweisen, werden dann um die Gateelektroden22 gebildet. Eine Nitridschicht27 wird dann auf der sich ergebenden Struktur gebildet. Dann wird eine BPSG-Schicht29 auf der ganzen Oberfläche der sich ergebenden Struktur gebildet. Die Ladungserhaltungsschicht28 aus polykristallinem Silizium mit demselben Zweck, wie er beschrieben wurde, wird dann auf der BPSG-Schicht29 abgelagert. Daher ist die Vorrichtung zum Vermeiden von Plasmaladungsschäden gemäß der vorliegenden Erfindung folgendermaßen aufgebaut. - Demgemäß sieht die vorliegende Erfindung durch Bildung einer BPSG-Schicht vor oder nach der Ablagerung der Ladungserhaltungsschicht die Verfahren zum Vermeiden von Plasmaladungsschäden vor, die beispielsweise die Verschlechterung der Gateoxidschicht aufgrund der plasmainduzierten Ladung durch metallische Verbindungen auf der Gateelektrode sind. Ferner können die Verfahren gemäß der vorliegenden Erfindung den TDDB (Time Dependent Dielectric Breakdown; zeitabhängiger Niederbruch des Dielektrikums) der Halbleitervorrichtung verbessern und den Leckstrom unterdrücken, wobei die Zuverlässigkleit der Halbleitervorrichtung erhöht wird. Eine Ätzstoppschicht wird auf einem Substrat mit mindestens einer bestimmten Struktur angeordnet. Eine vormetallisierte, dielektrische Schicht und eine Ladungserhaltungsschicht werden auf der ganzen Oberfläche der Ätzstoppschicht angeordnet. Eine Isolierschicht wird auf der Oberfläche der sich ergebenden Struktur angeordnet. Ferner wird eine metallische Verbindung auf der Isolierschicht angeordnet.
- Es wird darauf hingewiesen, dass die Priorität der koreanischen Patentanmeldung mit der Seriennummer 10-2003-01012998, die am 31. Dezember 2003 angemeldet wurde, hier durch Bezugnahme in Anspruch genommen und diese Patentanmeldung in ihrer Ganzheit hier eingeschlossen ist.
- Zwar sind hier bestimmte Verfahren, Apparate und Herstellungsgegenstände beschrieben worden, doch ist der Schutzumfang nicht auf diese beschränkt. Im Gegenteil deckt dieses Patent alle Verfahren, Apparate und Herstellungsgegenstände ab, die deutlich unter den Schutzumfang der beigefügten Ansprüche entweder literarisch oder unter die Doktrin von Äquivalenten fallen.
Claims (9)
- Verfahren zum Vermeiden von Plasmaladungsschäden, gekennzeichnet durch folgende Schritte: – eine Ätzstoppschicht wird auf einem Substrat mit mindestens einer bestimmten Struktur abgelagert, – eine vormetallisierte, dielektrische Schicht und eine Ladungserhaltungsschicht werden auf der ganzen Oberfläche der Ätzstoppschicht abgelagert, – eine Isolationsschicht wird auf der Oberfläche der sich ergebenden Struktur abgelagert, und – eine metallische Verbindung wird auf der Isolierschicht gebildet.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Ätzstoppschicht eine Sliliziumnitridschicht ist.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die vormetallisierte, dielektrische Schicht aus BPSG besteht.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Ladungserhaltungsschicht aus polykristallinem Silizium besteht.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Ladungserhaltungsschicht mit einer Stärke im Bereich von 150-1000Å abgelagert ist.
- Vorrichtung zum Vermeiden von Plasmaladungsschäden, gekennzeichnet durch – eine Ätzstoppschicht auf einem Substrat mit mindestens einer bestimmten Struktur, – eine vormetallisierte, dielektrische Schicht und eine Ladungserhaltungsschicht auf der ganzen Oberfläche der Ätzstoppschicht, – eine Isolationsschicht auf der Oberfläche der sich ergebenden Struktur und – eine metallische Verbindung auf der Isolierschicht.
- Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die vormetallisierte, dielektrische Schicht auf der Ladungserhaltungsschicht angeordnet ist.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die vormetallisierte, dielektrische Schicht unter der Ladungserhaltungsschicht angeordnet ist.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Ladungserhaltungsschicht eine Stärke im Bereich von 150-1000Å aufweist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0101298A KR100540061B1 (ko) | 2003-12-31 | 2003-12-31 | 플라즈마 데미지를 방지하는 방법 |
KR10-2003-0101298 | 2004-12-31 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE102004063406A1 true DE102004063406A1 (de) | 2005-11-10 |
DE102004063406B4 DE102004063406B4 (de) | 2006-07-06 |
DE102004063406B8 DE102004063406B8 (de) | 2006-11-02 |
Family
ID=36641101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004063406A Expired - Fee Related DE102004063406B8 (de) | 2003-12-31 | 2004-12-23 | Vorrichtung und Anordnung zum Verhindern von Plasmaladungsschäden |
Country Status (4)
Country | Link |
---|---|
US (2) | US7247580B2 (de) |
JP (1) | JP2005197741A (de) |
KR (1) | KR100540061B1 (de) |
DE (1) | DE102004063406B8 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130086663A (ko) | 2012-01-26 | 2013-08-05 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0728040B2 (ja) * | 1988-09-20 | 1995-03-29 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
KR970009053B1 (en) * | 1993-12-27 | 1997-06-03 | Hyundai Electronics Ind | Manufacturing method of semiconductor device |
JP3466796B2 (ja) * | 1995-10-24 | 2003-11-17 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPH104092A (ja) * | 1996-06-14 | 1998-01-06 | Nec Corp | 半導体装置の製造方法 |
US5866482A (en) * | 1996-09-27 | 1999-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for masking conducting layers to abate charge damage during plasma etching |
TW384526B (en) * | 1998-07-01 | 2000-03-11 | United Microelectronics Corp | Device structure for preventing the device from damage caused by plasma charging and vertical interference and the manufacturing method |
US6211051B1 (en) * | 1999-04-14 | 2001-04-03 | Lsi Logic Corporation | Reduction of plasma damage at contact etch in MOS integrated circuits |
US6277723B1 (en) * | 1999-10-14 | 2001-08-21 | Taiwan Semiconductor Manufacturing Company | Plasma damage protection cell using floating N/P/N and P/N/P structure |
US6110841A (en) * | 1999-10-14 | 2000-08-29 | United Microelectronics Corp. | Method for avoiding plasma damage |
JP2001308074A (ja) * | 2000-04-26 | 2001-11-02 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP4789421B2 (ja) * | 2003-03-12 | 2011-10-12 | 三星電子株式会社 | フォトン吸収膜を有する半導体素子及びその製造方法 |
US6806096B1 (en) * | 2003-06-18 | 2004-10-19 | Infineon Technologies Ag | Integration scheme for avoiding plasma damage in MRAM technology |
US20050067702A1 (en) * | 2003-09-30 | 2005-03-31 | International Business Machines Corporation | Plasma surface modification and passivation of organo-silicate glass films for improved hardmask adhesion and optimal RIE processing |
-
2003
- 2003-12-31 KR KR10-2003-0101298A patent/KR100540061B1/ko not_active IP Right Cessation
-
2004
- 2004-12-23 DE DE102004063406A patent/DE102004063406B8/de not_active Expired - Fee Related
- 2004-12-30 US US11/027,049 patent/US7247580B2/en not_active Expired - Fee Related
-
2005
- 2005-01-04 JP JP2005000232A patent/JP2005197741A/ja active Pending
-
2007
- 2007-06-07 US US11/759,383 patent/US7332796B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100540061B1 (ko) | 2005-12-29 |
US20060148235A1 (en) | 2006-07-06 |
DE102004063406B8 (de) | 2006-11-02 |
US7247580B2 (en) | 2007-07-24 |
DE102004063406B4 (de) | 2006-07-06 |
KR20050069323A (ko) | 2005-07-05 |
US7332796B2 (en) | 2008-02-19 |
US20070228430A1 (en) | 2007-10-04 |
JP2005197741A (ja) | 2005-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102018202897B4 (de) | Austauschmetallgatestrukturierung für Nanosheet-Vorrichtungen | |
DE102015213529B4 (de) | Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung | |
DE102015210492B4 (de) | Halbleiterstruktur, die einen ferroelektrischen Transistor umfasst, und Verfahren zu ihrer Herstellung | |
DE102006046374B4 (de) | Verfahren zum Reduzieren der Lackvergiftung während des Strukturierens von Siliziumnitridschichten in einem Halbleiterbauelement | |
DE60037528T2 (de) | Verfahren zum erreichen eines dotierungsniveaus im polysilizium für flash-speicherbauelemente | |
DE112011102606B4 (de) | Verfahren zur Herstellung einer Halbleiter-Transistoreinheit | |
DE102013105735A1 (de) | FinFET mit SiGe-Unterschicht in der Source und dem Drain | |
DE112014007160T5 (de) | LTPS TFT mit Dual-Gate-Struktur und Verfahren zur Bildung eines LTPS TFT | |
DE112012007275T5 (de) | Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren dafür | |
DE102019207381A1 (de) | Unterschiedliche untere und obere Abstandshalter für einen Kontakt | |
DE4101130C2 (de) | MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE19919939B4 (de) | Verfahren zur Bildung von elektrisch leitenden Leitungen in integrierten Speicherschaltungen unter Verwendung von selbstjustierenden Silicid-Sperrschichten | |
DE10341062A1 (de) | Gate-Strukturen bei nicht-flüchtigen Speichervorrichtungen mit gekrümmten Seitenwänden, die unter Verwendung von Sauerstoffkanälen ausgebildet sind, und Verfahren zum Ausbilden derselben | |
DE10334427A1 (de) | Verfahren zum Bilden eines Gate-Kontakts in einer Halbleitervorrichtung | |
DE102016124264B4 (de) | Verfahren zur Verwendung beim Bilden einer Halbleitervorrichtung und eine mittels des Verfahrens hergestellte Vorrichtung | |
DE4138057C2 (de) | Halbleitereinrichtung und Verfahren zu deren Herstellung | |
DE112014000641T5 (de) | Halbleitervorrichtung und Verfahren zu dessen Herstellung | |
DE102005022574A1 (de) | Halbleiterspeicherbauelement mit Isolationsgrabenstruktur und zugehöriges Herstellungsverfahren | |
DE102004060442B4 (de) | Verfahren zum Bilden einer Passivierungsschicht eines Halbleiterbauelements und Struktur einer Passivierungsschicht eines Halbleiterbauelements | |
DE102014019413B4 (de) | Herstellungsverfahren für kontrollierte Dotandenprofile in Kanalbereichen von Transistoren | |
DE102004063406B4 (de) | Vorrichtung und Anordnung zum Verhindern von Plasmaladungsschäden | |
DE102011004672B4 (de) | SOI-Halbleiterbauelement mit einer Substratdiode mit reduzierter Metallsilizidleckage | |
DE102014019452A1 (de) | Selbstjustierter Kontakt und Verfahren zu seiner Herstellung | |
DE102021130399A1 (de) | Multi-schwellenspannung für nanosheet | |
DE102005020058B4 (de) | Herstellungsverfahren für ein Halbleiterbauelement mit Gatedielektrika mit unterschiedlichen Blockiereigenschaften |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8181 | Inventor (new situation) |
Inventor name: KIM, JAE HEE, KYONGGI, KR |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: DONGBU ELECTRONICS CO.,LTD., SEOUL/SOUL, KR |
|
8396 | Reprint of erroneous front page | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20140701 |