DE102004056090A1 - Halbleiterbauelement und Verfahren zur Herstellung eines Schichtaufbaus mit Dielektrikum - Google Patents

Halbleiterbauelement und Verfahren zur Herstellung eines Schichtaufbaus mit Dielektrikum Download PDF

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Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Schichtaufbaus mit einer ersten leitfähigen Schicht (30), einer zweiten leitfähigen Schicht (72) und einer zwischenliegenden dielektrischen Schicht (60) sowie auf ein Halbleiterbauelement mit einem derartigen Schichtaufbau. DOLLAR A Erfindungsgemäß wird nach Bereitstellen der ersten leitfähigen Schicht eine erste Wärmebehandlung derselben in einer Atmosphäre eines ersten Gases, das Silizium und Wasserstoff enthält, und eines zweiten Gases durchgeführt, das Stickstoff enthält. Danach wir eine zweite Wärmebehandlung der ersten leitfähigen Schicht in einer Atmosphäre eines dritten Gases durchgeführt, das Stickstoff enthält. Auf die so behandelte erste leitfähige Schicht wird die dielektrische Schicht aufgebracht, auf der die zweite leitfähige Schicht gebildet wird. DOLLAR A Verwendung z. B. als Schichtaufbau für eine Gatestruktur eines Zellentransistors eines nichtflüchtigen Halbleiterspeicherbauelements.

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Schichtaufbaus mit einer ersten und zweiten leitfähigen Schicht und einer zwischenliegenden dielektrischen Schicht sowie auf ein Halbleiterbauelement mit einem derartigen Schichtaufbau.
  • Halbleiterbauelemente finden in elektronischen Systemen breite Anwendung. Vielfach haben elektronische Systeme keine ständige Energieversorgung, z.B. in Fällen, in denen nicht ständig eine Energiequelle verfügbar ist, in denen die Energieversorgung häufig unterbrochen ist und/oder in denen ein niedriger Energieverbrauch gewünscht ist. Soweit in solchen Systemen Halbleiterspeicherbauelemente verwendet werden, werden daher zweckmäßigerweise nichtflüchtige Speicherbauelemente eingesetzt. Beispielhafte Anwendungen umfassen mobile Telekommunikationssysteme, Speicherkarten für Musik- und/oder Bilddaten sowie sogenannte System-auf-Chip(SOC)-Anwendungen, die eine Verarbeitungseinheit und eine Speichereinheit beinhalten.
  • In nichtflüchtigen Speicherbauelementen finden vielfach Zellentransistoren mit einer gestapelten Gatestruktur Verwendung, die über einem Kanalgebiet eines Substrats zwischen Source-/Draingebieten gebildet ist. Die gestapelte Gatestruktur umfasst sequentiell aufeinandergestapelt eine auf dem Kanalgebiet aufgebrachte Gateisolationsschicht, eine floatende, d.h. potentialfreie Gateelektrode, eine dielektrische Gatezwischenschicht und eine Steuergateelektrode. Die floatende Gateelektrode und die Steuergateelektrode sind kapazitiv gekoppelt, um ein Programmieren des floatenden Gates während eines Programmiervorgangs für den Transistor zu ermöglichen. Gleichzeitig befindet sich die floatende Gateelektrode isoliert zwischen der Gateisolationsschicht und der dielektrischen Gatezwischenschicht, um ein Abfließen von Ladung vom floatenden Gate zum Substrat oder zum Steuergate während des Betriebs des Transistors nach dessen Programmierung zu verhindern. Die Begriffe "isolierend" und "leitend" beziehen sich hierbei vorliegend, soweit nichts anderes gesagt, auf die elektrische Isolations- bzw. Leitfähigkeitseigenschaft.
  • Die Gateisolationsschicht wird üblicherweise aus einem Gateoxidmaterial wie SiO2 gebildet. Das auf der Gateisolationsschicht gebildete, floatende Gate beinhaltet ein leitfähiges Material, wie Polysilizium. Die dielektrische Gatezwischenschicht wird auf dem floatenden Gate gebildet, und auf der dielektrischen Gatezwischenschicht wird dann das Steuergate mit einem leitfähigen Material gebildet, wie Polysilizium. Die dielektrische Gatezwischenschicht muss eine ausreichend geringe Dicke haben, um die gewünschte kapazitive Kopplung zwischen dem Steuergate und dem floatenden Gate während der Programmierung des Transistors durch einen entsprechenden Ladungsfluss zu ermöglichen, so dass Ladung im floatenden Gate gespeichert werden kann. Mit geringerer Dicke der dielektrischen Gatezwischenschicht lässt sich zudem die Betriebsgeschwindigkeit des Halbleiterbauelements erhöhen. Andererseits muss die dielektrische Gatezwischenschicht ausreichend dick sein, um das Abwandern von Ladung vom floatenden Gate zum Steuergate während des Transistorbetriebs nach der Programmierung zu verhindern.
  • Die gestapelte Gatestruktur kann im Ersatzschaltbild schematisch auf zwei Kondensatoren reduziert werden, die in Reihe zwischen eine an das Steuergate angelegte Steuerspannung Vc und eine an das Substrat angelegte Substratspannung, z.B. eine Massespannung, eingeschleift sind. Ein erster Kondensator bzw. eine erste Kapazität C1 befindet sich zwischen dem Steuergate und dem floatenden Gate, und ein zweiter Kondensator bzw. eine zweite Kapazität C2 befindet sich zwischen dem floatenden Gate und dem Substrat. Die resultierende Spannung Vf für das floatende Gate ist folglich durch die Beziehung Vf = VcC1/(C1 + C2) bestimmt. Während eines Lade-/Programmiervorgangs wird eine hohe positive Spannung an das Steuergate relativ zum Substrat angelegt. Dadurch wandern Elektronen vom Substrat durch die Gateisolationsschicht hindurch zum floatenden Gate. Das floatende Gate nimmt dann die Anfangsspannung Vf an. Bei hohen Werten für die erste und zweite Kapazität C1, C2 lässt sich die Anfangsspannung Vf des floatenden Gates gut halten. Im Entlade-/Löschbetrieb wird umgekehrt eine negative Spannung an das Steuergate angelegt, während an das Substrat eine positive Spannung angelegt wird. Während des Entladebetriebs werden zuvor im floatenden Gate gespeicherte Elektronen durch die Gateisolationsschicht hindurch zum Substrat zurückgeführt. Die Ladungsmenge im floatenden Gate ändert die Schwellenspannung des Transistors. Auf diese Weise wird während eines Transistorlesebetriebs ein geladener Transistor als ein erster Binärwert interpretiert, z.B. "1" und ein entladener Transistor wird als ein zweiter Binärwert interpretiert, z.B. "0".
  • In nichtflüchtigen Speicherbauelementen dieser Art sind die Eigenschaften der dielektrischen Gatezwischenschicht, die zur Isolierung des floatenden Gates vom Steuergate benutzt wird, von primärer Bedeutung.
  • Die dielektrische Gatezwischenschicht muss in der Lage sein, das Abwandern elektrischer Ladung vom floatenden Gate zum Steuergate zu verhindern. Dies macht eine möglichst dicke dielektrische Gatezwischenschicht wünschenswert. Gleichzeitig soll die dielektrische Gatezwischenschicht jedoch so dünn wie möglich sein, um eine kapazitive Kopplung zwischen dem Steuergate und dem floatenden Gate während des Programmierbetriebs zu ermöglichen. Speicherbauelemente mit floatendem Gate erfordern üblicherweise eine relativ hohe Programmierspannung, um die Lade- und Entladevorgänge auszuführen. Beispielsweise arbeiten gegenwärtige Flash-Speicherzellen mit einem Potentialunterschied von typischerweise 18V zwischen dem Steuergate und dem Substrat während des Programmiermodus. Gegenwärtige elektrisch lösch- und programmierbare Festwertspeicherbauelemente (EEPROM-Bauelemente) erfordern einen Potentialunterschied von ca. 15V. Zur Erzeugung solcher hoher Spannungen für einen Halbleiterchip werden spezielle Pumpschaltungen benutzt, und zum Anlegen der hohen Spannung an entsprechende Anschlüsse des Bauelements werden spezielle Transistoren für hohe Spannung benötigt. Solche Komponenten mit relativ großen Abmessungen verbrauchen wertvolle Chipfläche, was zu einer Steigerung der Herstellungskosten tendiert.
  • Bei einer der bekannten Vorgehensweisen wird die dielektrische Gatezwischenschicht ganz aus SiO2 bzw. einem Oxid gebildet. Wenn jedoch nur ein Oxid allein für das Gatezwischendielektrikum benutzt wird, muss es als Schicht mit einer Dicke von mindestens 15nm gebildet werden, um das Abwandern von Ladungen vom floatenden Gate zum Steuergate zu verhindern und eine Übertragung einer Oberflächenrauhigkeit eines darunterliegenden floatenden Gates aus Polysilizium zum Steuergate zu vermeiden. Eine derartige Schicht benötigt jedoch eine übermäßig hohe Programmierspannung, um die kapazitive Kopplung zwischen Steuergate und floatendem Gate sicherzustellen.
  • Gemäß einer alternativen bekannten Vorgehensweise wird die dielektrische Gatezwischenschicht aus Siliziumnitrid SiN3 bzw. einem Nitrid gebildet. Eine dielektrische Gatezwischenschicht aus Nitrid ergibt eine erhöhte kapazitive Kopplung zwischen Steuergate und floatendem Gate bei gegebener Schichtdicke verglichen mit einer dielektrischen Gatezwischenschicht aus Oxid. Jedoch haftet Nitridmaterial nicht gut am Polysiliziummaterial des Steuergates und des floatenden Gates und ist daher zur alleinigen Verwendung als Material für die dielektrische Gatezwischenschicht wenig geeignet.
  • Es wurde daher bereits als weitere alternative bekannte Vorgehensweise ein Mehrlagenaufbau in Form einer Oxid-Nitrid-Oxid(ONO)-Schichtfolge zur Bildung der dielektrischen Gatezwischenschicht vorgeschlagen. Mit einer solchen ONO-Schicht werden die vorteilhaften kapazitiven Kopplungseffekte der Nitridschicht erreicht, während die obere und die untere Oxidschicht als Pufferschichten einen Übergang zwischen der dielektrischen Nitridschichtlage einerseits und dem Polysilizium-Steuergate bzw. dem floatenden Polysilizium-Gate andererseits bereitstellen. Jedoch ist in dieser Konfiguration aufgrund der Oberflächenrauhigkeit des floatenden Gates, die Höhenunterschiede von typischerweise mindestens ca. 4nm beinhaltet, die untere Oxidschicht, die in Kontakt mit dem floatenden Gate ist, in einer Dicke von mindestens 6nm zu bilden, um die darunterliegende Schichttopologie ausreichend abzudecken. Da die untere Oxidschicht Schichtkonformitätseigenschaften hat, überträgt sich die Topologie der darunterliegenden Oberseite des floatenden Gates zur Oberseite der unteren Oxidschicht. Da die Nitridschicht typischerweise nur ca. 8nm dick ist und ebenfalls Schichtkonformitätseigenschaften hat, überträgt sich die Topologie der darunterliegenden Oberseite der unteren Oxidschicht zur Oberseite der Nitridschicht. Auf der Nitridschicht befindet sich die zweite Oxidschicht mit einer Dicke von typischerweise ca. 6nm. Diese Schichtlage, die auch als Sperroxidschicht bezeichnet wird, verhindert eine Diffusion von Ladun gen zwischen dem floatenden Gate und dem Steuergate. Die resultierende ONO-Struktur besitzt daher typischerweise eine Dicke von ca. 19nm, was dementsprechend das Maß an Reduzierung der Programmierspannung für das Bauelement begrenzt.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens und einer Halbleiterbauelements der eingangs genannten Art zugrunde, mit denen sich die oben angesprochenen Schwierigkeiten des Standes der Technik wenigstens teilweise beheben lassen und die insbesondere die Bildung eines Schichtaufbaus aus zwei elektrisch leitfähigen Schichten und einer zwischenliegenden, elektrisch isolierenden, dielektrischen Schicht vergleichsweise geringer Dicke mit guter kapazitiver Kopplung umfassen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Verfahrens mit den Merkmalen des Anspruchs 1 und eines Halbleiterbauelements mit den Merkmalen des Anspruchs 21.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Erfindungsgemäß wird die erste, untere leitfähige Schicht in einer speziellen Weise behandelt, und/oder es wird eine Oxinitrid-Grenzflächenschicht auf der unteren leitfähigen Schicht vorgesehen, und es kann dann eine dielektrische Schicht relativ geringer Dicke genügen. Die Erfindung lässt sich z.B. zur Erzeugung eines entsprechenden Schichtaufbaus für einen Zellentransistor eines nichtflüchtigen Halbleiterspeichers verwenden, wobei die untere leitfähige Schicht als floatendes Gate, die obere leitfähige Schicht als Steuergate und die zwischenliegende dielektrische Schicht als dielektrische Gatezwischenschicht fungieren. Die erfindungsgemäße dielektrische Gatezwischenschicht stellt auch bei relativ geringer Dicke eine ausreichend hohe ka pazitive Kopplung zwischen dem floatenden Gate und dem Steuergate zur Verfügung. Dies ermöglicht gegenüber herkömmlichen Speicherbauelementen dieser Art geringere Werte für die Programmierspannung, die Löschspannung und die Lesespannung des Transistors, während die Schwellenspannung in einem gewünschten Bereich gehalten wird. Zudem lässt sich durch die Erfindung die Abmessung des betreffenden Transistors und der resultierenden Speicherzelle vergleichsweise gering halten, und die Notwendigkeit für einen Schaltungsbereich für hohe Spannung wird reduziert bzw. vermieden, unter anderem weil durch die verringerte Programmierspannung kein entsprechend aufwendiger Pumpschaltkreis benötigt wird.
  • Durch die Verwendung eines Wärmebehandlungsprozesses bei der Bildung der dünnen dielektrischen Zwischenschicht kann die Oberflächenrauhigkeit der darunterliegenden leitfähigen Schicht, wie eines floatenden Gates, verringert werden, und es kann auf der unteren leitfähigen Schicht eine dünne Siliziumoxinitridschicht erzeugt werden. Auf dieser wird dann eine dielektrische Schichtlage gebildet, die zusammen mit der Siliziumoxinitridschicht als dielektrische Gatezwischenschicht fungieren kann. Die resultierende dünne dielektrische Schicht stellt eine ausgezeichnete Barriere dar, mit der ein Abfließen von Ladung aus der unteren leitfähigen Schicht, wie dem floatenden Gate eines Zellentransistors eines nichtflüchtigen Halbleiterspeicherbauelements, verhindert wird.
    •
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1A bis 1F Querschnittansichten aufeinanderfolgender Stufen eines Verfahrens zur Herstellung eines Schichtaufbaus für eine Gatestruktur eines Halbleiterspeicherbauelements,
  • 2A bis 2C Querschnittansichten eines weiteren Verfahrens zur Herstellung eines Schichtaufbaus für ein Halbleiterbauelement,
  • 3 ein Diagramm zum Vergleich einer Schwellenspannung eines erfindungsgemäß hergestellten Halbleiterbauelements mit derjenigen eines herkömmlich gefertigten Halbleiterbauelements und
  • 4A und 4B Perspektivansichten zur Veranschaulichung einer oberseitigen Oberflächenrauhigkeit für ein herkömmlich hergestelltes floatendes Gate bzw. für ein erfindungsgemäß hergestelltes floatendes Gate.
  • Im folgenden wird der Begriff "auf" im Zusammenhang mit der Lage einer jeweiligen Schicht auf einer anderen Schicht ebenso wie der Begriff "über" allgemein in der Bedeutung verwendet, dass die betreffende Schicht direkt oder aber unter Zwischenfügung einer oder mehrerer anderer Schichten auf der darunterliegenden Schicht angeordnet ist. Die in den Zeichnungen gewählten Abmessungen sind nicht maßstäblich, sondern zu dem Zweck gewählt, die erfindungswesentlichen Merkmale deutlich herauszustellen.
  • Die 1A bis 1F veranschaulichen ein erstes erfindungsgemäßes Verfahren zur Herstellung eines gewünschten Schichtaufbaus für ein Halbleiterbauelement, in diesem Fall einer gestapelten Gatestruktur für einen nichtflüchtigen Halbleiterspeicher. Gemäß 1A wird zunächst eine Gateisolationsschicht 20 mit einer Dicke von z.B. 10nm auf einem Halbleitersubstrat 10 gebildet. Das Halbleitersubstrat 10 kann z.B. ein Siliziummaterial sein, die Gateisolationsschicht kann z.B. SiO2 oder ein anderes Oxidmaterial beinhalten. Auf der Gateisolationsschicht 20 wird eine erste leitfähige Schicht 30 gebildet, z.B. eine Polysiliziumschicht mit ei ner Dicke von 150nm durch chemische Gasphasenabscheidung (CVD). Die Oberseite der ersten leitfähigen Schicht 30 hat zu diesem Zeitpunkt im allgemeinen eine merkliche Oberflächenrauhigkeit je nach dem verwendeten Material und dem verwendeten Depositionsprozess. Für das genannte Beispiel kann die Oberflächenrauhigkeit der ersten leitfähigen Schicht 30 beispielsweise in der Größenordnung von mindestens ca. 4nm Höhendifferenz liegen.
  • Im Verfahrensstadium von 1B wird die resultierende Struktur einer ersten Wärmebehandlung 42 unterzogen, mit der die Oberflächenrauhigkeit der ersten leitfähigen Schicht 30 reduziert wird. Die erste Wärmebehandlung 42 erfolgt durch Verbringen des resultierenden Substrats in eine Ofenkammer und Aufheizen der Ofenkammer auf eine Temperatur zwischen etwa 650°C und etwa 850°C. Die Ofenkammer wird einem Fluss eines ersten Gases mit Silizium und Wasserstoff sowie einem Fluss eines zweiten Gases mit Stickstoff ausgesetzt. Beispielsweise kann es sich beim ersten Gas um Silan (SiH4) und beim zweiten Gas um Ammoniak (NH3) handeln. Das Verhältnis des stickstoffhaltigen zweiten Gases zum ersten Gas, das Silizium und Wasserstoff enthält, liegt vorzugsweise im Bereich zwischen etwa 10:1 und etwa 1000:1. Bei einem Verhältnis von weniger als 10:1, z.B. bei einem Verhältnis von 9:1, kann es zu einer Bildung von Siliziumklumpen im Polysilizium kommen. Das erste Gas, das Silizium und Wasserstoff enthält, kann je nach Bedarf auch andere Siliziumverbindungen enthalten, wie SiH2, Si(CH3)H3, Si3H8 oder Kombinationen hiervon. Das zweite Gas kann z.B. auch N2-Gas sein.
  • In einer vorteilhaften Realisierung erfolgt die erste Wärmebehandlung 42 bei einer Temperatur von ca. 730°C während einer Stunde. Alternative Realisierungen beinhalten für die erste Wärmebehandlung 42 eine Temperatur zwischen 800°C und 850°C für ca. 30 Minuten. Für die O fenkammer werden vorzugsweise Vakuumbedingungen gewählt, z.B. ein Druck von weniger als 0,5Torr, wie ca. 0,3Torr.
  • Durch die erste Wärmebehandlung 42 wird die Oberflächenrauhigkeit der Polysiliziumschicht 30 auf beispielsweise weniger als 3nm verringert. Die Verwendung eines Gases, welches Silizium und Wasserstoff enthält, wie Silan, während der ersten Wärmebehandlung 42 ergibt eine merkliche Verbesserung der Oberflächenrauhigkeit für die untere leitfähige (Polysilizium-)Schicht. Gleichzeitig erlaubt die Verwendung von Silan die Wahl einer relativ niedrigen Prozesstemperatur unterhalb von ca. 800°C und/oder eine relativ geringe Dauer des Wärmebehandlungsprozesses. Die Menge an Silan sollte jedoch begrenzt bleiben, da zu viel Silan zur Bildung unerwünschter Siliziumklumpen in der Polysiliziumschicht führen kann.
  • Der Effekt der Reduzierung der Oberflächenrauhigkeit ist in den Perspektivansichten der 4A und 4B vergleichend veranschaulicht. 4A zeigt die Oberfläche eines in herkömmlicher Weise gebildeten, floatenden Gates, auf das ein Oxidmaterial aufgebracht wird. Wie aus 4A ersichtlich, weist die resultierende Oberseite des floatenden Gates eine relativ große Oberflächenrauhigkeit von z.B. mindestens etwa 4nm auf. 4B zeigt die Oberfläche eines erfindungsgemäß hergestellten floatenden Gates nach der ersten Wärmebehandlung 42. Wie aus 4B ersichtlich, hat die Oberseite des floatenden Gates nach der ersten Wärmebehandlung 42 eine relativ geringe Oberflächenrauhigkeit von z.B. weniger als ca. 3nm.
  • Im Verfahrensstadium der 1C wird die resultierende Struktur einer zweiten Wärmebehandlung 52 unterzogen, wozu das resultierende Substrat in der Ofenkammer einer Temperatur im Bereich von ca. 800°C bis ca. 850°C und einem Fluss eines dritten Gases, das Stickstoff enthält, wie eines N2O- oder NO-Gases, ausgesetzt wird. Die zweite Wärmebe handlung 52 kann z.B. bei einer Temperatur von 800°C bis 850°C für einen Zeitraum von 30 Minuten bis 60 Minuten ausgeführt werden.
  • Durch die zweite Wärmebehandlung wird als Resultat einer Substitution von nicht abgesättigten Bindungen in der darunterliegenden Struktur eine Oxinitridschicht 54 auf der unteren leitfähigen (Polysilizium-)Schicht 30 gebildet. Dabei scheidet sich die Oxinitridschicht 54 auf der Oberseite der Polysiliziumschicht 30 mit der aufgrund der ersten Wärmebehandlung 42 reduzierten Oberflächenrauhigkeit ab. Die Oxinitridschicht 54 kann z.B. ein Siliziumoxinitrid(SiOxNy)-Material in einer Dicke von ca. 1 nm auf der Oberseite der Polysiliziumschicht 30 beinhalten. Sie stellt eine ausgezeichnete Barriere gegen das Abwandern gespeicherter Ladung von der in diesem Beispiel als ein floatendes Gate fungierenden Polysiliziumschicht 30 zu einer oberen leitfähigen Schicht dar, in diesem Fall einem Steuergate. Gleichzeitig ist die Oxinitridschicht 54 typischerweise von sehr geringer Dicke, wie ca. 1 nm oder weniger, und stellt dadurch eine verbesserte kapazitive Kopplung zwischen unterer und oberer leitfähiger Schicht dar, d.h. zwischen einem floatenden Gate und einem Steuergate für einen Zellentransistor eines nichtflüchtigen Halbleiterspeichers. Die verbesserte kapazitive Kopplung erlaubt es dem resultierenden Transistor, mit verringerten Werten der Programmierspannung, Löschspannung und Lesespannung zu arbeiten, während eine vorhersagbare, gewünschte Schwellenspannung beibehalten wird.
  • Im Verfahrensstadium der 1D wird auf der resultierenden Struktur eine dielektrische Schicht 60 mit einer Dicke zwischen ca. 5nm und 10nm gebildet. In einer vorteilhaften Realisierung weist die dielektrische Schicht 60 ein SiO2-Material auf und wird durch ein CVD-Verfahren aufgebracht. Die Oxinitridschicht 54 und die darüberliegende dielektrische Schicht 60 bilden zusammen eine dielektrische Zwischenschicht 66, hier eine dielektrische Gatezwischenschicht, mit einer Gesamtdicke TI von z.B. ca. 6nm bis 10nm. Diese Dicke ist deutlich geringer als bei den her kömmlichen Verfahren, bei denen sie typischerweise größer als 15nm ist.
  • Im Verfahrensstadium der 1E wird auf die dielektrische Zwischenschicht 66 eine zweite leitfähige Schicht 72 aufgebracht, beispielsweise aus Polysilizium mit einer Dicke von ca. 150nm mittels CVD.
  • Im Verfahrensstadium der 1F wird die resultierende Struktur unter Verwendung herkömmlicher Fotolithographieprozesse strukturiert, um ein Gatemuster 80 für einen entsprechenden Transistor zu erzeugen. Dabei wird die erste leitfähige Schicht 30 in ein floatendes Gate eines Zellentransistors für ein nichtflüchtiges Halbleiterspeicherbauelement strukturiert, die zweite leitfähige Schicht 72 in ein zugehöriges Steuergate, die dielektrische Zwischenschicht 66 in die zugehörige dielektrische Gatezwischenschichtstruktur und die Isolationsschicht 20 in eine zugehörige Gateisolationsschicht. Durch eine lonenimplantation von Störstellen werden an den Seiten der Gatestruktur 80 Source-/Draingebiete 90 für den Transistor erzeugt. In herkömmlicher Weise können bei Bedarf laterale Abstandshalter an den Seitenwänden der Gatestruktur 80 gebildet werden.
  • Die 2A bis 2C veranschaulichen selbsterklärend ein zu demjenigen der 1A bis 1E alternatives erfindungsgemäßes Herstellungsverfahren für einen Schichtaufbau, wie gezeigt, wobei für diejenigen Schichten im Beispiel der 2A bis 2C, die solchen des Beispiels der 1A bis 1E entsprechen, d.h. identisch oder funktionell äquivalent sind, mit Ausnahme einer vorangestellten "1" gleiche Bezugszeichen gewählt sind. Insoweit kann auf die obigen Erläuterungen zu den 1A bis 1E verwiesen werden. Im Verfahren der 2A bis 2C wird dann noch eine weitere leitfähige Schichtlage 174 auf die leitende Schichtlage 172 aufgebracht, die sich mit Berührkontakt auf der dielektrischen Schicht 160 befindet. Die beiden leitfähigen Schichtlagen 172, 174 bilden zusammen eine zweilagige obere leitfähige Schicht 170.
  • Im Unterschied zum Ausführungsbeispiel der 1A bis 1E wird im Beispiel der 2A bis 2C die Oxinitridschicht 154 im Stadium der zweiten Wärmebehandlung 152 durch Umwandeln einer zuvor im Verfahrensstadium von 2A bei der ersten Wärmebehandlung 142 gebildeten Schicht 144 erzeugt.
  • 3 veranschaulicht im Diagramm vergleichend die Schwellenspannung für den geladenen und entladenen Zellentransistorzustand eines nichtflüchtigen Halbleiterspeicherbauelements bei erfindungsgemäßer Herstellung nach Art der 1A bis 1E oder der 2A bis 2C einerseits und bei herkömmlicher Herstellung andererseits. Wie oben erläutert, verbessert die dünne dielektrische Gatezwischenschicht der Erfindung die kapazitive Kopplung zwischen floatendem Gate und Steuergate. Dies steigert während eines Lade- oder Entladevorgangs die Menge an transferierten Ladungsträgern verglichen mit herkömmlichen Ausführungsformen. Daher ist die Schwellenspannung für die Speicherzelle im "Ein"-Zustand für den erfindungsgemäßen Fall verglichen mit dem herkömmlichen Fall verringert, und entsprechend ist die Schwellenspannung einer Speicherzelle in "Aus"-Zustand erhöht. Wenn der gleiche Spannungsbetrag zum Laden bzw. Entladen benötigt wird, reicht erfindungsgemäß eine niedrigere Schwellenspannung zum Laden und Entladen der Zelle aus als im Fall der herkömmlichen Speicherzelle.

Claims (38)

  1. Verfahren zur Herstellung eines Schichtaufbaus mit einer ersten leitfähigen Schicht (30), einer zweiten leitfähigen Schicht (66) und einer zwischenliegenden dielektrischen Schicht (60), gekennzeichnet durch die Schrittfolge: – Bereitstellen der ersten leitfähigen Schicht (30), – Durchführen einer ersten Wärmebehandlung (42) der ersten leitfähigen Schicht in einer Atmosphäre eines ersten Gases, das Silizium und Wasserstoff enthält, und eines zweiten Gases, das Stickstoff enthält, – Durchführen einer zweiten Wärmebehandlung (52) der ersten leitfähigen Schicht in einer Atmosphäre eines dritten Gases, das Stickstoff enthält, – Aufbringen der dielektrischen Schicht (60) auf die resultierende Struktur nach der zweiten Wärmebehandlung und – Aufbringen der zweiten leitfähigen Schicht (72) auf die dielektrische Schicht.
  2. Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass die erste leitfähige Schicht (30) ein auf einem Halbleitersubstrat (10) gebildetes floatendes Gate beinhaltet und die zweite leitfähige Schicht (72) ein auf der dielektrischen Schicht (60) gebildetes Steuergate umfasst.
  3. Verfahren nach Anspruch 2, weiter dadurch gekennzeichnet, dass auf dem Halbleitersubstrat (10) vor dem Aufbringen der ersten leitfähigen Schicht (30) eine Gateisolationsschicht (20) gebildet wird, die dielektrische Schicht als dielektrische Gatezwischenschicht dient und zur Bildung einer Gatestruktur auf dem Substrat die Gateisolationsschicht, die erste leitfähige Schicht als eine floatende Gateschicht, die dielektrische Gatezwischenschicht und die zweite leitfähige Schicht als eine Steuergateschicht strukturiert werden.
  4. Verfahren nach Anspruch 3, weiter dadurch gekennzeichnet, dass im Substrat benachbart zur Gatestruktur Source- und Draingebiete (90) gebildet werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die erste Wärmebehandlung bei einer Temperatur im Bereich zwischen etwa 650°C und etwa 850°C, insbesondere zwischen etwa 700°C und etwa 800°C und insbesondere zwischen etwa 700°C und etwa 750°C, durchgeführt wird.
  6. Verfahren nach Anspruch 5, weiter dadurch gekennzeichnet, dass die erste Wärmebehandlung bei einer Temperatur von etwa 730°C für ungefähr eine Stunde durchgeführt wird.
  7. Verfahren nach Anspruch 5, weiter dadurch gekennzeichnet, dass die erste Wärmebehandlung bei einer Temperatur von etwa 800°C bis etwa 850°C für ungefähr 30 Minuten durchgeführt wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7. weiter dadurch gekennzeichnet, dass das erste Gas aus der Gruppe ausgewählt ist, die aus SiH4, SiH2, Si(CH3)H3 und Si3H8 besteht, insbesondere Silan.
  9. Verfahren nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass das zweite Gas aus der Gruppe ausgewählt ist, die aus NH3 und N2 besteht.
  10. Verfahren nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass das dritte Gas Sauerstoff enthält.
  11. Verfahren nach Anspruch 10, weiter dadurch gekennzeichnet, dass das dritte Gas aus der Gruppe ausgewählt ist, die aus N2O und NO besteht.
  12. Verfahren nach einem der Ansprüche 1 bis 11, weiter dadurch gekennzeichnet, dass die erste Wärmebehandlung so gewählt ist, dass die Oberflächenrauhigkeit einer Oberseite der ersten leitfähigen Schicht verringert wird.
  13. Verfahren nach einem der Ansprüche 1 bis 12, weiter dadurch gekennzeichnet, dass durch die zweite Wärmebehandlung eine Oxinitrid-Grenzflächenschicht (54, 154) auf der ersten leitfähigen Schicht gebildet wird.
  14. Verfahren nach Anspruch 13, weiter dadurch gekennzeichnet, dass die Oxinitrid-Grenzflächenschicht ein Siliziumoxinitrid (SiOxNy)-Material beinhaltet.
  15. Verfahren nach Anspruch 13 oder 14, weiter dadurch gekennzeichnet, dass die Oxinitrid-Grenzflächenschicht in einer Dicke von etwa 2nm oder weniger gebildet wird.
  16. Verfahren nach einem der Ansprüche 13 bis 15, weiter dadurch gekennzeichnet, dass die Gesamtdicke der Oxinitrid-Grenzflächenschicht (54, 154) und der dielektrischen Schicht (60, 160) ca. 7nm oder weniger beträgt.
  17. Verfahren nach einem der Ansprüche 1 bis 16, weiter dadurch gekennzeichnet, dass die dielektrische Schicht (60) aus einem Material gebildet wird, das aus der Gruppe ausgewählt wird, die aus Oxid-, Nitrid- und Oxinitrid-Materialien besteht.
  18. Verfahren nach einem der Ansprüche 1 bis 17, weiter dadurch gekennzeichnet, dass die Bildung der dielektrischen Schicht einen Schritt zur Bildung einer ersten dielektrischen Schicht auf der ersten leitfähigen Schicht nach der zweiten Wärmebehandlung und einen Schritt zur Bildung einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht umfasst.
  19. Verfahren nach Anspruch 18, weiter dadurch gekennzeichnet, dass die erste dielektrische Schicht ein Nitridmaterial beinhaltet und die zweite dielektrische Schicht ein Oxidmaterial beinhaltet.
  20. Verfahren nach einem der Ansprüche 1 bis 19, weiter dadurch gekennzeichnet, dass die erste leitfähige Schicht und/oder die zweite leitfähige Schicht ein Polysiliziummaterial beinhalten.
  21. Halbleiterbauelement mit – einem Halbleitersubstrat (10), – einer Isolationsschicht (20), insbesondere einer Gateisolationsschicht, auf dem Substrat, – einer ersten leitfähigen Schicht (30), insbesondere einem floatenden Gate, auf der Isolationsschicht, – einer dielektrischen Zwischenschicht (66) auf der ersten leitfähigen Schicht und – einer zweiten leitfähigen Schicht (72), insbesondere einem Steuergate, auf der dielektrischen Zwischenschicht, dadurch gekennzeichnet, dass – die dielektrische Zwischenschicht eine Oxinitrid-Grenzflächenschicht (54) mit einer Dicke von höchstens etwa 2nm auf der ersten leitfähigen Schicht (30) und eine dielektrische Schicht (60) auf der Oxinitrid-Grenzflächenschicht umfasst.
  22. Halbleiterbauelement nach Anspruch 21, weiter dadurch gekennzeichnet, dass die Dicke der Oxinitrid-Grenzflächenschicht höchstens etwa 1 nm beträgt.
  23. Halbleiterbauelement nach Anspruch 21 oder 22, weiter dadurch gekennzeichnet, dass die dielektrische Schicht aus einem Material gebildet ist, das aus der Gruppe ausgewählt ist, die aus Oxid-, Nitrid- und Oxinitrid-Materialien besteht.
  24. Halbleiterbauelement nach einem der Ansprüche 21 bis 23, weiter dadurch gekennzeichnet, dass die dielektrische Schicht eine erste dielektrische Schichtlage und eine zweite dielektrische Schichtlage auf der ersten dielektrischen Schichtlage umfasst.
  25. Halbleiterbauelement nach Anspruch 24, weiter dadurch gekennzeichnet, dass die erste dielektrische Schichtlage ein Nitridmaterial umfasst und die zweite dielektrische Schichtlage ein Oxidmaterialumfasst.
  26. Halbleiterbauelement nach einem der Ansprüche 21 bis 25, weiter dadurch gekennzeichnet, dass die Oxinitrid-Grenzflächenschicht durch eine erste Wärmebehandlung des floatenden Gates in einer Atmosphäre eines ersten Gases, das Silizium und Wasserstoff enthält, und eines zweiten Gases, das Stickstoff enthält, und eine anschließende zweite Wärmebehandlung des floatenden Gates in einer Atmosphäre eines dritten Gases, das Stickstoff enthält, gebildet ist.
  27. Halbleiterbauelement nach Anspruch 26, weiter dadurch gekennzeichnet, dass die Temperatur der ersten Wärmebehandlung im Bereich zwischen etwa 650°C und etwa 850°C liegt, insbesondere zwischen ca. 700°C und ca. 800°C und insbesondere zwischen etwa 700°C und etwa 750°C.
  28. Halbleiterbauelement nach Anspruch 27, weiter dadurch gekennzeichnet, dass die erste Wärmebehandlung bei einer Temperatur von etwa 730°C während etwa einer Stunde ausgeführt wird.
  29. Halbleiterbauelement nach Anspruch 27, weiter dadurch gekennzeichnet, dass die erste Wärmebehandlung bei einer Temperatur von etwa 800°C für etwa 30 Minuten ausgeführt wird.
  30. Halbleiterbauelement nach einem der Ansprüche 26 bis 29, weiter dadurch gekennzeichnet, dass das erste Gas aus der Gruppe ausgewählt ist, die aus SiH4, SiH2, Si(CH3)H3 und Si3H8 besteht, insbesondere Silan.
  31. Halbleiterbauelement nach einem der Ansprüche 26 bis 30, weiter dadurch gekennzeichnet, dass das zweite Gas aus der Gruppe ausgewählt ist, die aus NH3 und N2 besteht.
  32. Halbleiterbauelement nach einem der Ansprüche 26 bis 31, weiter dadurch gekennzeichnet, dass das dritte Gas zudem Sauerstoff enthält.
  33. Halbleiterbauelement nach Anspruch 32, weiter dadurch gekennzeichnet, dass das dritte Gas aus der Gruppe ausgewählt ist, die aus N2O und NO besteht.
  34. Halbleiterbauelement nach einem der Ansprüche 26 bis 33, weiter dadurch gekennzeichnet, dass die erste Wärmebehandlung so gewählt ist, dass sich die Oberflächenrauhigkeit einer Oberseite des floatenden Gates verringert.
  35. Halbleiterbauelement nach einem der Ansprüche 21 bis 34, weiter dadurch gekennzeichnet, dass die Oxinitrid-Grenzflächenschicht ein Siliziumoxinitrid(SiOxNy)-Material beinhaltet.
  36. Halbleiterbauelement nach einem der Ansprüche 21 bis 35, weiter dadurch gekennzeichnet, dass die Gesamtdicke der Oxinitrid-Grenzflächenschicht und der dielektrischen Schicht höchstens etwa 7nm beträgt.
  37. Halbleiterbauelement nach einem der Ansprüche 21 bis 36, weiter dadurch gekennzeichnet, dass die dielektrische Schicht aus einem Material gebildet ist, das aus der Gruppe ausgewählt ist, die aus Oxid-, Nitrid- und Oxinitrid-Materialien besteht.
  38. Halbleiterbauelement nach einem der Ansprüche 21 bis 37, weiter dadurch gekennzeichnet, dass die erste leitfähige Schicht und/oder die zweite leitfähige Schicht ein Polysiliziummaterial beinhalten.
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