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Hintergrund der Erfindung
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Die
Erfindung betrifft ein Halbleiterspeichersystem gemäß dem Oberbegriff
des Anspruchs 1 und ein Verfahren zur Übertragung von Schreib- und
Lesedatensignalen zwischen den Interfaceschaltungen gemäß dem Oberbegriff
des unabhängigen
Anspruchs 9.
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Ein
derartiges Halbleiterspeichersystem und ein Übertragungsverfahren sind aus
DE 101 59 180 A1 bekannt.
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Bei
mit schnellen Halbleiterspeicherbausteinen bestückten DIMM-Speichermodulen
für Server oder
Arbeitsstationen wurde bislang die Taktwiedergewinnung für ein empfangenes
Datensignal durch das Aussenden eines zusätzlichen Strobesignals, dem
so genannten DQS-Signal erreicht oder durch Aussenden eines Synchronisationsbursts über den Datenbus,
da die Halbleiterspeicherbausteine eine bestimmte Anzahl von Flankenwechseln
in einer bestimmten Zeitdauer benötigen, um den zur Signalsynchronisation
nötigen
Takt wiederzugewinnen. Der Synchronisationsburst stört den Datenverkehr
auf dem Bus, da er mit Lese-Daten oder Schreib-Daten kollidieren
kann, und die Übertragung
des getrennten DQS-Signals ist bei sehr schnellen Datenübertragungsraten
nur schwierig zur Synchronisation einsetzbar.
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Für eine Fehlererkennung
oder Fehlerkorrektur wurde bislang ein separater ECC-Baustein vorgesehen,
mit dessen Hilfe ein Kanalfehler oder ein von einem DRAM-Fehler
herrührender
Datenfehler erfasst und gegebenenfalls korrigiert werden kann. Übliche DIMM-Speichermodule
für Desktop-Personal
Computer ha ben gewöhnlich
aber keine Fehlererkennungs- und Korrekturmöglichkeit. Ein hinzugefügter weiterer
Baustein zur Fehlererkennung und/oder -korrektur, der nicht zum
Speichern von Daten dient, würde
die Kosten eines derartigen Gerätes
unverhältnismäßig verteuern.
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Bei
den erhöhten
Datenübertragungsgeschwindigkeiten
zukünftiger
DRAM-Generationen ist eine differentielle Übertragung der Datensignale
erforderlich, die die Pinzahl auf dem Speichermodul und am Modul
des Speichercontrollers nahezu verdoppeln würde. Da eine derartige Verdopplung
der Pinzahl jedoch nicht möglich
ist (routing, Steckerpinzahl, DRAM Ball-Zahl, MCH Ball-Zahl), wird
mit einer zusätzlichen
Erhöhung
der Übertragungsgeschwindigkeit
gearbeitet. In diesem Fall ist jedoch sowohl eine zuverlässige Symbolsynchronisation
als auch eine Möglichkeit
zur Fehlererkennung und/oder -korrektur unabdingbar.
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US 5,896,404 A beschreibt
einen Speicherbaustein, der in Abhängigkeit von der jeweils gewählten Betriebsart
mit einer Burstlänge
von 8 Byte oder einer Burstlänge
von 9 Byte arbeitet. Die Bits des neunten Bytes, die im Sinne der
vorliegenden Anmeldung als Zusatzbits angesehen werden können, dienen
in einer ECC-Betriebsart als Fehlerprüfbits. Dabei wird allerdings
auch die Adressierung des Speicherarrays im Falle des 9 Byte langen
Bursts beeinflusst, um die Zusatzbits des neunten Bytes ebenfalls im
Speicherarray zu speichern.
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Keine
der hier zitierten Druckschriften regt an, mit den Schreibdaten übertragene
Zusatzbits für eine
Symbolsynchronisation in den Speicherbausteinen oder der Registereinheit
für die
jeweils empfangenen Datensignale einzusetzen.
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Es
ist demnach Aufgabe der Erfindung, ein Halbleiterspeichersystem
der eingangs geschilderten Art und ein Verfahren zur Übertragung
von Schreib- und Lesedatensignalen zwischen Interfaceschaltungen
in einem derartigen Halbleiterspeichersys tem zu ermöglichen,
bei dem ohne eine Erhöhung
der Pinzahl beim Halbleiterspeichermodul und/oder beim Speichercontroller
eine Symbolsynchronisation ohne die Übertragung eines zusätzlichen
Synchronisationsbursts über
den Bus möglich
ist.
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Die
obige Aufgabe wird gemäß einem
ersten Aspekt der Erfindung gelöst
durch ein Halbleiterspeichersystem mit wenigstens einem Speicherbaustein, einer
Speichercontrollereinheit und optional einer Registereinheit, die
jeweils eine Interfaceschaltung aufweisen und mit die Interfaceschaltungen
verbindenden Datenübertragungsleitungen, über die
jeweils in Signalbursts bestimmter Burstlänge Schreib- und Lesedatensignale
zu und von dem Speicherbaustein von und zu der Speichercontrollereinheit
und gegebenenfalls von und zur Registereinheit übertragbar sind, dadurch gekennzeichnet,
dass die Interfaceschaltungen zur Übertragung von die Burstlänge wenigstens
der Schreibdaten erweiternden Zusatzbits zusammen mit wenigstens
jedem n-ten Signalburst und für
eine Symbolsynchronisation der jeweils empfangenen Datensignale
aufgrund der Zusatzbits eingerichtet sind.
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Durch
die erfindungsgemäß vorgeschlagene Erweiterung
der Burstlänge
z. B. auf 20 Bits lassen sich alle oder einige der Zusatzbits als
Synchronisationsmuster nutzen. Damit lässt sich leicht der durch die
erhöhte
Arbeitsgeschwindigkeit des Interfaces entstehende Overhead kompensieren.
Außerdem gibt
es keinen zusätzlichen
Synchronisationsburst, der mit einem Schreib/Lese-Anforderungsburst
kollidieren könnte.
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Ein
wesentlicher Vorteil dieses Konzepts ist, dass mehr Zeit zur Übertragung
von Befehls/Adressinformation pro Burst zur Verfügung steht oder dass in einem
Speichersystem bei dem die CA-Signale von Punkt zu Punkt übertragen
werden (so genanntes P2PCA-System) nun z. B. 20 Bits pro Burst pro Lane
möglich
sind. Dadurch verringert sich die nötige Anzahl der CA Lanes und
die Anzahl der Pins. Bei einem P2P-CA-Bus ist es wichtig, dass innerhalb
eines Bursts eine bestimmte Anzahl an Komman dos übertragen wird. Damit hat die
DQ-Burstlänge
auch einen Einfluss auf den CA-Bus, so dass es die vorgeschlagene
Erweiterung der DQ-Burstlänge
durch die Zusatzbits erlaubt, auch auf dem CA-Bus mehr Information
während
eines Bursts zu übertragen.
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Somit
kann die bei dem erfindungsgemäßen Halbleiterspeichersystem
durch das erfindungsgemäße Verfahren
vorgeschlagene Maßnahme,
die Burstlänge
durch eine Anzahl von Zusatzbits zu erweitern, die als ein Synchronisationsmuster
verwendet werden, eine vereinfachte und ohne die Übertragung
eines DQS-Signals
oder eines zusätzlichen Synchronisationsbursts
auskommende Symbolsynchronisation erreichen.
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Bevorzugt
werden in dem erfindungsgemäßen Halbleiterspeichersystem
die Zusatzbits mit jedem Signalburst übertragen und zwar in stets
gleicher Anzahl.
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Ferner
ist bei dem erfindungsgemäßen Halbleiterspeichersystem
bevorzugt, dass die Zusatzbits eine bestimmte Mindestanzahl von
Flankenwechseln zur Symbolsynchronisation enthalten. Die Zusatzbits können außerdem ein
bestimmtes Synchronisationsmuster bilden, so dass sich diese Information
zur Symbolsynchronisation durch eine Taktdatenwiedergewinnungsschaltung
(CDR-Schaltung) auf dem DRAM-Speicherchip, dem Speichercontrollermodul oder
dem Register verwenden lässt.
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Selbstverständlich kann
die vorgeschlagene Verwendung der Zusatzbits als Synchronisationsbits auch
mit einer Verwendung der Zusatzbits für eine Fehlererkennung und/oder
-korrektur kombiniert werden.
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Die
obigen und weitere Aufgaben und Merkmale der Erfindung werden in
der nachstehenden Beschreibung bezogen auf die beiliegenden Figuren
näher erläutert.
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Kurze Auflistung der Zeichnungsfiguren
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1 zeigt
schematisch ein Halbleiterspeichersystem gemäß der Erfindung mit einem Halbleiterspeichermodul
und einem Speichercontrollermodul;
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2 graphisch
ein Signal-Zeitdiagramm zur Erläuterung
eines bevorzugten Ausführungsbeispiels
eines erfindungsgemäßen Verfahrens
zur Übertragung
von Schreib- und Lesedatensignalen in dem in 1 gezeigten
erfindungsgemäßen Halbleiterspeichersystem,
und
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3 graphisch
ein Signal-Zeitdiagramm eines herkömmlichen Verfahrens zur Übertragung
von Schreib- und
Lesedatensignalen in einem Halbleiterspeichersystem.
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Bevor
nachstehend anhand der 1 und 2 ein bevorzugtes
Ausführungsbeispiel
der Erfindung erläutert
wird, wird zunächst
das ein herkömmliches
Verfahren zur Übertragung
von Schreib- und Lesedatensignalen veranschaulichende Signal-Zeitdiagramm der 3 beschrieben.
Bei diesem Übertragungsverfahren
werden ausgehend von einem in der ersten Zeile A gezeigten Grundtakt
der Frequenz fbl, zum Beispiel in einem
Frequenzbereich fbl = 800–1600 MHz
entsprechend einer Periodendauer PPR_bl von
1250–625
ps und einem in der zweiten Zeile B dargestellten unmittelbar vom
Grundtakt gemäß Zeile
A abgeleiteten Grundtakt der Frequenz 1,5 × fbl,
zum Beispiel in einem Frequenzbereich von 1333–2400 MHz, die einer Periodendauer
von 750–416
ps entsprechen, entweder nach einer "2N"-Regel,
die bedeutet, dass ein CA-Einheitsintervall das Doppelte der Periodendauer
des Grundtakts gemäß der zweiten
Zeile B beträgt,
ein in der dritten Zeile C gezeigter Referenztakt fref mit
der Periodendauer Tper_ref erzeugt oder
alternativ nach einer "4N"-Regel, die bedeutet,
dass das CA-Einheitsintervall
das Vierfache der Periodendauer des in der zweiten Zeile B der 3 gezeigten
Grundtakts beträgt, der
in der fünften
Zeile E dargestellte Referenztakt (4N) fref mit der
Periodendauer Tper_ref erzeugt. Entweder
der Referenztakt fref gemäß Zeile
C oder der Referenztakt gemäß Zeile
E geben jeweils gemäß der "2N"-Regel oder gemäß der "4N"-Regel das jeweils in
den mit D und F bezeichneten Zeilen angegebene CA-Einheitsintervall
Tper_CA an.
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Die
unterste Zeile G veranschaulicht die "normalen" 16 Bits des Datenübertragungsbursts mit der Burstlänge BL =
16, oder bei der 2N-Regel einen Datenübertragungsburst der Burstlänge BL =
8, die in eine Periode Tper_CA jeweils der
CMD-Signale fallen, wie sie jeweils in der vierten Zeile D bzw.
in der sechsten Zeile F der 3 dargestellt
sind.
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Bevorzugtes Ausführungsbeispiel
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Nachstehend
wird anhand der 1 ein bevorzugtes Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichersystems
und anhand der 2 dessen Funktionsweise bzw.
ein bevorzugtes Verfahrensbeispiel gemäß der Erfindung beschrieben.
Auf einem Halbleiterspeichermodul 10, das zum Beispiel
ein DIMM-Speichermodul sein kann, sind beispielhaft vier Speicherbausteine 11, 12, 13, 14 und
optional eine gestrichelt eingezeichnete Registereinheit 15a jeweils
mit Interfaceschaltungen 1, 2, 3, 4 sowie 5a enthalten.
Es ist zu erwähnen,
dass die Registereinheit 15a statt auf dem Halbleiterspeichermodul 10 ebenso
auf einem Speichercontrollermodul 20 sitzen kann und in
letzterem Fall mit 15b bezeichnet ist und die Registereinheit
eine Interfaceschaltung 5b aufweist. Befehls- und Adresssignale
werden vom Speichercontroller 20 über ein CA-Leitungssystem dem
Speichermodul 10 zugesandt. Schreib- und Lesedatensignale
DQ werden vom Speichercontroller 20 an die auf dem Speichermodul 10 sitzenden Speicherbausteine 11–14 und
von diesen Speicherbausteinen 11–14 zum Speichercontrollermodul 20 über ein
DQ-Leitungssystem übertragen.
Ein DQ-Leitungssystem DQ befindet sich auch auf dem Speichermodul 10 für die zu übertragenden
Schreib- und Lesedaten.
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Wie
schon erwähnt,
schlägt
die Erfindung vor, die Interfaceschaltungen 1–4, 5a (alternativ 5b) zur Übertragung
von die Burstlänge
wenigstens der Schreibdaten erweiternden Zusatzbits zusammen mit
wenigstens jedem n-ten Datensignalburst einzurichten. Diese im Ausführungsbeispiel
dem Datensignalburst der Schreib- und Lesedaten hinzugefügten Zusatzbits
können
dazu verwendet werden, eine Symbolsynchronisation in der jeweils
empfangenden Interfaceschaltung auszuführen und/oder eine Fehlererkennung
und/oder -korrektur auszuführen.
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Somit
werden erfindungsgemäß, wenn
wie zuvor anhand der 3 erläutert, die herkömmliche Burstlänge 8 oder
16 Bit beträgt,
zum Beispiel 2 oder 4 Zusatzbits hinzugefügt und damit die Burstlänge auf
10 bzw. 20 erweitert. Selbstverständlich sind statt Burstlängen von
10 oder 20 Bits auch Burstlängen von
zum Beispiel 40 oder 70 usw. möglich,
das heißt im
Allgemeinen Burstlängen
(einschließlich
der Zusatzbits) von 2k + x, worin 2k die Burstlänge ohne Zusatzbits und x die
Anzahl der Zusatzbits angeben. Wie erwähnt, kann die erfindungsgemäße Erweiterung
der Burstlänge
für Schreib-
und Lesedatenbursts auch unterschiedlich gehandhabt werden.
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Die
der gewöhnlichen
Burstlänge
hinzugefügten
Zusatzbits ermöglichen
eine Taktsignalsynchronisation beim Empfang der Datensignale DQ
in den jeweiligen Interfaceschaltungen, wodurch sich eine separate Übertragung
von Synchronisationsbursts erübrigt.
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Ferner
kann die Information, die durch die Zusatzbits angegeben wird, für eine Fehlererkennung
und/oder -korrektur per Lane oder auch per Burst verwendet werden.
Zum Beispiel stehen 32 Bits für
Fehlerkorrekturmaßnahmen
zur Verfügung,
wenn 4 Zusatzbits pro Burst übertragen
werden und insgesamt 160 Bits pro Burst über ein X8-Interface übertragen
werden. Dies ermöglicht
eine sehr effektive Fehlerkorrektur. Sogar zwei zusätzliche
Bits würden
bei diesem Übertragungsverfahren
eine sehr effektive Fehlerkorrektur ermöglichen.
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In 2 erläutert ein
Signal-Zeitdiagramm, das zeigt, wie die durch die Zusatzbits ZB
verlängerte Burstlänge (beispielhaft
BL = 16) in den einzelnen Interfaceschaltungen 1–4, 5a, 5b in 1 prinzipiell
erzeugt wird. Dabei zeigt 2 nur Teile
und nicht die Gesamtheit der Signale von 3.
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Der
in der ersten, mit BI bezeichneten Zeile der 2 dargestellte
Grundtakt ffd (fundamental clock) ist durch
Verdopplung der Frequenz des in Zeile A der 3 gezeigten
Grundtakts erzeugt worden, so dass nun eine Burstlänge BL von
insgesamt 20 Bits mit 4 Zusatzbits z. B. in der doppelten Periode
2 × Tper des in der zweiten Zeile EI dargestellten
Referenztakts für
die "4N"-Regel bzw. in der
Periode Tper des CA-Signals für die "4N"-Regel,
das in der dritten Zeile FI der 2 dargestellt
ist, Platz findet. Diese 20 Bits, des auf diese Weise verlängerten
Bursts sind in der mit GI bezeichneten letzten Zeile der 2 gezeigt.
Wenn man von einem beispielhaften Grundtakt der Frequenz fbl von 800–1600 MHz (Zeile A in 3) ausgeht,
so ist die Taktfrequenz des Grundtakts ffd gemäß Zeile
BI der 2 das Doppelte davon, nämlich 1600–3200 MHz entsprechend einer
Periodendauer Tper_fd von 625–313 ps,
und die Datenübertragungsfrequenz,
die durch den Datensignalburst der Bitlänge BL = 20 erreicht wird,
beträgt
dann 1600–3200
MHz.
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Die
angegebenen Frequenzen bzw. Periodendauern sind nur beispielhaft
und können
nicht als die Erfindung beschränkend
angesehen werden. Ebenfalls ist die Anzahl der Zusatzbits bzw. die
gesamte Bitlänge
BL lediglich beispielhaft.
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- 1–4, 5a,
5b
- Interfaceschaltungen
- 10
- Halbleiterspeichermodul
- 11–14
- Halbleiterspeicherbausteine
- 15a,
15b
- Registereinheiten
- DQ
- Schreib-
und Lesedatensignale
- CA
- Befehls-
und Adresssignale
- fbl, TPER_bl
- Frequenz-
und Periodendauer des Grundtakts (Zeile A)
- 1,5
mal fbl
- das
1,5-fache der Frequenz fbl (Zeile B)
- (2N)
fref, TPER_ref
- Referenztaktfrequenz
und Periodendauer gemäß 2N-Regel
- (2N)
fCA, TPER_CA
- Frequenz-
und Periodendauer des Befehlssignals CMD gemäß 2N-Regeln
- (4N)
fref, TPER_ref
- Frequenz-
und Periodendauer des Referenztakts gemäß 4N-Regel
- (4N)
fCA, TPER_CA
- Frequenz-
und Periodendauer des Befehlssignals CMD gemäß 4N-Regel
- BL
- Burstlänge
- ZB
- Zusatzbits
- ffd = 2fbl
- verdoppelte
Frequenz des Grundtakts