DE10159180A1

DE10159180A1 - Speichervorrichtung und Verfahren zum Speichern und zum Auslesen von Datenströmen

Info

Publication number: DE10159180A1
Application number: DE10159180A
Authority: DE
Inventors: Wolfgang Nikutta
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-11-30
Filing date: 2001-11-30
Publication date: 2003-06-12
Anticipated expiration: 2021-12-01
Also published as: US20030126378A1; US7024578B2; DE10159180B4

Abstract

Die Erfindung schafft ein Verfahren und eine Speichervorrichtung (100) mit mindestens einem Speichermodul (105), einem Speicher-Controller (108) und einem Taktgenerator (109), wobei über einen Datenbus (101) übertragene, aus Datenbursts (110) zusammengesetzte Datenströme (112) mittels einer Steuerung durch ein von dem Taktgenerator (109) erzeugtes Taktsignal (102), einen Befehlsbus (103) und einen Adressbus (104) speicherbar und auslesbar sind, wobei die Speichermodule (105) als ein Speichermodulfeld (106) ausgebildet sind und jeweils einen Synchronisationsanschluss (107) zum Anschluss eines Synchronisationssignals (111) aufweisen, derart, dass eine Synchronisation der Speichermodule (105) untereinander bereitgestellt wird, so dass in den Speichermodulen (105) gespeicherte und aus diesen ausgelesene Datenbursts (110) zu dem Datenstrom (112) kombinierbar sind.

Description

Die vorliegende Erfindung betrifft allgemein Speichervorrichtungen zur Speicherung von Datenströmen, und betrifft insbesondere eine Speichervorrichtung und ein Verfahren zum Speichern und zum Auslesen von Datenströmen in ein und aus einem aus mindestens zwei Speichermodulen gebildeten Speichermodulfeld.
Zur Erhöhung der Rechenleistung heutiger Computersysteme ist es notwendig, neben der Taktfrequenz einer CPU (Central Processing Unit, zentrale Verarbeitungseinheit) auch eine Geschwindigkeit bzw. Bandbreite von Systemkomponenten zu erhöhen. In herkömmlicher Weise werden zur Entwicklung schneller dynamischer Schreib/Lese-Speicher (DRAM, Dynamic Random Access Memories) Halbleitertechnologien verbessert, Taktraten erhöht etc., was sich in der Bezeichnung der Speichersysteme wie beispielsweise PC66, PC100, PC133, PC166, . . . etc. widerspiegelt, oder es werden beispielsweise Datenbusbreiten vergrößert durch die Verwendung von bis zu 32 I/Os bei SGRAMs für Grafikapplikationen.
Weiterhin ist es üblich, zur Verdoppelung einer Datenrate (Double-Data Rate, DDR) beide Taktflanken, d. h. eine ansteigende Taktflanke und eine abfallende Taktflanke des von einem Taktgenerator zum Takten der Speichervorrichtung bereitgestellten Taktsignals zu verwenden. Hierbei besteht das Problem herkömmlicher Speichervorrichtungen darin, dass die eingesetzten DRAMs auf die Frequenz des Taktsignals, bzw. bei DDR-Verfahren auf die doppelte Frequenz des Taktsignals, synchronisiert werden müssen und intern mit der gleichen Frequenz Befehle, Adressen und Datenströme treiben müssen. Dies führt in nachteiliger Weise zu einer hohen Verlustleistung der DRAM-Bausteine und starken parasitären Koppeleinflüssen über Treiberschaltungen, interne Spannungsquellen und Eingangs-Ausgangs-Puffer.
Es ist weiterhin unzweckmäßig, dass bei einem Ansprechen eines Speichermoduls in einem herkömmlichen Speichermodulfeld lediglich ein Speicher aktiv wird. In nachteiliger Weise muss eine Identifikation bzw. eine Kennung oder eine Vordekodierung eines spezifischen, anzusprechenden Speichermoduls bereitgestellt werden.
Zur Verringerung einer Leistungsaufnahme bei Speichervorrichtungen nach dem Stand der Technik wurden bisher die internen Versorgungsspannungen reduziert, da die Leistungsaufnahme des Speicherbausteins proportional zum Quadrat dieser Versorgungsspannungen ist. Weiterhin wurde versucht, eine Reduzierung der I/O-Pegel vorzunehmen bzw. direkt eine zu hohe Verlustleistung durch Verwendung von Kühlkörpern (SGRAM und RAMBUS) abzuführen.
Weiterhin ist es bei Speichervorrichtungen nach dem Stand der Technik nachteilig, dass die intern mit der gleichen Frequenz Befehle, Adressen oder Datenströme treibenden Speichermodule auf hochfrequente Störeinflüsse empfindlich sind.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung mit einem Speichermodulfeld bereitzustellen, in welchem eine interne Taktfrequenz, eine Verlustleistung und ein Einfluss hochfrequenter Störungen einzelner Speichermodule verringert wird und erhöhte Datenraten bei einem Speichern von Datenströmen in das Speichermodulfeld und einem Auslesen von Datenströmen aus dem Speichermodulfeld bereitgestellt werden.
Diese Aufgabe wird erfindungsgemäß durch eine Speichervorrichtung mit den Merkmalen des Patentanspruchs 1 sowie durch das im Patentanspruch 7 angegebene Verfahren gelöst.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein wesentlicher Gedanke der Erfindung besteht darin, mindestens zwei Speichermodule in einem Speichermodulfeld synchronisiert derart zu betreiben, dass ein Synchronisationssignal dafür sorgt, dass spezifische Speichermodule sukzessive angesprochen werden und die aus diesen Speichermodulen ausgelesenen Datenbursts zu einem Datenstrom kombinierbar sind.
Somit ist es ein Vorteil der vorliegenden Erfindung, dass eine hohe Datenrate bei einer Speicherung von Datenbursts in herkömmlichen Speichermodulen bereitgestellt werden kann. Hierbei läuft ein Synchronisationssignal in Form von einzelnen Synchronisationsimpulsen sukzessive durch parallel angeordnete Speichermodule des Speichermodulfelds. In vorteilhafter Weise wird durch die geringe interne Taktfrequenz eine Verlustleistung der einzelnen Speichermodule reduziert, wodurch eine Kühlung entfallen kann.
Innerhalb des Speichermodulfelds treten, da die einzelnen Speichermodule sukzessive und damit mit geringerer Taktrate angesprochen werden, erheblich geringere parasitäre Koppeleffekte ("Noise") als bei herkömmlichen Speichervorrichtungen auf.
Die erreichbaren Datenraten erhöhen sich auch bei einer Verwendung herkömmlicher Speichermodule oder bei einer Verwendung geringfügig modifizierter, herkömmlicher Speichermodule wie SDRAMs und DDRAMs erheblich.
Weiterhin ist es ein Kostenvorteil, dass herkömmliche oder geringfügig modifizierte Speichermodule wie beispielsweise DRAMs in dem erfindungsgemäßen Speichermodulfeld verwendet werden können. Zusätzlich ist es ein erheblicher Kostenvorteil, dass die Speicher - Bauelemente trotz hoher erreichter Datenraten im System mit konventionellen langsamen Datenraten einsetzbar sind.
Das erfindungsgemäße Verfahren zum Speichern und zum Auslesen von Datenströmen in ein und aus einem aus mindestens einem Speichermodul gebildeten Speichermodulfeld weist im Wesentlichen die folgenden Schritte auf:

a) Speichern des mindestens einen aus Datenbursts zusammengesetzten und über einen Datenbus übertragenen Datenstroms mittels einer Steuerung durch ein von dem Taktgenerator erzeugtes Taktsignal, einen Befehlsbus und einen Adressbus in das Speichermodulfeld, wobei aufeinanderfolgende Datenbursts des Datenstroms in aufeinanderfolgenden Speichermodulen des Speichermodulfelds in Abhängigkeit von einem Synchronisationssignal abgelegt werden;
b) Auslesen der in den Speichermodulen des Speichermodulfelds gespeicherten Datenbursts in Abhängigkeit von dem Synchronisationssignal, das den Speichermodulen sukzessive in Form von Synchronisationsimpulsen zugeführt wird;
c) Zusammensetzen bzw. Kombinieren der ausgelesen Datenbursts zu einem Datenstrom, wobei das aus Synchronisationsimpulsen bestehende Synchronisationssignal eine zeitliche Positionierung der jeweiligen Datenbursts in dem Datenstrom bereitstellt; und
d) Ausgeben des zusammengesetzten Datenstroms aus dem Speichermodulfeld über den Datenbus.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung wird das aus den Speichermodulen gebildete Speichermodulfeld als ein synchronisiertes Feld betrieben, in welches die Datenbursts des Datenstroms zeitlich versetzt eingeschrieben bzw. gespeichert werden.
Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das aus den Speichermodulen gebildete Speichermodulfeld als ein synchronisiertes Feld betrieben, aus welchem die Datenbursts des Datenstroms zeitlich versetzt ausgelesen werden, so dass in vorteilhafter Weise ein Datenstrom über den Datenbus ausgegeben werden kann.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird durch das jeweils einem Synchronisationsanschluss der Speichermodule zugeführte Synchronisationssignal eine Synchronisation des Speichermodulfelds mit dem Taktsignal bereitgestellt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das von dem Taktgenerator erzeugte Taktsignal jedem der Speichermodule des Speichermodulfelds parallel zugeführt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird der über den Datenbus übertragene Datenstrom jedem der Speichermodule des Speichermodulfelds parallel zugeführt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden über den Befehlsbus übertragene Befehlsdatenströme jedem der Speichermodule des Speichermodulfelds parallel zugeführt. Weiterhin ist es vorteilhaft, dass in einem sogenannten gemischten Modus ("Mixed Mode") nicht für sämtliche Speichermodule im Speichermodulfeld gleiche Befehlsdatenströme oder Adressdatenströme anliegen müssen.
Wahlweise können innerhalb eines Schreib- bzw. Auslesezyklus des Speichermodulfelds für jedes Speichermodul Befehlsdatenströme und Adressdatenströme modifiziert werden. Beispielsweise ist es möglich, dass das erste Speichermodul mit einem Befehl C1 auf eine Adresse A1 zugreift, während das zweite Speichermodul mit dem Befehl C2 auf eine Adresse A2 anspricht, etc. Somit ist es in einfacher Weise möglich, nur einen spezifisch vorgebbaren Teil der Speichermodule anzusprechen, so dass Unter-Speichermodulfelder (Subarrays) gebildet werden, indem die ausgeblendeten Speichermodule NOP- (No Operation)-Befehle erhalten und somit inaktiv geschaltet werden.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden über den Adressbus übertragene Adressdatenströme jedem der Speichermodule des Speichermodulfelds parallel zugeführt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird ein Speichern von Datenbursts in die Speichermodule des Speichermodulfelds bei einer mehrfachen Datenrate derart durchgeführt, dass pro Taktzyklus des Taktsignals, welches von dem Taktgenerator erzeugt wird, mehrfache Datenbursts in ein Speichermodul gespeichert werden können.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird ein Auslesen von Datenbursts aus den Speichermodulen des Speichermodulfelds bei einer mehrfachen Datenrate derart ausgeführt, dass pro Taktzyklus des Taktsignals, welches von dem Taktgenerator erzeugt wird, mehrfache Datenbursts aus dem Speichermodul ausgelesen werden können, wobei sich in vorteilhafter Weise die ausgelesenen Datenbursts zu einem Datenstrom zusammensetzen lassen, welcher aus dem Speichermodulfeld ausgelesen werden kann.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das Synchronisationssignal aus einzelnen Synchronisationsimpulsen gebildet, die sukzessive und synchronisiert zu dem von dem Taktgenerator bereitgestellten Taktsignal von einem Speichermodul an das jeweils in dem Speichermodulfeld folgende Speichermodul weitergegeben werden.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das aus den einzelnen Synchronisationsimpulsen gebildete Synchronisationssignal sukzessive um eine vorgebbare Anzahl von Taktzyklen des von dem Taktgenerator bereitgestellten Taktsignals von einem Speichermodul an das jeweils in dem Speichermodulfeld folgende Speichermodul weitergegeben. Hierbei muss in vorteilhafter Weise keine Synchronisation mit dem Taktsignal bereitgestellt werden.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das aus den einzelnen Synchronisationsimpulsen gebildete Synchronisationssignal bezüglich des von dem Taktgenerator bereitgestellten Taktsignals innerhalb eines vorgebbaren Synchronisationszeitintervalls bereitgestellt, wobei in vorteilhafter Weise ein Synchronisationsimpuls als ein unkritisches Aktivierungssignal dient, welches innerhalb eines großes Variationsbereiches modifiziert werden kann.
Die erfindungsgemäße Speichervorrichtung zur Speicherung von Datenströmen und zum Auslesen von gespeicherten Datenströmen weist weiterhin auf:

a) mindestens ein Speichermodul, das zu einem Speichermodulfeld zusammengesetzt ist;
b) einen Speicher-Controller;
c) einen Taktgenerator zur Erzeugung eines Taktsignals;
d) einen Befehlsbus zur Übertragung von Befehlsdatenströmen; und
e) einen Adressbus zur Übertragung von Adressdatenströmen,

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
In den Zeichnungen zeigen:
Fig. 1 eine erfindungsgemäße Speichervorrichtung mit einem Speichermodulfeld, welches aus acht Speicherbausteinen gebildet ist;
Fig. 2 ein Zeitverlaufsdiagramm, welches die aufeinander bezogenen Verläufe des Taktsignals, des Adressbusses, des Befehlsbusses, des Synchronisationssignals, und des Datenbusses veranschaulicht;
Fig. 3 zwei Taktperioden des Taktsignals in zeitlichem Bezug zu einem entsprechenden Synchronisationsimpuls;
Fig. 4 ein Zeitablaufsdiagramm für einen Lesezyklus in einer Speichervorrichtung gemäß Fig. 1, wobei Fig. 2 den entsprechenden Schreibzyklus hierzu zeigt;
Fig. 5 ein weiteres Ausführungsbeispiel der erfindungsgemäßen Speichervorrichtung; und
Fig. 6 ein Zeitverlaufsdiagramm für einen Lesezyklus in der in Fig. 5 gezeigten Speichervorrichtung unter Verwendung einer doppelten Datenrate.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
In der in Fig. 1 gezeigten Speichervorrichtung 100 ist ein Speichermodulfeld 106 gezeigt, welches beispielhaft aus acht Speichermodulen 105a-105i-105n besteht. Es sei darauf hingewiesen, dass mehr oder weniger als acht Speichermodule 105 in dem Speichermodulfeld 106 bereitgestellt werden können, wobei i einen Laufindex bezeichnet und 105i+1 ein Speichermodulfeld bezeichnet, welches auf ein Speichermodulfeld 105i folgt, wie in Fig. 1 veranschaulicht.
Erfindungsgemäß sind die einzelnen Speichermodule parallel an einen Befehlsbus 103, einen Adressbus 104 und einen Datenbus 101 angeschlossen. Weiterhin wird sämtlichen Speichermodulen 105a-105n ein Taktsignal 102, welches in einem Taktgenerator 109 erzeugt wird, parallel zugeführt.
Ein Synchronisationssignal 111 wird in Form eines ersten Synchronisationsimpulses 111a einem ersten Synchronisationsanschluss des ersten Speichermoduls 105a zugeführt, woraufhin die darauffolgenden Synchronisationsimpulse 111b-111n - wie eine Kette - sukzessive durch das Speichermodulfeld 106 laufen. Ein Ausgang des jeweils vorangehenden Speichermoduls 105a-105n-1 gibt jeweils einen Synchronisationsimpuls 111a-111n zu dem Synchronisationsanschluss 107b-107n des jeweils folgenden Speichermoduls 105b-105n aus.
Der Speicher-Controller 108 weist eine Einrichtung zur Erzeugung des mindestens einen Synchronisationssignals 111 auf, welches einem ersten 105a der Serie von Speichermodulen 105a-105n zugeführt wird.
Der über den Datenbus 101 zugeführten Datenstrom 112 besteht aus einzelnen Datenbursts 110 vorgebbarer Größe, wie unter Bezugnahme auf Fig. 2 erläutert werden wird. Dieser Datenstrom 112 wird erfindungsgemäß nun derart auf die parallel geschalteten Speichermodule 105a-105n aufgeteilt, dass jeweils einzelne, zeitlich versetzte Datenbursts 110a-110n in dem Datenstrom 112 auf die einzelnen Speichermodule 105a-105n des Speichermodulfelds 106 derart aufgeteilt werden, dass beispielsweise ein erster Datenburst 110a in dem ersten Speichermodul 105a gespeichert wird, ein zweiter Datenburst 110b in dem zweiten Speichermodul 105b gespeichert wird, ein i-ter Datenburst 110i in dem i-ten Speichermodul 105i des Speichermodulfelds 106 gespeichert wird, usw. Zur Steuerung des Auslesens eines gespeicherten Datenstroms 112, bzw. zur Steuerung der Speicherung eines Datenstroms 112 in das Speichermodulfeld 106 dient erfindungsgemäß ein Synchronisationssignal 111, welches durch einzelne Synchronisationsimpulse 111a-111n gebildet ist.
Diese Synchronisationsimpulse 111a-111n sind wiederum untereinander und mit dem Taktsignal 102, welches von dem Taktsignalgenerator 109 erzeugt wird, synchronisiert.
In dem in Fig. 2 gezeigten Beispiel tritt ein Synchronisationsimpuls 111a-111n jeweils an einer positiven, d. h. ansteigenden Taktflanke 102a des Taktsignals 102 auf. Die parallel geschalteten Speichermodule 105a-105n des Speichermodulfelds 106 weisen jeweils einen Synchronisationsanschluss 107a-107n auf. Dem ersten Synchronisationsanschluss 107a wird der erste Synchronisationsimpuls 111a des Synchronisationssignals 111 zugeführt. Fig. 2 veranschaulicht, dass infolge des ersten Synchronisationsimpulses 111a ein erster Datenburst 110a des Datenstroms 112 aus dem ersten Speichermodul 105a gelesen wird. Der zweite Datenburst 105b des Datenstroms 112 wird bei dem Auftreten des zweiten Synchronisationsimpulses 111b aus dem Speichermodul 110b gelesen.
Der so beschriebene Lesebetrieb setzt sich bis zum Auslesen des letzten Datenbursts 110n des Datenstroms 112 aus dem letzten, parallel angeordnetem Speichermodul 105n bei einem Auftreten des letzten Synchronisationsimpulses 111n fort. Durch den zeitlichen Versatz der Synchronisationsimpulse 111a-111n des Synchronisationssignals 111 wird, wie in Fig. 2 unten veranschaulicht, ein Datenstrom 112 bestehend aus den Datenbursts D1a-D8a, bzw. allgemein den Datenbursts 110a-110n zusammengesetzt und über den Datenbus 110 auslesbar.
Die erfindungsgemäße Abfolge der Synchronisationsimpulse 111a-111n, welche nach Maßgabe der einzelnen Datenbursts 110a-110n zeitlich versetzt sind, wird in dem in Fig. 1 gezeigten Ausführungsbeispiel der vorliegenden Erfindung dadurch realisiert, dass dem ersten Speichermodul 105a ein erster Synchronisationsimpuls 111a des Synchronisationssignals 111 zugeführt wird (Sync0), während die weiteren Synchronisationsimpulse 111b-111n sukzessive aus dem jeweils vorangehenden Speichermodul 105a-105n abgeleitet werden. Das heißt, wenn ein spezifischer Datenburst 110i aus dem entsprechenden Speichermodul 105i ausgelesen ist, wird bei einer darauffolgenden ansteigenden Taktflanke 102a des Taktsignals 102 ein Synchronisationssignal 111i+1 erzeugt, welches das darauffolgende Speichermodul 105i+1 zum Auslesen des Datenbursts 110i+1 veranlasst. Auf diese Weise sind die Speichermodule 105a-105n verkettet und ein Datenstrom 112 ist auslesbar, wobei in vorteilhafter Weise zu einem Zeitpunkt jeweils nur ein Speichermodul 105a-105n angesprochen wird, so dass eine Leistungsaufnahme des gesamten Speichermodulfelds 106 reduziert ist.
Weiterhin ist es vorteilhaft, dass die in Fig. 1 veranschaulichte Speichervorrichtung 100 einen Einfluss hochfrequenter und sonstiger Störungen drastisch reduziert, da bei einem Auslesevorgang jeweils nur ein Speichermodul 105a-105n des Speichermodulfelds 106 gleichzeitig aktiv ist, wobei geringe parasitäre Koppeleffekte ("Noise") innerhalb der Speichervorrichtung auftreten.
Außerdem ist erkennbar, dass erheblich erhöhte Datenraten bei einer Verwendung herkömmlicher oder geringfügig modifizierter Speichermodule 105a-105n, wie beispielsweise herkömmlicher DRAMs, SDRAMs oder DDRAMs erreicht werden können. Ein erheblicher Kostenvorteil des erfindungsgemäßen Verfahrens besteht somit darin, dass ein schnelles Speichermodulfeld 106 unter Verwendung herkömmlicher DRAM-Speichermodule bereitgestellt werden kann, was zu einem Kostenvorteil führt.
Es sei darauf hingewiesen, dass, wie auch unter Bezugnahme auf Fig. 2 veranschaulicht, eine Latenzzeit (CAS-Latency = CL, hier CL = 2) bereitgestellt werden kann. In dem in Fig. 2 veranschaulichten Beispiel bedeutet dies, dass nach einem ersten Synchronisationsimpuls 111a zum Auslesen der den Datenstrom 112 bildenden Datenbursts 110a-110n eine "Latenzzeit" von beispielsweise 2 Taktzyklen des Taktsignals 102 vergeht, bis ein erster Datenburst 110a und damit alle weiteren Datenbursts 110b-110n daran anschließend ausgelesen werden.
In einer Ausführungsform läuft ein Taktsignal 102 beispielsweise mit einer Frequenz von 800 MHz und die Datenrate auf dem Datenbus 101 beträgt 800 MB/s. Die sequenziell angesprochenen Speichermodule 105a-105n bzw. DRAMs besitzen jedoch eine Ausleserate von 100 MHz. Durch das sequenzielle Ansprechen der in Fig. 1 veranschaulichten acht Speichermodule 105a-105n wird eine Identifikation eines spezifischen Speichermoduls 105a-105n, beispielsweise eine Chip-ID, wie sie beispielsweise bei dem RAMBUS-Konzept zwingend notwendig ist, nicht benötigt.
Weiterhin ist es vorteilhaft, dass die getriebenen Daten bzw. Datenströme synchron mit einer ansteigenden 102a oder abfallenden Taktflanke 102b des Taktsignals 102 ausgelesen werden, wobei das Taktsignal 102 und der Datenstrom 112 in der gleichen Richtung zu einem in Fig. 1 veranschaulichten Speicher- Controller 108 laufen, wodurch Taktsignal 102 und Datenstrom 112 synchronisiert in dem Speicher-Controller 108 ankommen.
Somit ist es ersichtlich, dass die Synchronisationsimpulse 111a-111n des Synchronisationssignals 111 lediglich als ein zeitlich unkritisches Aktivierungssignal für die einzelnen Speichermodule 105a-105n des Speichermodulfelds 106 bereitgestellt werden müssen.
Fig. 3 zeigt die zeitlichen Vorgaben zur Bereitstellung des Synchronisationssignals 111, wobei in Fig. 3(a) zwei Zyklen bzw. Periodendauern eines Taktsignals 102 mit ansteigenden Taktflanken 102a und abfallenden Taktflanken 102b gezeigt ist. Als zeitlich unkritisch wird nun ein Synchronisationszeitintervall 113 bezüglich beispielsweise ansteigenden Taktflanke 102a des Taktsignals 102 bezeichnet, welches sich aus der Summe der Zeitintervalle t_S und t_H (Setup-Hold) zusammensetzt. Der schraffierte Bereich in Fig. 3(b) entspricht einem Synchronisationssignal-Variationsbereich 114, innerhalb dem ein spezifischer Synchronisationsimpuls 111a-111n zur Aktivierung bzw. zum Ansprechen eines spezifischen Speichermoduls 105a-105n variieren kann.
Es sei darauf hingewiesen, dass der in Fig. 3(b) gezeigte Synchronisationsimpuls 111a-111n auch bei einer negativen Taktflanke 102b auftreten kann.
Fig. 4 zeigt ein Zeitablaufdiagramm, welches den Betriebsmodus eines Speicherns eines Datenstroms 112 in das in Fig. 1 gezeigte Speichermodulfeld 106 veranschaulicht. Analog zu dem in Fig. 2 beschriebenen Lesezyklus wird auch bei dem Schreibzyklus ein sequenzielles Einlesen des aus einzelnen Datenbursts 110a-110n zusammengesetzten Datenstroms 112 in ein in diesem Beispiel aus ebenfalls acht Speichermodulen 105a-105n zusammengesetztes Speichermodulfeld 106 veranschaulicht. Während in dem Befehlsbus 103 der Fig. 2 ein Lesebefehl ausgegeben wurde, wird nun in dem Befehlsbus 103 der Fig. 4 ein Schreibbefehl ausgegeben.
Die Ausgabe des Schreibbefehls und eines Aktivierungs- Synchronisationsimpulses 111a wird durch den Speicher- Controller 108 (Fig. 1) bereitgestellt. Nachdem der erste Datenburst 110a gespeichert ist, folgt eine sukzessive Speicherung der übrigen Datenbursts 111b-111n nach einer Aktivierung der entsprechenden Speichermodule 105b-105n durch die entsprechenden Synchronisationsimpulse 111b-111n. Eine Chip- bzw. Speichermodul-Identifikation wie beispielsweise bei dem RAMBUS-System ist hier wiederum nicht erforderlich. Die Schreibfrequenz der einzelnen Speichermodule 105a-105b beträgt ebenso wie die Lesefrequenz der einzelnen Speichermodule 105a-105n wiederum nur 1/8 der Taktfrequenz des Taktsignals 102.
Die Fig. 5 und 6 zeigen ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung in Form einer Speichervorrichtung 100 (Fig. 5) und eines zugehörigen Zeitablaufdiagramms (Fig. 6). Im Unterschied zu den zuvor gezeigten Ausführungsbeispielen arbeiten die in Fig. 5 gezeigten Speichermodule 105a-105n mit einer doppelten Datenrate (Double-Date Rate = DDR). Die in Fig. 5 gezeigten Speichermodule 105a-105d sind parallel zueinander angeordnet und mit einem Datenbus 101, einem Befehlsbus 103 und einem Adressbus 104 sowie einem von einem Taktsignalgenerator 109 erzeugten Taktsignal 102, wie die Speichermodule 105a-105n der Fig. 1, beaufschlagt, so dass eine detaillierte Beschreibung davon hier weggelassen wird.
Fig. 6 zeigt ein Zeitablaufdiagramm zum Auslesen der vier Speicherbausteine 105a-105d mit einer doppelten Datenrate durch Steuerung der Synchronisationssignale 111a-111d. Es sei darauf hingewiesen, dass das hier gezeigte, aus vier Speichermodulen 105a-105d bestehende Speichermodulfeld 106 nur veranschaulichend ist, d. h. es können mehr oder weniger als vier Speichermodule 105a-105d mit doppelter Datenrate bereitgestellt werden.
Die Vorteile des erfindungsgemäßen Verfahrens zum Speichern und Auslesen von Datenströmen 112 lassen sich für ein Speichermodulfeld 106, welches eine Mindestgröße von zwei Speichermodulen 105 aufweist, realisieren.
Wie in Fig. 6 gezeigt, werden aus dem Speichermodul 105a auf einen ersten Synchronisationsimpuls 111a hin zwei Datenbursts D1a und D1b ausgelesen. Der von dem ersten Speichermodul 105a ausgegebene, zweite Synchronisationsimpuls 111b veranlasst wiederum das zweite Speichermodul 105b zur Ausgabe der beiden darauffolgenden Datenbursts D2a und D2b, worauf die übrigen beiden Speichermodule 105c und 105d in gleicher Weise angesprochen werden, so dass schließlich ein Datenstrom 112 kombiniert ist. Das DDR-Prinzip eines Auslesens mit doppelter Datenrate beruht darauf, dass Datenbursts 110a-110n jeweils bei sowohl einer ansteigenden Taktflanke 102a als auch einer abfallenden Taktflanke 102b des von dem Taktsignalgenerator 109 erzeugten Taktsignals 102 ausgelesen bzw. eingeschrieben werden.
Es sei darauf hingewiesen, dass die Erfindung nicht auf die beiden in Fig. 2 und Fig. 6 gezeigten Verfahren einer einfachen und doppelten Datenrate beschränkt ist, sondern dass eine beliebige Datenrate mit dem erfindungsgemäßen Verfahren verarbeitet werden kann.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte. Bezugszeichenliste 100 Speichervorrichtung
101 Datenbus
102 Taktsignal
102a Ansteigende Taktflanke
102b Abfallende Taktflanke
103 Befehlsbus
104 Adressbus
105, 105a, . . . 105i, 105i+1, . . . 105n Speichermodul (i = Laufindex)
106 Speichermodulfeld
107, 107a-107n Synchronisationsanschluss
108 Speicher-Controller
109 Taktgenerator
110, 110a-110n Datenburst
111 Synchronisationssignal
111a-111n Synchronisationsimpulse
112 Datenstrom
113 Synchronisationszeitintervall
114 Synchronisationssignal-Variationsbereich

Claims

1. Speichervorrichtung (100) mit mindestens einem Speichermodul (105), einem Speicher-Controller (108) und einem Taktgenerator (109), wobei über einen Datenbus (101) übertragene und aus Datenbursts (110) zusammengesetzte Datenströme (112) mittels einer Steuerung durch ein von dem Taktgenerator (109) erzeugtes Taktsignal (102), einen Befehlsbus (103) und einen Adressbus (104) speicherbar und auslesbar sind, dadurch gekennzeichnet, dass die Speichermodule (105) als ein Speichermodulfeld (106) ausgebildet sind und jeweils einen Synchronisationsanschluss (107) zum Anschluss eines Synchronisationssignals (111) aufweisen, derart, dass eine Synchronisation der Speichermodule (105) untereinander bereitgestellt wird, wobei in die Speichermodule (105) gespeicherte und aus diesen ausgelesene Datenbursts (110) zu dem Datenstrom (112) kombinierbar sind.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Speichermodule (105) in dem Speichermodulfeld (106) parallel zueinander angeordnet sind.

3. Speichervorrichtung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, dass der Datenbus (101) parallel an jedem der Speichermodule (105) des Speichermodulfelds (106) anliegt.

4. Speichervorrichtung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, dass der Adressbus (104) parallel an jedem der Speichermodule (105) des Speichermodulfelds (106) anliegt.

5. Speichervorrichtung nach den Ansprüchen 1 und 4, dadurch gekennzeichnet, dass der Befehlsbus (103) parallel an jedem der Speichermodule (105) des Speichermodulfelds (106) anliegt.

6. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Speicher-Controller (108) eine Einrichtung zur Erzeugung des mindestens einen Synchronisationssignals (111) aufweist.

7. Verfahren zum Speichern und zum Auslesen von Datenströmen (112) in ein und aus einem aus mindestens einem Speichermodul (105) gebildeten Speichermodulfeld (106), mit den Schritten:

a) Speichern des mindestens einen aus Datenbursts (110) zusammengesetzten und über einen Datenbus (101) übertragenen Datenstroms (112) mittels einer Steuerung durch ein von dem Taktgenerator (109) erzeugtes Taktsignal (102), einen Befehlsbus (103) und einen Adressbus (104) in das Speichermodulfeld (106), wobei aufeinanderfolgende Datenbursts (110) des Datenstroms (112) in aufeinanderfolgenden Speichermodulen (105) des Speichermodulfelds (106) in Abhängigkeit von einem Synchronisationssignal (111) abgelegt werden;

b) Auslesen der in den Speichermodulen (105) des Speichermodulfelds (106) gespeicherten Datenbursts (110) in Abhängigkeit von dem Synchronisationssignal (111), das den Speichermodulen (105) sukzessive zugeführt wird;

c) Zusammensetzen der ausgelesenen Datenbursts (110) zu einem Datenstrom (112), wobei das Synchronisationssignal (111) eine zeitliche Positionierung der jeweiligen Datenbursts (110) in dem Datenstrom (112) bereitstellt; und

d) Ausgeben des zusammengesetzten Datenstroms (112) aus dem Speichermodulfeld (106) über den Datenbus (101).

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das aus den Speichermodulen (105) gebildete Speichermodulfeld (106) als ein synchronisiertes Feld betrieben wird, in welches die Datenbursts (110) des Datenstroms (112) zeitliche versetzt eingeschrieben werden.

9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das aus den Speichermodulen (105) gebildete Speichermodulfeld (106) als ein synchronisiertes Feld betrieben wird, aus welchem die Datenbursts (110) des Datenstroms (112) zeitliche versetzt ausgelesen werden.

10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass durch das jeweils einem Synchronisationsanschluss (107) der Speichermodule (105) zugeführte Synchronisationssignal (111) eine Synchronisation des Speichermodulfelds (106) mit dem Taktsignal (102) bereitgestellt wird.

11. Verfahren nach einem oder beiden der Ansprüche 7 und 8, dadurch gekennzeichnet, dass das von dem Taktgenerator (109) erzeugte Taktsignal (102) jedem der Speichermodule (105) des Speichermodulfelds (106) parallel zugeführt wird.

12. Verfahren nach einem oder beiden der Ansprüche 7 und 8, dadurch gekennzeichnet, dass der über den Datenbus (101) übertragene Datenstrom (112) jedem der Speichermodule (105) des Speichermodulfelds (106) parallel zugeführt wird.

13. Verfahren nach einem oder beiden der Ansprüche 7 und 8, dadurch gekennzeichnet, dass über den Befehlsbus (103) übertragene Befehlsdatenströme jedem der Speichermodule (105) des Speichermodulfelds (106) parallel zugeführt werden.

14. Verfahren nach einem oder beiden der Ansprüche 7 und 8, dadurch gekennzeichnet, dass über den Adressbus (104) übertragene Adressdatenströme jedem der Speichermodule (105) des Speichermodulfelds (106) parallel zugeführt werden.

15. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass ein Speichern von Datenbursts (110) in die Speichermodule (105) bei einer mehrfachen Datenrate derart durchgeführt wird, dass pro Taktzyklus des Taktsignals (102) mehrfache Datenbursts (110) in ein Speichermodul (105) gespeichert werden.

16. Verfahren nach Anspruch 7 und 15, dadurch gekennzeichnet, dass ein Auslesen von Datenbursts (110) aus den Speichermodulen (105) bei einer mehrfachen Datenrate derart durchgeführt wird, dass pro Taktzyklus des Taktsignals (102) mehrfache Datenbursts (110) aus einem Speichermodul (105) ausgelesen werden.

17. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Synchronisationssignal (111) aus einzelnen Synchronisationsimpulsen (111a-111n) gebildet wird, die sukzessive und synchronisiert zu dem von dem Taktgenerator (109) bereitgestellten Taktsignal (102) von einem Speichermodul (105i) an das jeweils in dem Speichermodulfeld (106) folgende Speichermodul (105i+1) weitergegeben werden.

18. Verfahren nach Anspruch 7 und 18, dadurch gekennzeichnet, dass das aus den einzelnen Synchronisationsimpulsen (111a-111n) gebildete Synchronisationssignal (111) sukzessive um eine vorgebbare Anzahl von Taktzyklen des von dem Taktgenerator (109) bereitgestellten Taktsignals (102) von einem Speichermodul (105i) an das jeweils in dem Speichermodulfeld (106) folgende Speichermodul (105i+1) weitergegeben wird.

19. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das aus den einzelnen Synchronisationsimpulsen (111a-111n) gebildete Synchronisationssignal (111) bezüglich des von dem Taktgenerator (109) erzeugten Taktsignals (102) innerhalb eines vorgebbaren Synchronisationszeitintervalls (113) bereitgestellt wird.