DE102004050641A1

DE102004050641A1 - Charge-trapping-Speicherzelle

Info

Publication number: DE102004050641A1
Application number: DE102004050641A
Authority: DE
Inventors: Martin Dr. Verhoeven
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-09-29
Filing date: 2004-10-18
Publication date: 2006-04-06
Anticipated expiration: 2024-10-19
Also published as: US20060067122A1; DE102004050641B4

Abstract

Das Kanalgebiet (C) ist bezüglich der Source- und Draingebiete (S, D) geringfügig erhöht, um in der Halbleiteroberfläche Stufen auszubilden, die von einer dielektrischen Speicherschichtfolge bedeckt sind, die für Ladungseinfang vorgesehen ist, wobei die Speicherschichtfolge eine untere Begrenzungsschicht (2), eine Speicherschicht (3) und eine obere Begrenzungsschicht (4) umfasst. Von Source nach Drain beschleunigte Elektronen bewegen sich mit größerer Wahrscheinlichkeit auf einer geraden Bahn, auf der sie die untere Begrenzungsschicht passieren und in der Speicherschicht gefangen werden. Diese Speicherzelle soll die Geschwindigkeit von Schreibvorgängen erhöhen.

Description

Die vorliegende Erfindung betrifft Charge-trapping-Speicherzellen, insbesondere Speicherzellen vom SONOS- oder NROM-Typ.

Nichtflüchtige Speicherzellen, die elektrisch programmiert und gelöscht werden können, können als ladungsfangende Speicherzellen, im Folgenden als Chargetrapping-Speicherzellen bezeichnet, realisiert werden, die eine Speicherschichtfolge aus dielektrischen Materialien umfassen mit einer Speicherschicht zwischen Begrenzungsschichten aus dielektrischem Material, das eine größere Energiebandlücke als die Speicherschicht aufweist. Diese Speicherschichtfolge ist zwischen einem Kanalgebiet innerhalb einer Halbleiterschicht oder eines Halbleitersubstrats und einer Gateelektrode angeordnet, die dafür vorgesehen ist, den Kanal mit Hilfe einer angelegten elektrischen Spannung zu steuern. Das Programmieren der Zelle erfolgt durch die Beschleunigung von Ladungsträgern, insbesondere Elektronen, in dem Kanalgebiet, um Ladungsträger mit einer ausreichenden kinetischen Energie zu erzeugen, um die Begrenzungsschicht zu durchdringen und in der Speicherschicht gefangen zu werden. Source- und Draingebiete sind an beiden Enden des Kanalgebiets vorgesehen, um die beschleunigende elektrische Spannung anzulegen.

Die Schwellwertspannung der Transistorstruktur wird gemessen, wenn der programmierte Zustand der Speicherzelle gelesen wird. Es ist möglich, durch das Anlegen von gegensinnigen Betriebsspannungen Bits an beiden Kanalenden zu speichern. Dies bedeutet, dass in jeder Charge-trapping-Speicherzelle zwei Bits programmiert werden können. Beispiele von Charge-trapping-Speicherzellen sind die SONOS-Speicherzellen, bei denen jede Begrenzungsschicht ein Oxid des Halbleitermaterials und die Speicherschicht ein Nitrid des Halbleitermaterials, üblicherweise Silizium, ist.

Die Speicherschicht kann durch ein anderes dielektrisches Material ersetzt werden, vorausgesetzt, die Energiebandlücke ist kleiner als die Energiebandlücke der Begrenzungsschichten. Die Differenz der Energiebandlücken sollte so groß wie möglich sein, um eine gute Ladungsträgerbegrenzung und somit einen guten Datenerhalt sicherzustellen. Wenn Siliziumdioxid als Begrenzungsschichten verwendet wird, kann die Speicherschicht Tantaloxid, Cadmiumsilicat, Titanoxid, Zirconiumoxid oder Aluminiumoxid sein. Als das Material der Speicherschicht kann auch eigenleitendes (nichtdotiertes) Silizium verwendet werden.

Eine Veröffentlichung von B. Eitan et al., "NROM: a Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" in IEEE Electron Device Letters, Band 21, Seiten 543 bis 545 (2000), beschreibt eine Charge-trapping-Speicherzelle mit einer Speicherschichtfolge aus Oxid, Nitrid und Oxid, die speziell dafür ausgelegt ist, mit einer Lesespannung betrieben zu werden, die der Programmierspannung entgegengesetzt ist (reverse read). Die Oxid-Nitrid-Oxid-Schichtfolge ist speziell dafür ausgelegt, den Bereich vorherrschenden Tunnelns zu vermeiden und den vertikalen Einschluss der gefangenen Ladungsträger zu garantieren. Die Oxidschichten sind so spezifiziert, dass sie eine Dicke von über 5 nm aufweisen.

Ein bevorzugtes Verfahren zum Programmieren einer Charge-trapping-Speicherzelle ist die Channel-Hot-Electron-(CHE)-Injection, was bedeutet, dass sich durch den Kanal bewegende und durch eine zwischen Sourceelektrode und Drainelektrode angelegte Spannung beschleunigte Elektronen ausreichend kinetische Energie aufnehmen, dass sie die untere Begrenzungsschicht der Speicherschichtfolge durchdringen können, die zwischen dem Kanalgebiet und der Gateelektrode angeordnet ist. Bei gewöhnlichen Speicherzellstrukturen ist die Effizienz dieses Programmierungsprozesses gering, weil die Elektronen in einer bezüglich der geraden Bewegungsrichtung zwischen Sourceelektrode und Drainelektrode senkrecht verlaufenden Richtung gestreut werden müssen, wobei die gerade Richtung am wahrscheinlichsten ist, weil das Draingebiet, an dem ein gegenüber Source positives elektrisches Potential anliegt und das deshalb die Elektronen anzieht, in einer geraden Längserstreckung des Kanals liegt. Die Speicherschichtfolge ist über dem Halbleitermaterial zwischen dem Halbleiterkörper und der Gateelektrode angeordnet. Deshalb müssen die Elektronen nach oben gestreut werden, um durch die Einwirkung streuender Verunreinigungen im Halbleitermaterial in die Speicherschicht oder Trapping-Schicht injiziert zu werden.

Aufgabe der vorliegenden Erfindung ist die Verbesserung der geringen Schreibeffizienz von Charge-trapping-Speicherzellen, speziell von NROM-Speicherzellen. Insbesondere soll der Programmiervorgang beschleunigt werden. Diese Verbesserung soll dabei im Rahmen von Standardproduktionsverfahren erreicht werden können.

Diese Aufgabe wird mit der Charge-trapping-Speicherzelle mit den Merkmalen des Anspruchs 1 beziehungsweise des Anspruchs 4 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Die beigefügte Figur zeigt einen Querschnitt durch ein bevorzugtes Beispiel der Charge-trapping-Speicherzelle gemäß der vorliegenden Erfindung.

Die erfindungsgemäße Charge-trapping-Speicherzelle umfasst eine Anordnung aus Source-, Kanal- und Draingebieten auf einer Hauptfläche einer Halbleiterschicht oder eines Halbleitersubstrats derart, dass die Source- und Draingebiete bezüglich des Hauptteils des Kanalgebiets geringfügig vertieft sind. Zumindest ein Abschnitt der Speicherschichtfolge ist quer zu der geraden Längserstreckung des Kanals angeordnet. Diese Geometrie ermöglicht eine effizientere Injektion von Elektronen in die Speicherschicht durch Vorwärtsstreuung. Dies entspricht kürzeren Schreibzeiten und einer höheren Arbeitsgeschwindigkeit der Speicherzelle.

Die Figur zeigt einen Querschnitt durch eine bevorzugte Ausführungsform der erfindungsgemäßen Speicherzelle. Eine Halbleiterschicht oder ein Halbleitersubstrat 1 ist mit einem Sourcegebiet S, einem Kanalgebiet C und einem Draingebiet D an einer Hauptfläche versehen. Das Sourcegebiet S und das Draingebiet D sind im Halbleitermaterial als dotierte Gebiete desselben Leitfähigkeitstyps ausgebildet. Das Substrat 1 ist bevorzugt mit einer niedrigen Grunddotierung vom entgegengesetzten Leitfähigkeitstyp versehen. Das Kanalgebiet C wird durch eine Gateelektrode G gesteuert, die über dem Kanalgebiet angeordnet und durch dielektrisches Material elektrisch vom Halbleitermaterial isoliert ist. Das dielektrische Material umfasst das Speichermedium, das eine Speicherschichtfolge ist, die eine untere Begrenzungsschicht 2, eine Speicherschicht 3 und eine obere Begrenzungsschicht 4 umfasst. Da das Ladungseinfangen in der Nähe der Drain-Junction stattfindet, das heißt, der Grenze des Draingebiets, die dem Kanalgebiet zugewandt ist, reicht es aus, wenn die Speicherschichtfolge zumindest über der Drain-Junction am Ende des Kanals vorgesehen ist.
Zwei Informationsbits können in der Charge-trapping-Speicherzelle dadurch gespeichert werden, dass die angelegte Beschleunigungsspannung zwischen Source und Drain lediglich umgekehrt wird. Es ist deshalb bevorzugt, wenn die Speicherschichtfolge auch neben der Source-Junction, die dem Kanalgebiet zugewandt ist, vorhanden ist. Eine ausreichende elektrische Isolierung der Gateelektrode vom Halbleitermaterial erhält man durch eine einfache dielektrische Schicht in denjenigen Gebieten, in denen kein Ladungseinfangen stattfindet. Bei der beschriebenen Ausführungsform ist die Speicherschichtfolge über dem ganzen Kanalgebiet und zumindest einem Teil des Source- und Draingebiets aufgebracht. Die Ausführungsformen der erfindungsgemäßen Speicherzelle können abgewandelt werden, sodass sie zusätzliche Merkmale gemäß den aus dem Stand der Technik bekannten Charge-trapping-Speicherzellen aufweisen.
Ein wesentliches Merkmal der erfindungsgemäßen Speicherzelle besteht darin, dass die Hauptfläche der Halbleiterschicht oder des Halbleitersubstrats 1 so strukturiert ist, dass eine durch die Hauptfläche im Bereich des Kanalgebiets C ausgebildete Ebene die Speicherschichtfolge schneidet. Das erreicht man durch eine Erhöhung des Kanalgebiets, das beim Sourcegebiet und beim Draingebiet Stufen bildet. Die Stufen sind derart von der Speicherschichtfolge bedeckt, dass es zumindest Abschnitte der Speicherschichtfolge gibt, die direkt an das Kanalgebiet angrenzen, sodass Elektronen in die Speicherschicht injiziert werden können, wenn sie sich längs einer geraden Bewegungsrichtung bewegen. Erleichtert wird dies durch das Vorliegen von vertikalen Abschnitten der Speicherschichtfolge, die die gerade Längserstreckung der Kanalrichtung kreuzen, was man in der Figur deutlich sehen kann.
Die Elektronenbahn verläuft geringfügig unterhalb des Gatedielektrikums durch das Kanalgebiet C. Die Elektronen werden in Richtung auf das Draingebiet D beschleunigt, in das sie eintreten, indem sie dem in der Figur gezeigten ersten möglichen Pfad 6 folgen. Die Abweichung des ersten Pfades 6 von der Geraden ist auf das anziehende Potential des Draingebiets D zurückzuführen. Wenn die Elektronen an der in der Figur mit einem Kreuz markierten Position durch Verunreinigungen im Halbleitermaterial gestreut werden, folgen sie mit größter Wahrscheinlichkeit einem zweiten Pfad 7, der die Vorwärtsrichtung auf einer im Wesentlichen geraden Linie ist. In diesem Fall treffen die Elektronen auf die untere Begrenzungsschicht auf, die sie aufgrund der gewonnenen hohen kinetischen Energie durchdringen können, sodass die Elektronen an der mit dem schwarzen Punkt markierten Position in der Speicherschicht 3 gefangen werden. Dieser Abschnitt der Speicherschichtfolge liegt an der vertikalen Flanke der durch das erhöhte Kanalgebiet ausgebildeten Stufe.
Die erfindungsgemäße Struktur der Charge-trapping-Speicherzelle liefert somit eine Anordnung von Source, Kanal und Drain, die in einer Elektronenbahn resultiert, die sowohl in der Nähe des Sourcegebiets als auch in der Nähe des Draingebiets gekrümmt ist. Die Trägheit der beschleunigten Elektronen begünstigt eine geradlinige Bewegung in die Speicherschichtfolge. Das erleichtert und beschleunigt den Programmierprozess während eines Schreibvorgangs. Der symmetrische Aufbau ermöglicht das Programmieren von Bits an Source und Drain. Die Erhöhung der Hauptfläche im Bereich des Kanalgebiets oder, gleichbedeutend, die geringfügig vertieften Source- und Draingebiete führen zu einer deutlichen Verbesserung der Schreibeffizienz der Charge-trapping-Speicherzelle.

1: Substrat
2: untere Begrenzungsschicht
3: Speicherschicht
4: obere Begrenzungsschicht
5: Elektronenbahn
6: erster Pfad
7: zweiter Pfad
C: Kanalgebiet
D: Draingebiet
G: Gateelektrode
S: Sourcegebiet

Claims

Charge-trapping-Speicherzelle mit einer Halbleiterschicht oder einem Halbleitersubstrat (1) mit einer Hauptseite, einem Sourcegebiet (S), einem Kanalgebiet (C) und einem Draingebiet (D), die an der Hauptseite aufeinanderfolgend angeordnet sind, wobei das Sourcegebiet und das Draingebiet für dasselbe Vorzeichen der Leitfähigkeit dotiert sind, einer Speicherschichtfolge (2, 3, 4) aus dielektrischen Materialien, die für Ladungseinfang vorgesehen ist und eine untere Begrenzungsschicht (2), eine Speicherschicht (3) und eine obere Begrenzungsschicht (4) umfasst, wobei die Speicherschichtfolge auf der Hauptseite zumindest in Bereichen angeordnet ist, die dem Kanalgebiet zugewandte Grenzflächen des Sourcegebietes und des Draingebietes bedecken, und einer Gateelektrode (G), die auf der Speicherschichtfolge angeordnet und dafür vorgesehen ist, den Kanal zu steuern, dadurch gekennzeichnet, dass die Hauptseite so strukturiert ist, dass eine durch die Hauptseite im Bereich des Kanalgebiets ausgebildete Ebene die Speicherschichtfolge schneidet.
Charge-trapping-Speicherzelle nach Anspruch 1, bei der die Hauptseite oberhalb des Kanalgebietes erhöht ist, wodurch bei dem Sourcegebiet und bei dem Draingebiet eine Stufe ausgebildet ist, die Stufen von der Speicherschichtfolge bedeckt sind und das Kanalgebiet bei den Stufen direkt an die Speicherschichtfolge angrenzt.
Charge-trapping-Speicherzelle nach Anspruch 1 oder 2, bei der die Speicherschichtfolge Abschnitte umfasst, die senkrecht zu einer Kanallängsrichtung von Source nach Drain verlaufen.
Charge-trapping-Speicherzelle mit einer Halbleiterschicht oder einem Halbleitersubstrat (1) mit einer Hauptseite, einem Sourcegebiet (S), einem Kanalgebiet (C) und einem Draingebiet (D), die an der Hauptseite angeordnet sind, einer Speicherschichtfolge (2, 3, 4) aus dielektrischen Materialien, die für Ladungseinfang vorgesehen ist, mit einer unteren Begrenzungsschicht (2), einer Speicherschicht (3) und einer oberen Begrenzungsschicht (4), wobei die Speicherschichtfolge zumindest benachbart zu Grenzflächen zwischen dem Sourcegebiet und dem Kanalgebiet und zwischen dem Draingebiet und dem Kanalgebiet angeordnet ist, und einer Gateelektrode (G), die über dem Kanalgebiet angeordnet und von der Halbleiterschicht oder dem Halbleitersubstrat elektrisch isoliert ist, dadurch gekennzeichnet, dass das Sourcegebiet und das Draingebiet bezüglich des Kanalgebiets geringfügig vertieft sind, wobei die Speicherschichtfolge an beiden Enden des Kanalgebiets bezüglich einer von Source nach Drain verlaufenden Längsrichtung angeordnet ist.
Charge-trapping-Speicherzelle nach Anspruch 4, bei der das Kanalgebiet und die vertieften Source- und Draingebiete in der Hauptseite Stufen bilden, die von der Speicherschichtfolge bedeckt sind.
Charge-trapping-Speicherzelle nach Anspruch 5, bei der die Gateelektrode das Kanalgebiet und die Stufen in der Hauptseite bedeckt.
Charge-trapping-Speicherzelle nach einem der Ansprüche 4 bis 6, bei der die Gatelektrode das Kanalgebiet und zumindest Bereiche des Sourcegebiets und des Draingebiets bedeckt.