DE102004031453A1 - Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 130
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 88
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 55
- 239000011737 fluorine Substances 0.000 claims abstract description 55
- 239000002245 particle Substances 0.000 claims abstract description 35
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 33
- 238000000137 annealing Methods 0.000 claims abstract description 18
- 230000008569 process Effects 0.000 claims description 50
- 238000002513 implantation Methods 0.000 claims description 33
- -1 fluorine ions Chemical class 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 9
- 238000004140 cleaning Methods 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 9
- 229910052739 hydrogen Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims 1
- 238000000151 deposition Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 239000000377 silicon dioxide Substances 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000005855 radiation Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011143 downstream manufacturing Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- SYHGEUNFJIGTRX-UHFFFAOYSA-N methylenedioxypyrovalerone Chemical compound C=1C=C2OCOC2=CC=1C(=O)C(CCC)N1CCCC1 SYHGEUNFJIGTRX-UHFFFAOYSA-N 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
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- C23C16/34—Nitrides
- C23C16/345—Silicon nitride
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/40—Oxides
- C23C16/401—Oxides containing silicon
- C23C16/402—Silicon dioxide
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
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- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
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- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
Die vorliegende Erfindung betrifft ein Verfahren zur Erzeugung eines Dielektrikums auf einem Halbleiterkörper mit den nacheinander vorzunehmenden Schritten: Bereitstellen eines Halbleiterkörpers, Aufbringen einer dielektrischen Schicht auf zumindest Teilen einer ersten Oberfläche des Halbleiterkörpers, derart, dass zumindest teilweise eine Grenzfläche zwischen der dielektrischen Schicht und dem Halbleiterkörper ausgebildet wird, und thermisches Annealen des Halbleiterkörpers und der dielektrischen Schicht. Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, dass zeitlich vor dem Annealen zur Verbesserung der Absättigung und der elektrischen Eigenschaften fluorhaltige Teilchen in an die Grenzfläche angrenzende Bereiche des Halbleiterkörpers und/oder der dielektrischen Schicht eingebracht werden. Die vorliegende Erfindung betrifft ferner eine entsprechende Halbleiterstruktur.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Erzeugung eines Dielektrikums auf einem Halbleiterkörper mit den nacheinander vorzunehmenden Schritten: Bereitstellen eines Halbleiterkörpers, Aufbringen einer dielektrischen Schicht auf zumindest Teilen einer ersten Oberfläche des Halbleiterkörpers derart, dass zumindest teilweise eine Grenzfläche zwischen der dielektrischen Schicht und dem Halbleiterkörper ausgebildet wird, und thermisches Annealen des Halbleiterkörpers und der dielektrischen Schicht. Die vorliegende Erfindung betrifft ferner eine entsprechende Halbleiterstruktur.
- Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in Bezug auf integrierte Speicherschaltungen in Silizium-Technologie und insbesondere in STI-Technologie erläutert.
- Bei der zunehmenden Miniaturisierung im Bereich der Mikroelektronik mit dem Ziel, kleinste elektronische Bauelemente möglichst hoher Zuverlässigkeit und Lebensdauer herzustellen, spielen integrierte Schaltungen eine dominierende Rolle. Solche integrierte Schaltungen weisen typischerweise eine Vielzahl feldeffektgesteuerter Bauelemente und kapazitiver Elemente auf. Bei derartigen Bauelementen bilden die Dielektrika wesentliche Bestandteile des Bauelementes, der die Lebensdauer der integrierten Schaltung und damit des gesamten Halbleiterchips erheblich mitbestimmt. Die Zuverlässigkeit eines solchen Dielektrikums wiederum wird im Wesentlichen durch seine Defektdichte bzw. seine Fehlstellendichte charakterisiert.
- Da die Anforderungen an zum Beispiel die eingangs genannten feldeffektgesteuerten Bauelemente immer höher gesetzt werden, ist es erforderlich, qualitativ sehr hochwertige Gateoxide zu erzeugen. Im Falle eines Siliziumdioxids werden diese daher vorzugsweise durch eine thermische Oxidation eines Siliziumsubstrats erzeugt.
- Für die Qualität eines Dielektrikums auf einem Halbleiterkörper spielt insbesondere die Grenzfläche zwischen Dielektrikum und Halbleiterkörper eine sehr wesentliche Rolle spielt, da die Lebensdauer eines feldeffektgesteuerten Halbleiterbauelements im Wesentlichen von der Reinheit des Dielektrikums sowie von der Grenzfläche zwischen Dielektrikum und Halbleiterkörper abhängt. Eine hohe Fehlstellendichte im Dielektrikum und an der Grenzfläche hat eine höhere Wahrscheinlichkeit für einen elektrischen Durchschlag nach einer bestimmten Zeitdauer zur Folge.
- Diese Grenzfläche zwischen Dielektrikum und Halbleiterkörper weist allerdings eine endliche Dichte an Grenzflächenzuständen auf. Diese Grenzflächenzustände, die auch als "Traps" oder Ladungsträgerfallen bezeichnet werden, sind unerwünscht und sollen möglichst vermieden werden. Dies liegt daran, dass die Grenzflächenzustände zwischen Dielektrikum und Halbleiterkörper undefiniert sind und so zu undefinierten Leckströmen entlang der Grenzfläche führen können. Außerdem müssen im Fall von Gateoxiden diese Grenzflächenzustände bei jedem Schaltzustand umgeladen werden, wodurch ungünstige Transistorkennlinien entstehen. Insbesondere würde dies zu flacheren Strom-/Spannungskennlinien führen.
- Die Grenzflächenzustände werden einerseits verursacht durch feste Ladungsrümpfe, den so genannten "fixed charges", und andererseits durch unabgesättigte Bindungen. Diese unabgesättigten Bindungen können zum Beispiel durch eine physikalische Schädigung des Halbleiterkörpers, wie zum Beispiel durch unerwünschte Strahlung oder dergleichen, entstanden sein.
- Schließlich können die Grenzflächenzustände auch durch prozessinduzierte Verunreinigungen entstehen. Solche Verunreinigungen können während des Herstellungsprozesses, bei dem der Halbleiterkörper einer Vielzahl von Prozessschritten unterworfen wird, durch Inkorporation von physikalischen und chemischen Kontaminationen in dem Halbleiterkörper entstehen.
- Zur weitgehenden Eliminierung solcher undefinierter Grenzflächenzustände bzw. zumindest zu deren Minimierung sind mehrere Maßnahmen bekannt:
Gemäß einem ersten Verfahren können die Grenzflächenzustände in der Prozessführung durch Verwendung eines so genannten Opferoxidprozesses minimiert werden. Bei einem solchen Opferoxidprozess wird vor dem eigentlichen Oxidationsprozess ein dünnes, typischerweise einige wenige Nanometer dickes Siliziumdioxid auf dem Halbleiterkörper erzeugt, welches anschließend wieder entfernt wird. Auf diese Weise wird zwar der Halbleiterkörper etwas gedünnt, allerdings wird dadurch erreicht, dass unerwünschte Grenzflächenzustände auf der Oberfläche des Halbleiterkörpers gleichsam mitentfernt werden. Problematischerweise kann allerdings nicht bei allen Herstellungsprozessen zur Erzeugung eines Dielektrikums zunächst ein Opferoxidprozess vorgenommen werden. Insbesondere bei der Erzeugung so genannter Shallow-Trench Halbleiterbauelemente, bei denen das Dielektrikum an den Wänden eines schmalen Grabens aufgebracht wird, ist dies nicht praktikabel, da durch den Opferoxidprozess sich die lateralen Strukturen signifikant verändern würden. Dies ist aber bei solchen Halbleiterbauelementen, bei denen Strukturen definierter Strukturbreite erzeugt werden sollen, nicht gewünscht. - Ein weiteres Problem besteht darin, dass selbst bei der Verwendung eines solchen Opferoxidprozesses nicht sämtliche Verunreinigungen und damit unerwünschte Grenzflächenzustände beseitigt werden können. Da sehr viele Verunreinigungen eine sehr hohe Diffusionskonstante aufweisen, werden diese Ver unreinigungen bei der Oxidation quasi im Halbleiterkörper unmittelbar vor dem erzeugten Opferoxid hergetrieben und können so durch den Opferoxidprozess nicht entfernt werden. Nach der Oxidation diffundieren diese Verunreinigungen sehr schnell wieder an die Grenzfläche und bilden so die unerwünschten Grenzflächenzustände. Die alleinige Verwendung eines Opferoxidprozesses reicht daher im Allgemeinen nicht aus, die Dichte der unerwünschten Grenzflächenzustände auf ein annehmbares Maß zu verringern.
- Ein zweites Verfahren, welches im Allgemeinen bei CMOS-Technologien verwendet wird, verwendet einen so genannten Formiergasannealprozess. Bei diesem Formiergasannealing wird durch geeignete Wahl der Annealing-Parameter die Dichte der Traps ebenfalls minimiert. Dabei werden durch die im Formiergas enthaltenen Wasserstoffatome die Traps abgesättigt, sodass insgesamt die Dichte der Traps minimiert wird. Der Vorteil bei der Verwendung von Wasserstoff bei der Verringerung von Grenzflächenzuständen besteht darin, dass Wasserstoff die Funktion des Halbleiterbauelementes elektrisch nicht negativ beeinflusst. Formiergasannealing stellt heute das beste Verfahren zur Absättigung von Traps dar.
- Problematisch daran ist allerdings, dass die Absättigung dieser Traps bei nachfolgenden thermischen Prozessschritten wieder verloren gehen kann, sodass damit wieder unerwünschte Grenzflächenzustände entstehen können. Dies liegt daran, dass Wasserstoff eine relativ niedrige Bindungsenergie im Bereich von 1 eV aufweist. Bei höheren Temperaturen werden diese Bindungen aufgrund der niedrigen Bindungsenergie von Wasserstoff sehr leicht wieder aufgelöst.
- Da typischerweise nach dem Oxidieren das entsprechende Halbleiterbauelement mindestens einem nachfolgenden thermischen Prozessschritt unterworfen wird und dadurch im Falle des Formiergasannealings die Grenzflächenzustände wieder verloren gehen, ist dieses Formiergasannealing zur Absättigung der Traps verbesserungsfähig, insbesondere gilt dies für die Erzeugung qualitativ hochwertiger Dielektrika. Insbesondere wird hier nur ein temporäres Verringern der Trapdichte erzielt, nicht aber eine dauerhafte, also über die gesamte Lebensdauer des Halbleiterbauelementes wirkende Verringerung der Dichte der Grenzflächenzustände. Formiergasannealing weist also das Problem der Degradierung auf.
- Vor diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe zugrunde, bei der Erzeugung eines Dielektrikums auf einem Halbleiterkörper die Dichte undefinierter Grenzflächenzustände möglichst zu verringern.
- Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 sowie durch eine Halbleiterstruktur mit den Merkmalen des Patentanspruchs 16 gelöst.
- Demgemäss ist vorgesehen:
- – Ein gattungsgemäßes Verfahren zur Erzeugung eines Dielektrikums auf einem Halbleiterkörper, welches dadurch gekennzeichnet ist, dass zeitlich vor dem Annealen zur Verbesserung der Absättigung und der elektrischen Eigenschaften fluorhaltige Teilchen in an die Grenzfläche angrenzende Bereiche des Halbleiterkörpers und/oder der dielektrischen Schicht eingebracht werden. (Patentanspruch 1)
- – Eine erfindungsgemäß hergestellte Halbleiteranordnung, mit einem Halbleiterkörper und mit auf der ersten Oberfläche des Halbleiterkörpers aufgebrachten dielektrischen Schicht, wobei an einer Grenzfläche zwischen dem Halbleiterkörper und der dielektrischen Schicht fluorhaltige Teilchen zur Verbesserung der Absättigung und der elektrischen Eigenschaften der Grenzfläche angeordnet sind. (Patentanspruch 16)
- Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, Fluor definiert an die Grenzfläche zwischen dem Halbleiter und dem Dielektrikum zu inkorporieren. Dieser Idee liegt die Erkenntnis zugrunde, dass Fluor gegenüber Wasserstoff ein sehr viel geeigneteres Element für einen Absättigungsprozess bei einem thermischen Annealprozess ist. Dies liegt daran, dass Fluor mit einer Bindungsenergie von 5 eV eine sehr viel höhere Bindungsenergie aufweist als Wasserstoff (Bindungsenergie 1 eV).
- Durch das gezielte Einbringen von Fluor möglichst direkt an die Grenzflächen zwischen Dielektrikum und Halbleiter kann somit eine Absättigung dieser Grenzflächen und damit eine Reduzierung deren Zustandsdichte erzielt werden. Da sich zudem Fluor im Halbleiterkörper und im Dielektrikum elektrisch völlig unproblematisch verhält, werden dadurch auch die elektrischen Parameter bei einem nachfolgenden Annealprozess verbessert.
- Der besondere Vorteil der Verwendung fluorhaltiger Teilchen bei einem Annealprozess besteht darin, dass dadurch die Absättigung verbessert wird und in Folge der Verbesserung der Absättigung eine Verringerung der Trapdichte, insbesondere an der Grenzfläche des Halbleiterkörpers zum Dielektrikum erzielt wird.
- Durch die Verringerung der Fehlstellen im Bereich der Grenzfläche und im Dielektrikum kann die Wahrscheinlichkeit für einen elektrischen Durchschlag stark verringert werden und somit in die Lebensdauer eines einzelnen Halbleiterbauelements signifikant erhöht werden.
- Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnungen.
- In einer typischen Ausgestaltung ist die dielektrische Schicht als Siliziumdioxid (SiO2) ausgebildet. Alternativ kann die dielektrische Schicht auch als Siliziumnitrid (Si3N4) ausgebildet sein. Denkbar wäre selbstverständlich jede andere dielektrische Schicht, welche an das Substrat eines Halbleiterkörpers angrenzt. Zusätzlich oder alternativ kann die dielektrische Schicht auch High-K und/oder Low-K enthalten.
- In einer vorteilhaften Ausgestaltung der Erfindung wird die dielektrische Schicht durch eine thermische Oxidation erzeugt. Insbesondere thermisch oxidiertes Silizium ist qualitativ sehr viel hochwertiger als durch Abscheidung oder durch Aufschleudern erzeugtes Siliziumdioxid und wird insbesondere bei qualitativ hochwertigen Dielektrika, wie zum Beispiel bei einem Kondensatordielektrikum oder einem Gateoxid, bei denen naturgemäß die Qualität des Dielektrikums besonders hoch sei muss, vorzugsweise angewendet. Zusätzlich oder alternativ kann die dielektrische Schicht auch durch LP-CVD (LP-CVD =Low pressure CVD) und/oder durch ALD-CVD (ALD-CVD = atomic layer deposition CVD) erzeugt werden.
- In einer typischen Ausgestaltung ist der Halbleiterkörper als Siliziumsubstrat ausgebildet. Insbesondere ist das Siliziumsubstrat dabei als einkristallines Silizium vorgesehen, wenngleich sich die Erfindung selbstverständlich auch bei polykristallinem Silizium einsetzen lässt. Die Erfindung eignet sich zudem auch bei anderen, vorzugsweise siliziumhaltigen Halbleitersubstraten, wie zum Beispiel Siliziumgermanium oder Siliziumkarbid (SiC).
- In einer besonders vorteilhaften Ausgestaltung werden die fluorhaltigen Teilchen durch Ionenimplantation von Fluorionen oder ionisierten fluorhaltigen Molekülen in den Halbleiterkörper eingebracht. Mittels Implantation lassen sich die Tiefen und damit die Reichweite der fluorhaltigen Teilchen in der dielektrischen Schicht bzw. im Halbleiterkörper gezielt einstellen. Auf diese Weise kann mehr oder weniger genau sichergestellt werden, dass die fluorhaltigen Teilchen nach der Implantation möglichst nah an der Grenzfläche zwischen Halbleiterkörper und dielektrischer Schicht angeordnet sind.
- Durch den sich an die Implantation anschließenden Temperaturschritt können die fluorhaltigen Teilchen bzw. die Fluorionen zusätzlich sehr nah an die Grenzfläche bzw. direkt an die Grenzfläche anlagern, wodurch der erfindungsgemäße Absättigungseffekt noch größer ist.
- Besonders vorteilhaft ist in diesem Zusammenhang eine Hochtemperaturimplantation, da dadurch die implantierten Fluorionen bereits während der Implantation der gewünschten Temperatur ausgesetzt werden und dadurch gewissermaßen durch Strahlenunterstützte Diffusion gleichsam an die Grenzfläche diffundieren können. Auf einen nachfolgenden Temperaturschritt kann hier vorteilhafterweise verzichtet werden.
- In einer sehr vorteilhaften Ausgestaltung wird bei der Implantation eine Mehrfachimplantation der fluorhaltigen Teilchen bei unterschiedlichen Dosen und Energien vorgenommen. Auf diese Weise kann ein gewünschtes Profil der fluorhaltigen Teilchen im Halbleiterkörper bzw. im Dielektrikum gezielt eingestellt werden.
- Das erfindungsgemäße Verfahren eignet sich vorzugsweise bei solchen Halbleiterstrukturen mit zumindest einem in dem Halbleiterkörper eingebrachten Graben, dem so genannten Trench, bei dem im Bereich des oder der Gräben eine mehr oder weniger dünne dielektrische Schicht auf die Grabenwände und/oder den Grabenboden und/oder zur Auffüllung des Grabens aufgebracht ist. Bei der so genannten STI-Technologie wird an der ersten Oberfläche des Halbleiterkörpers zumindest ein Graben in den Halbleiterkörper eingebracht, der anschließend mit Siliziumoxid aufgefüllt wird. Denkbär wäre auch, dass die dielektrische Schicht lediglich an den Grabenwänden, nicht aber am Grabenboden aufgebracht wird. Denkbär wäre ferner, dass die dielektrische Schicht lediglich an einer Seite der Grabenwände oder an mehreren, jedoch nicht allen Seiten der Grabenwände aufgebracht wird. Zusätzlich oder alternativ kann auch vorgesehen sein, dass diese dielektrische Schicht geringfügig über die erste Oberfläche aus dem Graben herauslappt.
- In einer vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens werden die fluorhaltigen Teilchen bei derartigen Strukturen mittels einer so genannte Shallow-Trench-Implantation in den Halbleiterkörper bzw. die Grenzfläche zwischen Halbleiterkörper und dielektrischer Schicht eingebracht. Insbesondere bei Halbleiterbauelementen, die zum Beispiel sehr tiefe und/oder sehr schmale Grabenstrukturen aufweisen, wie den oben genannten STI-Halbleiterbauelementen, eignet sich die oben genannte Mehrfachimplantation besonders vorteilhaft.
- Das Einbringen der fluorhaltingen Teilchen durch Ionenimplantation wird typischerweise nach dem Aufbringen der dielektrischen Schicht in diese dielektrische Schicht und/oder in den Halbleiterkörper eingebracht. Zusätzlich oder alternativ kann allerdings auch vorgesehen sein, dass die fluorhaltigen Teilchen vor dem Aufbringen der dielektrischen Schicht oder während des Aufbringens der dielektrischen Schicht in diese bzw. in den entsprechenden Halbleiterkörper eingebracht werden.
- In einer besonders vorteilhaften, da zweckmäßigen Ausgestaltung wird vor dem Aufbringen der dielektrischen Schicht zunächst ein Reinigungsprozess vorgenommen. Bei diesem Reinigungsprozess wird die Oberfläche des Halbleiterkörpers, auf der nachfolgend die dielektrische Schicht aufgebracht wird, zunächst mittels einer speziellen Reinigungssequenz gereinigt. Diese Reinigungssequenz umfasst unter anderem ein Aufbringen einer speziell ausgewählten Reinigungsflüssigkeit, mit deren Hilfe Fremdpartikel auf der Oberfläche des Substrates, welches sich auf die Bildung eines Dielektrikums schädlich auswirken könnte, beseitigt werden sollen. Dieser Reinigungsprozess dient dem Zweck, die Qualität der Grenzfläche zu erhöhen, da unerwünschte Traps an der Grenzfläche durch einen vorherigen Reinigungsprozess in ihrer Dichte verringert werden. Dadurch können beispielsweise durch Partikel auf der Oberfläche des Halbleiterkörpers verursachte unerwünschte Grenzflächenzustände verhindert werden. Anschließend folgt das Aufbringen eines Dielektrikums, beispielsweise Siliziumdioxid oder Siliziumnitrid, auf die Halbleiteroberfläche unter Verwendung eines gängigen Verfahrens erzeugt.
- Zusätzlich oder alternativ kann auch vorgesehen sein, dass unmittelbar vor dem Aufbringen der dielektrischen Schicht auf den Halbleiterkörper ein Opferoxidprozess vorgesehen ist. Bei diesem Opferoxidprozess wird eine dünne Schicht des Halbleiterkörpers oxidiert, um anschließend wieder entfernt zu werden. Dieser Opferoxidprozess dient ebenfalls dem Zweck, die Qualität der Grenzfläche zu erhöhen.
- In einer vorteilhaften Ausgestaltung werden zusätzlich zu den fluorhaltigen Teilchen auch kohlenstoffhaltige und/oder stickstoffhaltige Teilchen in den Halbleiterkörper bzw. in den Bereich der Grenzfläche eingebracht.
- In einer ebenfalls sehr vorteilhaften Weiterbildung wird nach dem Aufbringen der dielektrischen Schicht oder am Ende des Prozessflusses ein Formiergasannealing vorgenommen, bei dem wasserstoffhaltige Teilchen, welche im Formiergas enthalten sind, in den Halbleiterkörper oder in den Bereich der Grenzfläche eingebracht werden. Es hat sich gezeigt, dass zusätzlich zu dem Einbringen von Fluorionen an die Grenzfläche der im Formiergas enthaltene Wasserstoff eine zusätzliche Verbesserung dieser Grenzfläche und damit des Gateoxids mit sich bringt.
- In einer vorteilhaften Ausgestaltung werden die fluorhaltigen Teilchen bei einer Dosis zwischen 1·1013cm–2 und 1·1015cm–2 in den Halbleiterkörper eingebracht. Ein besonders vorteilhafter Bereich für die in dem Halbleiterkörper eingebrachte Dosis liegt zwischen 3·1013cm–2 und 3·1014cm–2. Die Verwendung einer Dosis von mehr als 1·1015cm–2 im Falle von Silizium ist nicht zweckmäßig, da hier die Armorphisierungsgrenze des Siliziumhalbleiterkörpers überschritten wird, bei der der Halbleiterkörper seine einkristallinen Eigenschaften verliert. Dies ist unerwünscht und sollte daher möglichst vermieden werden.
- In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird für das thermische Annealen eine Temperatur im Bereich zwischen 400° C und 1000° C eingestellt. Denkbar wären auch niedrigere oder auch höhere Temperaturen, jedoch eignet sich der angegebene Temperaturbereich insbesondere aufgrund der Zeit für das thermische Annealen wie auch für die dadurch erzielten elektrischen Eigenschaften besonders vorteilhaft. Vorzugsweise wird ein Temperaturprozess im Bereich von 800°C bis 1000°C für einige, beispielsweise 10 Sekunden vorgenommen, wie dies bei einem RTP-Prozess üblich ist. Denkbar wären selbstverständlich auch niedrigere Temperaturen, jedoch muss dann die Zeit für den Temperaturprozess erhöht werden.
- In einer sehr vorteilhaften Ausgestaltung kann auf einen eigens für das Absättigen der Fluorionen vorgesehenen Annealingprozess oder thermischen Prozess verzichtet werden. Dieser Maßnahme liegt die Erkenntnis zu Grunde, dass auch nach dem Erzeugen der dielektrischen Schicht die Halbleiteranordnung bzw. das entsprechende Halbleiterbauelement noch einer Vielzahl unterschiedlicher Temperaturprozesse ausgesetzt ist. Diese Temperaturprozesse können quasi für die Diffusion der Fluorionen und damit für die Absättigung mit verwendet werden. Es wird hier also nicht auf einen Annealingprozess bzw. einen thermischen Prozess verzichtet. Vielmehr wird die Funktion bzw. die Wirkungsweise dieses Annealingsprozesses oder thermischen Prozesses durch die im Prozessfluss zur Herstellung eines jeweiligen Halbleiterbauelementes nachgeordneten Prozessschritte, die ebenfalls thermische Prozesse vorsehen, ersetzt. Insofern bezeichnen die im Prozessfluss später erfolgenden thermischen Prozessschritte den Annealingprozess zum Absättigen der Traps. Auf diese Weise kann auf einen eigenen Prozessschritt verzichtet werden.
- In einer besonders vorteilhaften Ausgestaltung kann der Prozessschritt zur Erzeugung der dielektrischen Schicht gleichsam den Annealingprozess bzw. den thermischen Prozess zum Absättigen der Traps durch die fluorhaltigen Teilchen bilden. Allerdings müssen hier die fluorhaltigen Teilchen selbstverständlich vor der Erzeugung der dielektrischen Schicht in den Halbleiterkörper und damit in den Bereich der Oberfläche des Halbleiterkörpers eingebracht werden. Ein weiteres Erfordernis ist, dass die dielektrische Schicht als thermischer Prozess ausgebildet ist, beispielsweise zur Erzeugung eines thermischen Siliziumdioxides oder eines thermischen Siliziumnitrides. Dieser thermische Prozess zur Erzeugung der dielektrischen Schicht bildet damit gleichermaßen den thermischen Prozess zum Absättigen der fluorhaltigen Teilchen.
- Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
-
1 einen Teilschnitt einer Halbleiteranordnung mit erfindungsgemäß verbesserter Grenzfläche zwischen dielektrischer Schicht und Halbleiterkörper; -
2 schematische Querschnittsdarstellungen aufeinanderfolgender Verfahrensstadien zur Herstellung einer erfindungsgemäßen STI-Halbleiteranordnung. - In allen Figuren der Zeichnung sind gleiche bzw. funktionsgleiche Elemente – sofern nichts anderes angegeben ist – mit den selben Bezugszeichen bezeichnet worden.
-
1 zeigt anhand eines schematischen Teilschnitts eine erfindungsgemäß hergestellte Halbleiteranordnung. - In
1 ist mit Bezugszeichen1 die erfindungsgemäße Halbleiteranordnung bezeichnet. Die Halbleiteranordnung1 umfasst einen Halbleiterkörper2 , der im vorliegenden Ausführungsbeispiel ein einkristallines Siliziumsubstrat enthält. Der Halbleiterkörper2 weist eine erste Oberfläche3 und eine zweite Oberfläche4 auf, wobei die erste Oberfläche3 die Scheibenvorderseite und die zweite Oberfläche4 die Scheibenrückseite bildet. Auf der ersten Oberfläche3 ist eine dünne dielektrische Schicht5 , die im vorliegenden Ausführungsbeispiel als Siliziumdioxid ausgebildet ist, aufgebracht. Zwischen dem Halbleiterkörper2 und der dielektrischen Schicht5 ist somit eine Grenzfläche6 ausgebildet. - Erfindungsgemäß sind nun im Bereich dieser Grenzfläche
6 fluorhaltige Teilchen, insbesondere Fluorionen7 (F–) angeordnet. Diese Fluorionen7 können dabei im Bereich des Halbleiterkörpers2 oder zusätzlich oder alternativ auch im Bereich der dielektrischen Schicht5 vorgesehen sein.1 zeigt eine beispielhafte Darstellung einer Gateoxidgrenzfläche zu einem Siliziumsubstrat. - Nachfolgend wird anhand der in den
2(a) bis2(f) angegebenen Teilschnitte ein erfindungsgemäßes Verfahren zur Erzeugung einer Halbleiteranordnung1 beschrieben. Dabei soll das erfindungsgemäße Verfahren anhand eines so genannten STI-Halbleiterprozesses beschrieben werden. Die nachfolgende Nummerierung entspricht dabei den entsprechenden Teilfiguren der2 : - (a) Ein Halbleiterkörper
2 mit einer ersten Oberfläche3 und einer zweiten Oberfläche4 wird bereitgestellt. - (b) Im Bereich der ersten Oberfläche
3 werden Gräben8 in den Halbleiterkörper2 eingebracht. Diese Gräben8 können nach einer geeigneten Strukturierung der ersten Oberfläche3 mittels einer Maske11 zum Beispiel durch anisotropes Ätzen in den Halbleiterkörper2 eingebracht werden. Die für die Erzeugung der Gräben8 erforderlichen Prozessschritte und Technologieverfahren sind allgemeinen bekannt, so dass darauf nicht näher eingegangen werden muss. Vor dem Ätzen der Gräben8 oder zusätzlich oder alternativ auch nach dem Ätzen der Gräben8 wird der Halbleiterkörper2 insbesondere im Bereich der ersten Oberfläche3 und der Gräben8 einem Reinigungsprozess unterworfen. - (c) Anschließend
wird eine thermische Oxidation vorgenommen, bei der auf die Oberfläche
3 des Halbleiterkörpers2 ein dünnes thermisches Oxid5 aufgebracht wird. Nach der Oxidation hat sich auf der Seite der ersten Oberfläche3 auf sämtlichen freiliegenden Oberflächen, das heißt auch auf den Grabenwänden9 und den Grabenböden10 , eine dünne thermische Oxidschicht5 gebildet. - (d) Anschließend
wird die erste Oberfläche
3 des Halbleiterkörpers2 wiederum durch die Maske11 strukturiert. Die Maskenöffnungen der Maske11 befinden sich wiederum im Bereich der Gräben8 . Vorteilhafterweise wird hier dieselbe Maske11 wie beim Verfahrensschritt (b) verwendet. Anschließend werden durch Shallow-Trench-Implantationen fluorhaltige Teilchen12 in den Halbleiteranordnung1 implantiert. Für die Ionenimplantation wird z.B. BF2-Gas verwendet, aus dem die Fluorionen12 extrahiert werden. Bei dieser Shallow-Trench-Implantation werden die Fluorionen12 bei einer geeignet gewählten Implantationsenergien unter einem vorgegebenen schrägen Implantationswinkel α (entspricht dem Einfallwinkel der Fluroionen) relativ zu der ersten Oberfläche3 des Halbleiterkörpers2 implantiert. Dieser Implantationswinkel α wird so ge wählt, dass die Fluorionen12 über die gesamte Tiefe der Gräben8 an die Grenzfläche6 zwischen dielektrischer Schicht5 und Halbleiterkörper2 gelangen können. Die Implantationsenergie wird zudem so eingestellt, dass die Fluorionen12 unter Berücksichtigung des schrägen Implantationswinkels α der Fluorionen12 und die sich dadurch ergebende größere Wegstrecke der Fluorionen12 durch die dielelektrische Schicht5 nach der Implantation im Wesentlichen im Bereich der Grenzfläche6 angeordnet sind. Insbesondere wird hier eine sehr flache Implantation bei relativ niedrigen Implantationsenergien im Bericht von 10-40 keV verwendet, so dass sichergestellt ist, dass die implantierten Fluorionen12 möglichst oberflächennah an der Grenzfläche6 zwischen Halbleiterkörper2 und dielektrischer Schicht5 angeordnet sind. Es versteht sich von selbst, dass der Winkel α auch 0° betragen kann. Vorzugsweise kann hier auch ein Mehrfachimplantation unter Verwendung unterschiedlicher Dotierungsdosen, Implantationsenergien und Implantationswinkeln α verwendet werden. Insbesondere bei sehr tiefen und/oder sehr engen Gräben8 ist es mitunter erforderlich, die Implantationsenergie und/oder den Implantationswinkeln α zu variieren. Anschließend wird vor dem nachfolgenden thermischen Prozess die Maske11 von der ersten Oberfläche3 entfernt. - (e) Im Anschluss an die STI-Implantation wird die Halbleiteranordnung
1 einem Temperaturprozess unterworfen. Dabei werden unter Verwendung einer Energiequelle13 , beispielsweise mehrerer Halogenlampen, thermische Strahlen14 erzeugt, die die Halbleiteranordnung1 erwärmen. Die Temperatur zum Erwärmen der Halbleiteranordnung1 wird über die thermischen Strahlen14 und die von der Energiequelle13 ausgesendete Energie geeignet eingestellt. Mit tels dieses thermischen Prozesses wird erreicht, dass die sich im Bereich der Grenzfläche6 befindlichen Fluorionen7 quasi selbständig hin zu der Grenzfläche6 bewegen. Im Idealfall befinden sich nach dem thermischen Prozess13 nahezu sämtliche Fluorionen7 an der Grenzfläche6 zwischen dielektrischer Schicht5 und Halbleiterkörper2 . Wesentlich ist hier, dass die Fluorionen7 im Halbleitersubstrat und insbesondere in einem einkristallinen Siliziumsubstrat2 eine sehr hohe Diffusionskonstante und damit eine sehr gute Diffusionseigenschaft aufweisen. Dabei wird der Effekt ausgenutzt, dass die Fluorionen7 sich quasi selbstständig jeweils in die Richtung der Grenzfläche6 orientieren. - Bei dem vorstehend, anhand der
2(a) –2(e) geschilderten STI-Halbleiterprozesses ist beachten, dass hier die Prozessschritte lediglich zur besseren Darstellung der Erfindung beschrieben wurden und nicht den Anspruch auf Vollständigkeit erheben. - Obgleich die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
- Insbesondere ist die Auswahl der Schichtmaterialien nur beispielhaft und kann in vielerlei Art variiert werden. Darüber hinaus können die vorstehend beschriebenen Prozessschritte ebenfalls auf mannigfaltige Art und Weise variiert werden. So kann statt einer thermischen Oxidation auch eine Trockenoxidation mit O2, eine Nassoxidation mit H2O, eine Oxidation mit O3 oder eine Radikaloxidation vorgesehen sein. Dabei muss allerdings jeweils ein günstiger Temperaturbereich gewählt werden.
-
- 1
- Halbleiteranordnung
- 2
- Halbleiterkörper
- 3
- erste Oberfläche, Scheibenvorderseitig
- 4
- zweite Oberfläche, Scheibenrückseite
- 5
- dielektrische Schicht, Siliziumdioxid
- 6
- Grenzfläche
- 7
- fluorhaltige Teilchen im Bereich der Grenzfläche,
- Fluorionen
- 8
- Gräben, Trenches
- 9
- Grabenwände
- 10
- Grabenböden
- 11
- Maske
- 12
- implantierte Fluorionen
- 13
- thermische Energiequelle, Halogenlampe
- 14
- thermische Strahlung
- α
- Implantationswinkel
Claims (18)
- Verfahren zur Erzeugung eines Dielektrikums auf einem Halbleiterkörper mit den nacheinander vorzunehmenden Schritten: (a) Bereitstellen eines Halbleiterkörpers (
2 ); (b) Aufbringen einer dielektrischen Schicht (5 ) auf zumindest Teilen einer ersten Oberfläche (3 ) des Halbleiterkörpers (2 ) derart, dass zumindest teilweise eine Grenzfläche (6 ) zwischen der dielektrischen Schicht (5 ) und dem Halbleiterkörper (2 ) ausgebildet wird; (c) thermisches Annealen des Halbleiterkörpers (2 ) und der dielektrischen Schicht (5 ); dadurch gekennzeichnet, dass zeitlich vor dem Annealen zur Verbesserung der Absättigung und der elektrischen Eigenschaften fluorhaltige Teilchen (7 ) an die Grenzfläche (7 ) angrenzende Bereiche des Halbleiterkörpers (2 ) und/oder der dielektrischen Schicht (5 ) eingebracht werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die dielektrische Schicht (
5 ) Siliziumdioxid und/oder Siliziumnitrid und/oder High-K und/oder Low-K enthält. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die dielektrische Schicht (
5 ) durch thermische Oxidation und/oder durch LP-CVD und/oder durch ALD-CVD erzeugt wird. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper (
2 ) als Siliziumsubstrat, vorzugsweise als einkristallines Siliziumsubstrat ausgebildet ist. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die fluorhaltigen Teilchen (
7 ) durch Implantieren von Fluorionen (12 ) oder ionisierten fluorhaltigen Molekülen (12 ) in den Halbleiterkörper (2 ) eingebracht werden. - Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass eine Mehrfachimplantation bei unterschiedlichen Dosen und/oder unterschiedlichen Implantationsenergien und/oder unterschiedlichen Einfallwinkeln (α) der implantierten Teilchen (
12 ) vorgenommen wird. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Oxidieren an der ersten Oberfläche (
3 ) zumindest ein Graben (8 ) in den Halbleiterkörper (2 ) eingebracht wird und anschließend zumindest auf Teilen der Oberfläche (9 ,10 ) des oder der Gräben (8 ) die dielektrische Schicht (5 ) aufgebracht wird. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die fluorhaltigen Teilchen (
7 ) durch Shallow-Trench-Implantation bei einem gegenüber der ersten Oberfläche (3 ) schrägen Einfallwinkeln (α) der implantierten Teilchen (12 ) in den Halbleiterkörper (2 ) eingebracht werden. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Aufbringen der dielektrischen Schicht (
5 ) ein Reinigungsprozess der ersten Oberfläche (3 ) vorgenommen wird. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Aufbringen der dielektrischen Schicht (
5 ) ein dünnes Opferoxid auf zumindest Teilen der ersten Oberfläche (3 ) aufgebracht wird, welches vor dem Aufbringen der dielektrischen Schicht (5 ) wieder entfernt wird. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zusätzlich zu den fluorhaltigen Teilchen (
7 ) auch kohlenstoffhaltige und/oder stickstoffhaltige Teilchen in den Halbleiterkörper (2 ) eingebracht werden. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Aufbringen der dielektrischen Schicht (
5 ) ein Formiergasannealing vorgenommen wird, bei dem wasserstoffhaltige Teilchen in den Halbleiterkörper (2 ) eingebracht werden. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die fluorhaltigen Teilchen bei einer Dosis im Bereich zwischen 1013 cm–2 und 1015 cm–2, insbesondere im Bereich von 3·1013 cm–2 und 3·1014 cm–2, in den Halbleiterkörper (
2 ) eingebracht werden. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das thermische Annealen bei einer Temperatur im Bereich zwischen 400°C und 1000°C durchgeführt wird.
- Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass für den Prozessschritt des thermischen Annealens der Prozessschritt des Aufbringens der dielektrischen Schicht verwendet wird.
- Halbleiteranordnung (
1 ), hergestellt nach einem Verfahren gemäss einem der vorherigen Ansprüche, mit einem Halbleiterkörper (2 ) und mit auf der ersten Oberfläche (3 ) des Halbleiterkörpers (2 ) aufgebrachten dielektrischen Schicht (5 ), dadurch gekennzeichnet, dass an einer Grenzfläche (6 ) zwischen dem Halbleiterkörper (2 ) und der dielektrischen Schicht (5 ) fluorhaltige Teilchen (7 ) zur Verbesserung der Absättigung und der elektrischen Eigenschaften der Grenzfläche (7 ) angeordnet sind. - Halbleiteranordnung nach Anspruch 16, dadurch gekennzeichnet, dass an der ersten Oberfläche (
3 ) zumindest ein Graben (8 ) in den Halbleiterkörper (2 ) eingebracht ist und dass zumindest auf Teilen der Oberfläche (9 ,10 ) des oder der Gräben (8 ) die dielektrische Schicht (5 ) angeordnet ist. - Halbleiteranordnung nach einem der Ansprüche 16 oder 17, dadurch gekennzeichnet, dass die dielektrische Schicht (
5 ) als Kondensatordielektrikum, insbesondere eines STI-Halbleiterbauelementes, und/oder als Gateoxid, insbesondere eines feldeffektgesteuerten Halbleiterbauelementes, ausgebildet ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004031453A DE102004031453B4 (de) | 2004-06-29 | 2004-06-29 | Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur |
US11/167,946 US20060017132A1 (en) | 2004-06-29 | 2005-06-28 | Method for producing a dielectric and semiconductor structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004031453A DE102004031453B4 (de) | 2004-06-29 | 2004-06-29 | Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004031453A1 true DE102004031453A1 (de) | 2006-02-09 |
DE102004031453B4 DE102004031453B4 (de) | 2009-01-29 |
Family
ID=35612695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004031453A Expired - Fee Related DE102004031453B4 (de) | 2004-06-29 | 2004-06-29 | Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060017132A1 (de) |
DE (1) | DE102004031453B4 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652343B1 (ko) * | 2004-12-31 | 2006-11-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
KR20090050899A (ko) * | 2007-11-16 | 2009-05-20 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
US7704884B2 (en) * | 2008-04-11 | 2010-04-27 | Micron Technology, Inc. | Semiconductor processing methods |
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