DE102004030237A1 - Herstellungsverfahren für ein Halbleiterbauelement - Google Patents

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Masaharu Yamaji
Akio Kitamura
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Abstract

Eine Vielzahl von Gräben von etwa 1 mum Länge in einer ersten Richtung, welche eine zweite Richtung quert, werden in einem Halbleitersubstrat in der ersten Richtung angeordnet gebildet. Ionenimplantation wird schräg relativ zu den Seitenflächen jedes Grabens, welche quer zur zweiten Richtung liegen, durchgeführt. Danach wird Ionenimplantation senkrecht zu der Grundfläche eines jeden Grabens durchgeführt. Sodann werden Oxidation und Drive-in durchgeführt, wobei die Halbleiterbereiche zwischen den benachbarten Gräben oxidiert werden und jeder Graben dadurch mit einem Oxid gefüllt wird, um einen Zustand zu erhalten, bei dem eine breite Grabenzone, so wie diese durch eine Verbindung der Gräben erhalten würde, mit einem Oxid gefüllt ist. Gleichzeitig werden die Dotierstoffionen, die um die Gräben herum implantiert wurden, in der ersten Richtung diffundiert, wobei eine gleichmäßige Offset-Drain-Zone um die Grabenzone herum gebildet wird.

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für ein Halbleiterbauelement, wie beispielsweise einen lateralen Graben- oder Trench-MOSFET mit hoher Durchbruchspannung, wie er beispielsweise in Leistungs-ICs und dergleichen eingesetzt wird. Die Erfindung betrifft insbesondere ein Herstellungsverfahren eines Halbleiterbauelements, das eine optimale Dotierstoffdiffusion aufweist und ein optimales Verfahren zum Einbringen eines Oxids in eine Graben-Zone (Trench-Zone) in einem Verfahren, bei dem eine Offset-Drain-Zone um die Graben-Zone gebildet wird.
  • Es sind mehrere Grabentechniken untersucht worden, beispielsweise Verfahren zur Bildung von Kondensatoren in DRAMs und SOI-Techniken zur Isolierung von Bauteilen sowie Trench-Gate-Techniken für diskrete MOSFETs. In den vergangenen Jahren wurden Vorschläge gemacht, bei denen Grabentechniken angewandt werden bei lateralen Trench-MOSFETs mit hoher Durchbruchspannung, welche in integrierten Leistungsschaltkreisen und dergleichen benutzt werden.
  • Unter den Ausführungen lateraler Trench-MOSFETs mit hoher Durchbruchspannung gibt es eine Ausführung, bei der eine Offset-Drain-Zone um einen Graben herum gebildet wird. Die Bildung einer Offset-Drain-Zone um einen Graben benötigt eine Technik zur Implantation von Dotierstoffionen um den Graben herum bei einer optimalen Konzentration und eine Technik zum Einbringen einer Isolationsschicht wie einer Oxidschicht in einen breiten Graben (JP-A-2003-37267).
  • Für die Technik der Ionenimplantation zur Bildung einer Offset-Drain-Zone um einen Graben herum und die Technik zum Einbringen einer Isolationsschicht in einen breiten Graben gibt es im Wesentlichen keine effektiven Vorschläge oder Berichte, außer den Vorschlägen in der JP-A-2003-37267, die jedoch noch verbesserungsbedürftig sind.
  • Aufgabe der Erfindung ist es daher, ein Verfahren zur Herstellung eines Halbleiterbauelements anzugeben, welches ein Verfahren zum Einbringen von Dotierstoffionen in einen Bereich um einen Graben herum mit einer optimalen Konzentration und die Diffusion der Dotierstoffionen umfasst und ein Verfahren zum Einbringen eines Oxides oder dergleichen in einen weiten Graben, um einen lateralen Trench-MOSFET mit hoher Durchbruchspannung zu erhalten, der eine Offset-Drain-Zone um den Graben herum aufweist.
  • Die genannte Aufgabe wird erfindungsgemäß durch ein Verfahren nach einem der Ansprüche 1, 5 oder 6 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
  • Bei der Ausführung gemäß Anspruch 5 werden die Halbleiterbereiche zwischen den Gräben oxidiert und dadurch miteinander verbunden. Auf diese Weise kann ein breiter mit Oxid gefüllter Bereich in dem Halbleitersubstrat gebildet werden.
  • Bei der Ausführung gemäß Anspruch 6 werden die Bereiche des Halbleiters, die zwischen den Gräben liegen, oxidiert und in die Gräben aufgeweitet. Die verbleibenden Spalte werden mit einem eingebrachten Oxid gefüllt. Auf diese Weise kann ein breiter Bereich, welcher mit einem Oxid gefüllt ist, in dem Halbleitersubstrat gebildet werden.
  • Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend im einzelnen mit Bezug auf die Zeichnungen beschrieben. Es zeigen:
  • 1 eine perspektivische Ansicht, teilweise im Schnitt, eines beispielhaften Halbleiterbauelements, welches nach einem erfindungsgemäßen Verfahren hergestellt wurde;
  • 2 Vertikalschnittansichten, die Zwischenstrukturen eines Halbleiterbauelementes während eines Herstellungsverfahrens nach einer ersten Ausführungsform der Erfindung darstellen;
  • 3 Vertikalschnittansichten, die Zwischenstrukturen eines Halbleiterbauelementes in dem Herstellungsverfahren entsprechend der ersten Ausführungsform der Erfindung darstellen;
  • 4 Vertikalschnittansichten, die Zwischenstrukturen des Halbleiterbauelements in dem Herstellungsprozess entsprechend der ersten Ausführungsform der Erfindung darstellen;
  • 5 Vertikalschnittansichten, die Zwischenstrukturen des Halbleiterbauelements in dem Herstellungsverfahren entsprechend der ersten Ausführungsform der Erfindung darstellen;
  • 6 eine Schnittdarstellung entlang der Linie A-A in 3(f);
  • 7 einen Schnitt entlang der Linie B-B in 4(g);
  • 8 einen perspektivischen Teilschnitt, der eine Zwischenstruktur eines Halbleiterbauelementes während des Herstellungsverfahrens entsprechend einer zweiten Ausführungsform der Erfindung zeigt;
  • 9 Vertikalschnittansichten, die Zwischenstrukturen des Halbleiterbauelementes in dem Herstellungsverfahren entsprechend der zweiten Ausführungsform der Erfindung darstellen;
  • 10 einen perspektivischen Teilschnitt, der eine Zwischenstruktur eines Halbleiterbauelements in dem Herstellungsverfahren entsprechend einer dritten Ausführungsform der vorliegenden Erfindung; und
  • 11 einen perspektivischen Teilschnitt, der eine Zwischenstruktur des Halbleiterbauelements während des Herstellungsverfahrens entsprechend der dritten Ausführungsform der Erfindung zeigt.
  • Erste Ausführungsform
  • 1 ist eine perspektivische Darstellung, teilweise im Schnitt, die den Aufbau eines exemplarischen lateralen Trench-MOSFET zeigt, der nach einem erfindungsgemäßen Verfahren hergestellt worden ist. Wie 1 zeigt, weist der laterale Trench-MOSFET ein P-leitendes Halbleitersubstrat 1 auf, eine Trench- oder Grabenzone 2, eine N–-Offset-Drain-Zone 3, ein Oxid 4, welches die Grabenzone 2 ausfüllt, eine P-Wannenzone 5, eine P-leitende Basiszone 6, eine N+-Source-Zone 7, eine N+-Drain-Zone 8, einen Gateoxidfilm 9 und eine Gate-Elektrode 10.
  • Die Grabenzone 2 nimmt einen Oberflächenbereich des Halbleitersubstrats 1 (einschließlich dessen Oberfläche selbst) ein und ist ausgefüllt mit dem Oxid 4. Die N–-Offset-Drain-Zone 3 ist um die Grabenzone 2 herum gebildet und umgibt so die Seitenflächen und die Grundfläche der Grabenzone 2. Die P-Wannenzone 5 ist in einem Oberflächenbereich auf der Source-Seite der Grabenzone 2 gebildet, so dass sie der Außenseite der N–-Offset-Drain-Zone 3 benachbart ist.
  • Die P-leitende Basiszone 6 ist in einem Oberflächenbereich der P-Wannenzone 5 gebildet. Die N+-Source-Zone 7 ist in einem Oberflächenbereich der P-leitenden Basiszone 6 gebildet, so daß sie von der N–-Offset-Drain-Zone 3 getrennt ist. Die N+-Drain-Zone 8 ist in einem Oberflächenbereich des Halbleitersubstrats 1 auf der Drain-Seite der Grabenzone 2 gebildet, d.h. auf der der Source-Seite gegenüberliegenden Seite. Der Gateoxidfilm 9 ist auf den Oberfläche von der N+-Source-Zone 7 bis zum sourceseitigen Teil der N–-Offset-Drain-Zone 3 gebildet. Die Gate-Elektrode 10 erstreckt sich bis zur Oberfläche der Grabenzone 2 und ist gebildet auf dem Gateoxidfilm 9.
  • Obwohl in 1 nicht dargestellt sind des Weiteren ein isolierender Zwischenschichtfilm, eine Source-Elektrode, eine Drain-Elektrode und ein Passivierungsfilm vorhanden. Der isolierende Zwischenschichtfilm bedeckt die Gate-Elektrode 10 und die Grabenzone 2. Die Sourceelektrode ist elektrisch verbunden mit der P-leitenden Basiszone 6 und der N+-Source-Zone 7. Die Drainelektrode ist elektrisch verbunden mit der N+-Drain-Zone 8. Der Passivierungsfilm bedeckt das gesamte Halbleiterbauelement.
  • Nachfolgend wird das Herstellungsverfahren des lateralen Trench-MOSFET mit der Struktur gemäß 1 beschrieben. Zum leichteren Verständnis der Beschreibung werden die Richtung (erste Richtung) parallel zur N+-Source-Zone 7 und zur N+-Drain-Zone 8 als Z-Richtung, die Richtung (zweite Richtung) quer zur N+-Source-Zone 7 und zur N+-Drain-Zone 8 als X-Richtung und die Tiefenrichtung des Halbleitersubstrats 1 als Y-Richtung bezeichnet.
  • Die 2 bis 5 dienen der Beschreibung des Herstellungsverfahrens und sind vertikale Schnittansichten, die Zwischenschritte im Herstellungsverfahren des Halbleiterbauelements zeigen. Zunächst wird ein P-leitendes Halbleitersubstrat 1 vorbereitet (siehe 2(a)), und ein Oxidfilm 21 mit beispielsweise 1 μm Dicke wird auf der Oberfläche des Halbleitersubstrats 1 gebildet, indem dieses oxidiert wird (siehe 2(b)). Danach wird ein Resist 22 auf dem Oxidfilm 21 angebracht (siehe 2(c)). Danach wird ein Bereich des Resists 22, unter dem die Grabenzone geformt werden soll, in Form eines Schlitzes durch Belichten und Entwickeln entfernt (siehe 3(d)).
  • Nachfolgend wird geätzt, indem das verbliebene Resist als Maske benutzt wird, wobei eine Oberfläche des Halbleitersubstrates, unter dem die Grabenzone 2 geformt werden soll, in schlitzartiger Form freigelegt wird (siehe 3(e)). Danach wird das Resist 22 durch Resist-Ashing (siehe 3(f)) entfernt. 6 ist eine Schnittdarstellung entlang der Linie A-A in 3(f) und zeigt die Oberfläche des Substrates mit Blick in der X-Richtung, welches nach dem Resist-Ashing erhalten wird.
  • Danach wird das Silizium geätzt, indem als Maske der zurückgebliebene Oxidfilm 21, der auf der Oberfläche des Substrates verbleibt, benutzt wird, wobei eine Vielzahl an Gräben 23, jeder davon 20 μm in der Länge (d.h. Länge in der X-Richtung), 20 μm in der Tiefe (d.h. Länge in der Y-Richtung) und 1 μm in der Breite (d.h. Länge in der Z-Richtung), in dem Halbleitersubstrat 1 in Abständen (in Z-Richtung) von beispielsweise 1 μm gebildet wird (siehe 4(g)).
  • 7 ist ein Schnitt entlang der Linie B-B in 4(g) und zeigt eine Oberfläche des Substrates mit Blick in der X-Richtung, wie diese nach dem Ätzen der Gräben erhalten wird. Wie in 7 dargestellt, sind die schlitzartigen Gräben 23 in der Z-Richtung angeordnet. In 1 deuten Hilfslinien (strichpunktierte Linien) an der Oberfläche des Oxides 4, welches die Grabenzone 2 füllt, die schlitzartigen Gräben an, die in der Z-Richtung angeordnet sind.
  • Nachfolgend werden Phosphorionen als N-Dotierstoffionen in Richtungen eingebracht, die relativ zu den Seitenflächen 24 der Gräben 23, welche parallel zur Z-Richtung liegen, somit quer zur X-Richtung (siehe 4(h)), schräg verlaufen. Die Menge der eingebrachten Ionen beträgt 2,8 × 1012 cm–2. Der Ionenimplantationswinkel θ, d.h. der Winkel, der gebildet wird durch die Ionenimplantationsrichtung und die Seitenflächen 24 der Gräben 23, welche die X-Richtung kreuzen, sollte 60° oder weniger sein und ist gegeben durch die folgende Gleichung: θ = tan–1 {Lx/(Ly + dy)}wobei Lx und Ly die Längen der Gräben 23 in der X-Richtung und der Y-Richtung sind und dy die Dicke der Ionenimplantierungsmaske ist.
  • Bei dieser zuvor beschriebenen Ausführungsform sind die Längen Lx und Ly der Gräben 23 in der X-Richtung und der Y-Richtung beide gleich 20 μm. Die Dicke dy der Ionenimplantierungsmaske, d.h. des Oxidfilms 21, ist gleich 1 μm. Mit diesen Dimensionen ist der Ionenimplantationswinkel θ etwa gleich 44°.
  • Die Ionenimplantation unter diesem Winkel ermöglicht es, Phosphorionen in das Halbleitersubstrat 1 nur über die Seitenflächen 24 der Gräben 23, welche die X-Richtung queren, zu implantieren. Dies liegt daran dass, die Grundflächen der Gräben 23, betrachtet in der Ionenimplantationsrichtung, durch den Oxidfilm 21 um die Gräben 23 herum abgedeckt werden (und dadurch die Phosphorionen die Grundflächen der Gräben 23 nicht erreichen), während die Seitenflächen 24 der Gräben 23, welche die X-Richtung kreuzen, durch den Oxidfilm 21 nicht abgedeckt werden. Daher hängt der Winkel θ der schrägen Ionenimplantation von den Längen Lx und Ly der Gräben 23 in der X-Richtung und der Y-Richtung und der Dicke dy des Oxidfilms 21 ab.
  • Danach werden Phosphorionen in der Richtung senkrecht zu den Grundflächen der Gräben 23, d.h. in der Richtung, welche unter einem Winkel von 0° (also parallel) relativ zu den Seitenflächen 24 der Gräben 23 (siehe 4(i)) verläuft, als N-leitende Dotierstoffionen implantiert. Mit diesem 0°-Ionenimplantationswinkel werden Phosphorionen nur durch die Grundfläche der Gräben 23 (siehe 5(j)) implantiert. In 4(i) und 5(j) deuten gestrichelte Linien entlang der Seitenflächen 24 bzw. der Grundfläche des Grabens 23 implantierte Dotierstoffionen an.
  • Um die Oberflächenkonzentration von Phosphorionen in den Bereichen der N–-Offset-Drain-Zone 3, die den Seitenflächen der Gräben 23 benachbart sind, mit der von Teilen benachbart zu den Grundfläche der Gräben zu egalisieren, wird die Menge an Implantationsionen durch die Grundflächen auf das (1√2)-fache der Menge gesetzt, die durch die Seitenflächen 24 eingebracht wurde. Daher ist die Menge der Ionenimplantation während der 0°-Ionenimplantation beispielsweise 2 × 1012 cm–2. Bei der zuerst durchgeführten schrägen Ionenimplantation werden keine Phosphorionen in die Zonen implantiert, die den Grundflächen der Gräben 23 benachbart sind, so daß auch keine lokalen Zonen hoher Phosphorionenkonzentration in diesen Zonen entstehen.
  • Danach werden Oxidation und Drive-in durchgeführt, um eine Diffusionstiefe xj von beispielsweise etwa 4 μm zu erhalten. Dabei werden die Halbleiterbereiche zwischen den Gräben 23 oxidiert, wobei 2 μm dicke Oxidschichten gebildet werden. Die Gräben 23 selbst werden mit dem Oxid gefüllt und die Halbleiterbereiche zwischen den Gräben 23 werden zu vollständigen Oxidschichten um einen Zustand zu schaffen, bei dem die Gräben 23 miteinander verbunden sind und die mit Oxid 4 gefüllte Grabenzone 2 entsteht.
  • Während der zuvor genannten thermischen Oxidation werden die Dotierstoffionen, die durch die Seitenflächen 24 der Gräben 23, die die X-Richtung und die Grundfläche queren, implantiert wurden, auch in der Z-Richtung diffundiert. Im Ergebnis sind die Dotierstoffdiffusionszonen um die Gräben 23 miteinander verbunden, wobei eine gleichmäßige N–-Offset-Drain-Zone 3 um die Grabenzone 2 gebildet wird (siehe 5(k)).
  • Danach werden der Oxidfilm 21 auf der Oberfläche des Halbleitersubstrates entfernt (siehe 5(l)) und die P-Wannenzone 5, die P-leitende Basiszone 6, die N+-Source-Zone 7, die N+-Drain-Zone 8, der Gateoxidfilm 9 und die Gate-Elektrode 10 mit bekannten Verfahren hergestellt. Danach werden der isolierende Zwischenschichtfilm, die Source-Elektrode, die Drain-Elektrode und der Passivierungsfilm hergestellt, womit ein lateraler Trench-MOSFET mit dem Aufbau der 1 fertiggestellt wird.
  • Die zuvor beschriebene erste Ausführungsform macht es möglich, eine Vielzahl schlitzartiger Gräben 23 zu bilden, so dass diese in der Breitenrichtung der Kanäle zwischen Source und Drain des MOSFET aneinandergereiht sind, wobei Dotierstoffionen um die schlitzartigen Gräben 23 herum mit einer optimalen Konzentration implantiert werden, die Dotierstoffionen diffundiert werden und eine Oxidschicht in einer breiten Grabenzone 2 vergraben wird. Auf diese Weise wird ein lateraler Trench-MOSFET mit einer hohen Durchbruchsspannung und der Offset-Drain-Zone 3 um eine weite Grabenzone 2 herum erhalten. Des weiteren können die Dotierstoffkonzentration der Bereiche der Offset-Drain-Zone 3, die einer jeweiligen Seitenfläche der Grabenzone 2 benachbart sind, und diejenige des Bereichs der Offset-Drain-Zone 3, welcher der Grundfläche der Grabenzone 2 benachbart ist, dadurch auf optimale Werte eingestellt werden, dass Ionen getrennt in diese beiden Arten von Bereichen implantiert werden.
  • Die Dotierstoffkonzentration der Bereiche der N–-Offset-Drain-Zone 3, die den jeweiligen Seitenflächen der Grabenzone 2 benachbart sind, kann entweder geringer oder höher gesetzt werden als die des Bereichs der N–-Offset-Drain-Zone 3, der der Grundfläche der Grabenzone 2 benachbart ist.
  • Beispielsweise können die Dotierstoffkonzentration von Bereichen der N–-Offset-Drain-Zone 3, die den Seitenflächen der Grabenzone 2 benachbart sind, auf 2 × 1015 cm–3 gesetzt werden und die des Bereichs der N–-Offset-Drain-Zone 3, der der Grundfläche der Grabenzone 2 benachbart ist, auf 3 × 1015 cm–3. Eine hohe Durchbruchsspannung von 700 Volt kann erreicht werden, selbst wenn die Dotierstoffkonzentration nur in dem Bereich der N–-Offset-Drain-Zone 3, der der Grundfläche der Grabenzone 2 benachbart ist, höher gesetzt wird. Der Diffusionswiderstand kann dort verringert werden. So kann der Zielkonflikt zwischen der Durchbruchsspannung des Bauteils und dem Widerstand pro Flächeneinheit durch separates Implantieren von Ionen durch die Seitenflächen und die Grundfläche entschärft werden.
  • Zweite Ausführungsform
  • Bei einer zweiten Ausführungsform wird die Grabenzone 2 mit dem Oxid 4 durch das Abscheiden eines Oxidfilmes gefüllt, nachdem die Ionenimplantation zur Bildung der N–-Offset-Drain-Zone 3, die Oxidation und das Drive-in ausgeführt wurden. Die 8 und 9 zeigen ein Herstellungsverfahren nach der zweiten Ausführungsform und sind eine perspektivische Ansicht, teilweise in Schnitt, bzw. vertikale Schnitte, welche aufeinander folgende Zwischenschritte bei der Herstellung eines Halbleiterbauelementes zeigen.
  • Das Siliziumätzen wird durchgeführt unter Nutzung eines verbliebenen Oxidfilmes 21 als einer Maske in der gleichen Art und Weise wie in der ersten Ausführungsform, wobei eine Vielzahl von Gräben 23, von denen jeder 20 μm lang ist, (d.h. die Länge in der X-Richtung), 20 μm tief ist (d.h. Länge in der Y-Richtung), und 3 μm breit ist (d.h. Länge in der Z-Richtung), in Intervallen (in der Z-Richtung) von beispielsweise 1 μm in dem Halbleitersubstrat 1 gebildet werden. Beispielsweise werden in der Darstellung der 8 zehn Gräben 23 gebildet, obwohl es keine Begrenzung bezüglich der Anzahl der Gräben 23 gibt.
  • Danach wird in der gleichen Art und Weise wie in der ersten Ausführungsform eine schräge Ionenimplantation durch die Seitenflächen der Gräben 23, welche die X-Richtung queren, und eine Ionenimplantation durch die Grundflächen der Gräben 23 durchgeführt. 8 zeigt den Zustand zu diesem Zeitpunkt. In 8 deuten gestrichelte Linien parallel zu den Seitenflächen bzw. den Grundflächen der Gräben 23 den implantierten Dotierstoff an.
  • Danach werden Oxidation und Drive-in durchgeführt, wobei eine gleichmäßige N–-Offset-Drain-Zone 3 um die Grabenzone 2 herum gebildet wird. Nun werden die Halbleiterbereiche zwischen den Gräben 23 oxidiert, wobei 2 μm dicke Oxidschichten gebildet werden. Die Halbleiterbereiche zwischen den Gräben 23 werden zu komplett oxidierten Schichten 31. Es verbleiben jedoch Spalte 32 von etwa 1 μm in den jeweiligen Gräben 23 und ein Zustand, bei dem die Gräben 23 komplett mit Oxid gefüllt sind, wird nicht erreicht (siehe 9(a)).
  • Daher werden die Spalte 32 in den entsprechenden Gräben mit einem Oxidfilm 33 aus TEOS, HTO oder dergleichen durch Abscheiden des Oxidfilms 33 (siehe 9(b)) gefüllt. Danach wird der Oxidfilm 33 auf der Oberfläche des Halbleitersubstrats durch Rückätzen entfernt. Im Ergebnis wird erreicht, dass die Grabenzone 2 mit Oxid 4 gefüllt ist, d.h. mit den Oxidschichten 31, die durch die thermische Oxidation gebildet wurden, und dem abgeschiedenen Oxidfilm 33 (9(c)).
  • Danach werden die P-Wannenzone 5, die P-leitende Basiszone 6, die N+-Source-Zone 7, die N+-Drain-Zone 8, der Gateoxidfilm 9, und die Gate-Elektrode 10 mit bekannten Verfahren hergestellt. Schließlich werden der isolierende Zwischenschichtfilm, die Source-Elektrode, eine Drain-Elektrode und die Passivierungsschicht hergestellt, womit ein lateraler Trench-MOSFET mit der Struktur der 1 entsteht.
  • Bei der zweiten Ausführungsform kann eine noch breitere Grabenzone 2 mit Oxid 4 gefüllt werden, da der Oxidfilm 33 nach der thermischen Oxidation abgeschieden wird. So erhält man einen lateralen Trench-MOSFET mit hoher Durchbruchsspannung mit einer Offset-Drain-Zone 3 um eine breitere Grabenzone 2.
  • Dritte Ausführungsform
  • Wie in 10 gezeigt wird, sind bei einer dritten Ausführung mehrere Grabenanordnungen 41 und 42 in X-Richtung hintereinander angeordnet. Jede der Grabenanordnungen 41 und 42 weist einer Vielzahl von langen und schmalen Gräben 23 auf, die sich in X-Richtung erstrecken und in der Z-Richtung nebeneinander angeordnet sind. Die 10 und 11 sind perspektivische Ansichten, teilweise im Schnitt, welche Zustände nach dem Ätzen der Gräben bzw. der Ionenimplantation zeigen.
  • Im Beispiel der 10 sind zwei Grabenanordnungen 41 und 42, in denen jeweils zehn Gräben 23 in der Z-Richtung nebeneinander liegen, in dem Halbleitersubstrat 1 so eingebracht, dass sie in der X-Richtung angeordnet sind (die Erfindung ist nicht auf dieses Beispiel begrenzt). Der Halbleiterbereich zwischen der einen Grabenanordnung 41 und der anderen Grabenanordnung 42 hat eine solche Breite (beispielsweise 1 μm), dass er vollständig durch eine thermische Oxidation zu einem Oxid umgewandelt werden kann.
  • Das Herstellungsverfahren der dritten Ausführungsform ist gleich dem der ersten oder der zweiten Ausführungsform mit der Ausnahme, dass der Oxidfilm 21, der als Maske für das Bilden der Gräben 23 benutzt wird, ein Muster aufweist das dem Grabenmuster der 10 entspricht. Daher wird der Herstellungsprozess hier nicht beschrieben.
  • Da eine Vielzahl von Gräben 23 nicht nur in der Z-Richtung sondern auch in der X-Richtung gebildet werden, kann bei der dritten Ausführungsform eine Grabenzone 2, die in der X-Richtung noch breiter ist, mit dem Oxid 4 gefüllt werden. Auf diese Weise kann ein lateraler Trench-MOSFET mit einer hohen Durchbruchspannung mit der Offset-Drain-Zone 3 um die breitere Grabenzone 2 hergestellt werden. Des Weiteren kann vermieden werden, dass ein langer und schmaler verbleibender Halbleiterbereich zwischen Gräben 23, die jeweils in der Z-Richtung benachbart sind, während eines Prozesses wie der Ionenimplantation oder der Oxidation/Drive-in fällt, der nach der Bildung der Gräben durchgeführt wird.
  • Die Erfindung ist nicht auf die zuvor beschriebenen Ausführungsformen beschränkt, und verschiedene Veränderungen sind denkbar. Beispielsweise sind die zuvor genannten Zahlenwerte zu Abmessungen, Konzentrationen usw. nur Beispiele, auf die die Erfindung nicht beschränkt ist. Eine mögliche Modifikation besteht darin, dass voneinander unabhängige N–-Offset-Drain-Zonen 3 durch Ionenimplantation und Oxidation bzw. Drive-in gebildet werden, die mit den entsprechenden Gräben 23 korrespondieren.
  • Die Erfindung kann in gleicher Weise angewandt werden auf den Fall, dass der erste Leitfähigkeitstyp der N-Typ und der zweite Leitfähigkeitstyp der P-Typ ist. Die Erfindung kann nicht nur auf P-dotierte Halbleitersubstrate, sondern auch auf N-dotierte Halbleitersubstrate angewandt werden. Die Anwendungsfälle der Erfindung sind nicht limitiert auf einen lateralen Trench-MOSFET mit hoher Durchbruchsspannung, vielmehr kann die Erfindung in weitem Umfang angewandt werden auf den Verfahrensschritt des Formens von Gräben eines Halbleiterbauelements mit einer Grabenstruktur, wie bei einem IGBT, bei dem Dotierstoffzonen mit unterschiedlicher Leitfähigkeit in der Drain-Zone gebildet werden.
  • Die Erfindung ermöglicht es, Dotierstoffionen um Gräben herum mit einer optimalen Konzentration zu implantieren und die Dotierstoffionen zu diffundieren und eine Oxidschicht oder dergleichen in eine breite Grabenzone einzubringen. So wird ein lateraler Trench-MOSFET mit hoher Durchbruchsspannung und einer Offset-Drain-Zone um eine breite Grabenzone herum erhalten.

Claims (7)

  1. Herstellungsverfahren für ein Halbleiterbauelement mit einer Source-Zone (7) einer zweiten Leitfähigkeit und einer Drain-Zone (8) der zweiten Leitfähigkeit, welche Oberflächenschichten eines Halbleitersubstrats (1) einer ersten Leitfähigkeit sind und parallel zueinander angeordnet sind, und mit einer Drain-Drift-Zone (3) der zweiten Leitfähigkeit, welche zwischen der Source-Zone (7) und der Drain-Zone (8) angeordnet und von der Source-Zone (7) getrennt ist, dadurch gekennzeichnet, dass das Verfahren folgende Schritte umfasst: Bilden einer Vielzahl von Gräben (23) in dem Halbleitersubstrat (1), so dass diese in einer ersten Richtung, in der die Source-Zone (7) und die Drain-Zone (8) parallel zueinander verlaufen, angeordnet sind, wobei die Länge jedes Grabens in der ersten Richtung kürzer ist als seine Länge in einer zweiten Richtung, die quer zur Source-Zone (7) und Drain-Zone (8) verläuft; Implantieren von Dotierstoffionen nur in Bereiche des Halbleitersubstrats (1), die parallel zur ersten Richtung verlaufenden Seitenflächen (24) der Gräben (23) benachbart sind, und zwar durch Einbringen der Dotierstoffionen in Richtungen, die, in Ebenen parallel zu der zweiten Richtung, schräg zu den genannten Seitenflächen (24) verlaufen; und Implantieren von Dotierstoffionen in einen Bereich des Halbleitersubstrats (1), der an die Grundfläche der einzelnen Gräben (23) angrenzt, indem die Dotierstoffionen senkrecht zu der Grundfläche eingebracht werden.
  2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gräben (23) senkrecht zu einer Oberfläche des Halbleitersubstrats (1) ausgebildet sind, und dass die schräge Ionenimplantation unter einem Implantationswinkel θ relativ zu den genannten Seitenflächen (24) von 60° oder weniger ist durchgeführt wird, wobei θ = tan–1 [(Länge der Gräben in der zweiten Richtung)/{(Tiefe der Gräben) + (Tiefe einer Ionenimplantationsmaske)}].
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass es weiter umfasst den Schritt des Diffundierens der Dotierstoffionen, welche in das Halbleitersubstrat (1) implantiert worden sind, in der ersten Richtung durch Erhitzen des Halbleitersubstrats (1) und dadurch Bilden eines gleichmäßigen zusammenhängenden Dotierstoff-Diffusions-Bereiches, der sich über die Länge des Bereichs alle Gräben (23) erstreckt.
  4. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass es weiter umfasst den Schritt des Diffundierens der Dotierstoffionen, welche in das Halbleitersubstrat (1) implantiert worden sind, durch Erhitzen des Halbleitersubstrats (1) und dabei Bilden von unabhängigen Dotierstoff-Diffusions-Bereichen, die zu den jeweiligen Gräben (23) korrespondieren.
  5. Herstellungsverfahren für ein Halbleiterbauelement mit einer Source-Zone (7) einer zweiten Leitfähigkeit und einer Drain-Zone (8) der zweiten Leitfähigkeit, welche Oberflächenschichten eines Halbleitersubstrats (1) einer ersten Leitfähigkeit sind, und mit einer Drain-Drift-Zone (3) der zweiten Leitfähigkeit, welche zwischen der Source-Zone (7) und der Drain-Zone (8) und getrennt von der Source-Zone (7) angeordnet ist, dadurch gekennzeichnet, dass es folgende Schritte umfasst: Bilden einer Vielzahl von Gräben (23) in dem Halbleitersubstrat (1), so dass diese in einer ersten Richtung, in der die Source-Zone (7) und die Drain-Zone (8) parallel zueinander verlaufen, angeordnet sind, wobei die Länge jedes Grabens in der ersten Richtung kürzer ist als seine Länge in einer zweiten Richtung, die quer zur Source-Zone (7) und Drain-Zone (8) verläuft; und Erhitzen des Halbleitersubstrats (1), um die Halbleiterbereiche zu oxidieren, die zwischen gegenüberliegenden Bereichen der Gräben (23) liegen, und dadurch Füllen jedes der Gräben mit einem Oxid.
  6. Verfahren zur Herstellung eines Halbleiters mit einer Source-Zone (7) einer zweiten Leitfähigkeit und einer Drain-Zone (8) der zweiten Leitfähigkeit, welche Oberflächenschichten eines Halbleitersubstrats (1) einer ersten Leitfähigkeit sind, und mit einer Drain-Drift-Zone (3) der zweiten Leitfähigkeit, welche zwischen der Source-Zone (7) und der Drain-Zone (8) und getrennt von der Source-Zone (7) angeordnet ist, dadurch gekennzeichnet, dass es folgende Schritte umfasst: Bilden einer Vielzahl von Gräben (23) in dem Halbleitersubstrat (1) in einer Weise, dass diese in einer ersten Richtung angeordnet sind, in der sich die Source-Zone (7) und die Drain-Zone (8) parallel zueinander erstrecken, wobei die Länge jedes Grabens in der ersten Richtung kürzer ist als seine Länge in einer zweiten Richtung, welche quer zur Source-Zone (7) und Drain-Zone (8) verläuft; Erhitzen des Halbleitersubstrats (1) zur Bildung von Oxidschichten (31) parallel zu den Seitenflächen (24) und einer Grundfläche jedes der Gräben (23), um so einen Spalt (32) zu belassen, der einen mittleren Bereich jedes der Gräben (23) einnimmt; und Ausfüllen des Spaltes mit einem Oxid (33) durch Abscheiden des Oxides in dem Spalt.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass mehrere Sätze von Gräben (23), die in einer ersten Richtung angeordnet sind, in einer zweiten Richtung angeordnet sind, um so eine Vielzahl an Grabenanordnungen (41, 42) zu bilden.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791270B2 (en) 2004-09-17 2010-09-07 Semiconductor Energy Laboratory Co., Ltd Light-emitting device with reduced deterioration of periphery
CN104916674B (zh) * 2015-04-17 2017-10-31 东南大学 一种电流增强型横向绝缘栅双极型晶体管
CN107251232B (zh) * 2015-12-11 2020-10-09 马克斯半导体股份有限公司 横向半导体功率组件
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device
CN112531026B (zh) * 2019-09-17 2022-06-21 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2002A (en) * 1841-03-12 Tor and planter for plowing
JPH0897411A (ja) * 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
JP3395603B2 (ja) * 1997-09-26 2003-04-14 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
JP2003037267A (ja) * 2001-05-18 2003-02-07 Fuji Electric Co Ltd 半導体装置の製造方法
DE10221808B4 (de) * 2001-05-18 2010-01-07 Fuji Electric Co., Ltd., Kawasaki Verfahren zur Herstellung eines lateralen MOSFETs

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