DE102004020834A1 - Herstellungsverfahren für eine Halbleiterstruktur - Google Patents

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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Halbleiterstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (1); Vorsehen und Strukturieren einer Siliziumnitridschicht (3) auf dem Halbleitersubstrat (1) als oberste Schicht einer Grabenätzmaske; Bilden von einem Graben (5) in einem ersten Ätzschritt mittels der Grabenätzmaske; konformes Abscheiden einer Linerschicht (10) aus Siliziumoxid über der resultierenden Struktur, welche in dem Graben (5) einen in die Tiefe reichenden Spalt (SP) belässt; Durchführen eines V-Plasmaätzschrittes zum Ausbilden eines V-Profils der Linerschicht (10) im Graben (5); wobei die Linerschicht (10) bis unter die Oberseite der Siliziumnitridschicht (3) zurückgezogen wird; im V-Plasmaätzschritt eine Ätzgasmischung aus C¶5¶F¶8¶, O¶2¶ und einem Inertgas verwendet wird; das Verhältnis (V) von C¶5¶F¶8¶/O¶2¶ zwischen 2,5 und 3,5 liegt und die Selektivität des V-Plasmaätzschrittes zwischen Siliziumoxid und Siliziumnitrid mindestens 10 beträgt.

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Halbleiterstruktur.
  • Mit der ständigen Skalierung von Halbleiterbauelementen nimmt in der Regel auch das Aspektverhältnis (Tiefe/Breite) der auf Substraten ausgebildeten Graben- und Reliefstrukturen darin zu. Bei einem Strukturniveau von < 100 nm werden dabei zum Teil Öffnungswinkel um 0,1° erreicht. Die geringen Öffnungswinkel machen es zunehmend schwieriger, diese extrem steilen Profile zu füllen. Obwohl hochkonforme Abscheideverfahren (nahe 100 %) für die verschiedensten leitenden oder isolierenden Füllschichten speziell entwickelt worden sind, kommt es durch geringste fertigungsbedingte Profilschwankungen zum Auftreten von nicht ideal geschlossenen Schließfugen (Voids) entlang der Mittelachse solcher gefüllter Graben- und Reliefstrukturen.
  • Die besonderen Nachteile solcher Voids sind darin zu sehen, dass diese den geometrischen Querschnitt leitfähiger Füllungen unkontrolliert verringern und dadurch deren elektrischen Widerstand erhöhen oder andere Parameter nachteilig beeinflussen. So werden Speicherkondensatoren für DRAM-Zellen beispielsweise durch Deep-Trench-Ätzen, dielektrischer Beschichtung der Grabenwände und anschließender Füllung des Trenches mit einem leitfähigen Material hergestellt. Voids in dieser leitfähigen Füllung erhöhen deren Widerstand unkontrolliert.
  • Für den häufig auftretenden Fall, dass Füllungen von Gräben bzw. Reliefs aus funktionellen Gründen oberflächlich planarisiert oder (teilweise) rückgeätzt werden müssen (Recess Ätzen), führen Voids in der Füllung in Abhängigkeit von ihrer Größe zu lokalen Schwankungen in der Planarisierungs- bzw. Recess-Ätzrate. Das führt zu nicht kontrollierbaren Schwan kungen für die Tiefenlage und das Profil der planarisierten bzw. Recess-Flächen. In der Regel wird dabei der Voidbereich in Breite und Tiefe deutlich vergrößert. Das hat unter Umständen Auswirkungen auf die weitere Prozessierung und die Parameter dieser Anordnungen, indem ein nicht reproduzierbares (V-förmiges) Relief der Planarisierungs- bzw. Recess-Oberfläche der Primärfüllung in einer folgenden Schichtabscheidung reproduziert wird. Falls dann die Folgeschicht mittels anisotroper RIE-Ätzung (reaktives Ionenätzen) auf der Recess-Oberfläche wieder entfernt werden soll, gelingt das nicht vollständig. Die Ursache hierfür liegt darin, dass das Schichtmaterial der Folgeschicht bis tief in den Voidbereich hinein abgelagert worden ist. Das führt dann zu elektrischen Kurzschlüssen (bei isolierter Füllschicht und leitfähiger Folgeschicht) bzw. zu Unterbrechungen im Strompfad (bei leitfähiger Füllschicht und isolierender Folgeschicht und kann zusätzlich als Partikel- und Kontaminationsquelle bei der weiteren Prozessierung wirken.
  • Die Entstehung dieser Voids wurde bisher durch ein ausreichend V-förmiges Profil der Graben- bzw. Reliefstrukturen vermieden. Bei einer hochkonformen Abscheidung der Füllschicht wächst diese an ihrer Nahtstelle dadurch von unten nach oben voidfrei zu. Durch die weitere Skalierung der Strukturen kann der Flächenbedarf für die Wandneigung der Graben- bzw. Reliefstrukturen nicht mehr aufgebracht werden. Die reproduzierbare Einstellung sehr steiler Flanken der Graben- bzw. Reliefstrukturen ist extrem problematisch, wodurch diese Methode zunehmend versagt.
  • Eine andere praktisch erprobte Möglichkeit, das Void unabhängig vom Profil der Graben- oder Reliefstrukturen nachträglich zu schließen, besteht in der Anwendung einer zusätzlichen, dünnen konformen Abscheidung (Divot fill) aus dem gleichen Materialtyp (leitfähig oder isolierend) wie die primäre Füllschicht und anschließendes (nasschemisches) Entfernen der auf der Substratoberfläche und an den Seitenwänden der Reliefstruktur abgeschiedenen Divot-Fillschicht.
  • Dabei ist von Nachteil, dass die vor dem Divot-Fill erfolgenden Recess-Ätzungen nicht verbessert werden. Vor allem aber ist das Prozessfenster der Recess-Ätzung des Divot-Fill sehr klein. Entweder bleiben danach Reste auf der Substratoberfläche und den Wänden der Graben- oder Reliefstrukturen, oder das Void wird wieder vollständig oder zumindest teilweise geöffnet.
  • Aus der DE 102 25 941 A1 ist ein Verfahren zur Füllung von in einem Halbleitersubstrat ausgebildeten Graben- und Reliefstrukturen bekannt, wobei die Graben- und Reliefstrukturen in einem ersten Abscheideprozess mit einer ersten primären Füllschicht mit hoher Konformität und minimaler Rauhigkeit beschichtet werden, nachfolgend eine bis in eine vorgegebene Tiefe der Grabenstruktur gehende V-Ätzung zur Erzeugung eines V-Profiles vorgenommen wird und dann eine zweite primäre Füllschicht mit hoher Konformität und minimaler Rauhigkeit abgeschieden wird, bis die Graben- und Reliefstruktur vollständig geschlossen ist.
  • Insbesondere offenbart die DE 102 25 941 A1 , dass das V-Ätzen durch plasmachemisches Ätzen erfolgt, wobei die Ätzrate des so eingestellt wird, dass diese in die Tiefe der Graben- und Reliefstruktur gegenüber der Ätzrate an der Oberfläche des Halbleitersubstrates deutlich abnimmt.
  • Ein dort angegebenes Beispiel betrifft die Verhinderung von Voids in STI-Füllungen (shallow trench isolation), wobei die erste und zweite Füllschicht aus SiO2 sind.
  • In der Praxis hat sich herausgestellt, dass es Probleme bei der Umsetzung des aus der DE 102 25 941 A1 bekannten Verfahrens gibt, da mit fortschreitendem V-Ätzen die Kanten an der Oberseite der Grabenstruktur verrunden, nachdem die erste Füllschicht von der Oberseite entfernt worden ist. Auch ergeben sich Probleme, das gewünschte V-Profil zu erreichen.
  • Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine Halbleiterstruktur zu schaffen, das verbesserte V-Profile ergibt und mit dem die Kantenverrundung an der Oberseite der Grabenstruktur vermieden werden kann.
  • Erfindungsgemäss wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, eine spezielle Ätzgaszusammensetzung bzw. – konditionierung im V-Ätzschritt zu verwenden.
  • Vorteilhafterweise resultiert diese spezielle Ätzgaszusammensetzung in verbesserten V-Profilen und vermeidet eine Kantenverrundung an der Oberseite der Grabenstruktur aufgrund hoher Selektivität des V-Ätzschrittes von einem als Füllschicht verwendeten Siliziumoxid gegenüber einer Oberflächenschicht aus Siliziumnitrid.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
  • Gemäss einer bevorzugten Weiterbildung beträgt der Anteil des Inertgases der Ätzgasmischung das 20- bis 200-fache des gemeinsamen Anteils von C5F8 und O2.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist das Inertgas Ar.
  • Gemäss einer weiteren bevorzugten Weiterbildung liegt der Druck im V-Plasmaätzschritt zwischen 20 und 50 mTorr.
  • Gemäss einer weiteren bevorzugten Weiterbildung liegt die Leistung im V-Plasmaätzschritt zwischen 3 und 500 Watt.
  • Gemäss einer weiteren bevorzugten Weiterbildung wird, nachdem die Linerschicht bis unter die Oberseite der Siliziumnitridschicht zurückgezogen ist, eine Füllschicht in dem Graben vorgesehen, welche den Graben lunkerfrei füllt.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist die Füllschicht aus Siliziumoxid.
  • Gemäss einer weiteren bevorzugten Weiterbildung sind die Linerschicht und/oder die Füllschicht aus TEOS- oder HDP-Oxid.
  • Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • 1a–e zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als Ausführungsform der vorliegenden Erfindung; und
  • 2 zeigt eine schematische Darstellung der Ätzraten von Oxid und Nitrid in Abhängigkeit von der Ätzgaszusammensetzung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1a–e zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als erste Ausführungsform der vorliegenden Erfindung.
  • In 1A bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat, in dem mittels einer aus einer (nicht ge zeigten) Pad-Oxidschicht und einer darüberliegenden Pad-Nitridschicht 3 bestehenden Hartmaske Gräben 5 mit einer Tiefe von typischerweise 6 μm bis 8 μm eingebracht worden sind.
  • In einem ersten Prozessschritt gemäss 1B wird über der Struktur mit den Gräben 5 und der oben liegenden Pad-Nitridschicht 3 eine Linerschicht 10 aus TEOS konform abgeschieden. Dieser Prozessschritt soll eine Oberfläche mit geringerer Rauhigkeit für die folgenden Füllschritte erbringen. Wichtig ist dabei auch, dass die Linerschicht 10 die Gräben 5 nicht vollständig verschließt, sondern einen verhältnismäßig tiefreichenden Spalt SP auflässt.
  • Mit Bezug auf 1C erfolgt dann dann ein V-Plasmaätzschritt, bei dem als Ätzgase C5F8, O2 und Ar verwendet werden. Das Verhältnis V von C5F8 zu O2 beträgt ungefähr 3. Das Inertgas Argon wird zur Verdünnung um ca. einen Faktor 50 verwendet. Die Plasmaleistung beträgt 500 Watt und der Druck 30 mbar. Die Flüsse betragen 450 sccm (Ar), 6 sccm (C5F8) und 2 sccm (O2).
  • In 1C ist die anfängliche Phase des V-Plasmaätzschritts gezeigt, in der die Ätzung die Pad-Nitridschicht 3 noch nicht erreicht hat.
  • Weiter mit Bezug auf 1D ist das abschließende Resultat des V-Plasmaätzschritts gezeigt. Die Linerschicht 10 aus TEOS ist V-förmig bis in den Graben 5 hinein unter die Oberseite der Pad-Nitrid-Schicht 3 zurückgezogen.
  • Dabei wurden bei dem V-Plasmaätzschritt gemäß dieser Ausführungsform die Kanten K an der Oberseite der Padnitridschicht 3 nicht verrundet, da die Ätzgaszusammensetzung bzw. -Konditionierung eine Selektivität von ca. 20 der Oxidätzung gegenüber der Nitridätzung mit sich bringt. Die Ätzraten liegen dabei bei ca. 0,77 nm pro Sekunde für das Oxid und bei 0,04 nm pro Sekunde für das Nitrid.
  • Die Ursache für die V-Form bei dieser Ätzung liegt in einer erhöhten Polymerabscheidung im unteren Grabenbereich verursacht durch die Winkelverteilung der gestreuten Inertgasionen.
  • Schließlich erfolgt mit Bezug auf 1E ein Reinigungsschritt zur Entfernung von Polymerresten in den Gräben 5 und danach lunkerfreies Auffüllen der Gräben 5 mittels einer Füllschicht 20, welche im vorliegenden Beispiel auch aus TEOS besteht.
  • Optionalerweise kann die Füllschicht 20 aus TEOS anschließend durch einen CMP-Schritt (Chemisch Mechanisches Polieren) bis zur Oberseite der Padnitridschicht 3 zurückpoliert werden. Weiterhin möglich ist auch ein Annealen der Füllschicht 20 entweder vor oder nach dem optionalen CMP-Schritt.
  • 2 zeigt eine schematische Darstellung der Ätzraten von Oxid und Nitrid in Abhängigkeit von der Ätzgaszusammensetzung beim V-Plasmaätzschritt, wobei die Ätzraten ER in nm/s angegeben sind.
  • Deutlich erkennbar ist, dass die Ätzrate ER vom Oxid, welche durch die quadratischen Symbole angegeben ist, stets wesentlich höher ist als die Ätzrate vom Nitrid, welche durch die runden Symbole angegeben ist.
  • Die Ätzrate ER vom Oxid liegt bei einem Verhältnis V = 1 von C5F8 zu O2 bei ca. 1,8 nm/s und sinkt bis zu einem Verhältnis von V = 3 auf ca. 0,9 nm/s ab, wonach sie auch bei größer werdenden Verhältnissen V bis zu etwa 7 auf diesem Wert verbleibt.
  • Die Ätzrate von Nitrid liegt beim Verhältnis V = 1 bei ca. 0,3 nm/s und sinkt bis zu einem Verhältnis von V = 3 auf 0,04 nm/s ab. Bei einem größer werdenden Verhältnis bis zu einem Wert von V = 7 steigt die Ätzrate von Nitrid wieder auf den Wert von ca. 0,3 nm/s an.
  • Versuche haben ergeben, dass die Selektivität bei einem Verhältnis von V = 3 am größten ist, nämlich 20:1 beträgt. Aber auch Verhältnisse bis zu einem Wert von 2,5 einerseits und von 3,5 andererseits liefern noch gute Werte der Selektivität, welche größer als 10 sind. Mithin hat sich der mit VB bezeichnete Zusammensetzungsbereich als für die erfindungsgemäße V-Plasmaätzung besonders bevorzugt herausgestellt.
  • Bei kleineren Verhältnissen wird die Ätzrate vom Oxid zu hoch, und bei größer werdenden Verhältnissen wird die Polymerabscheidung im unteren Grabenbereich, welche für das V-Profil verantwortlich ist zu stark.
  • Bei den weiteren Parametern hat sich herausgestellt, dass eine Verdünnung der Ätzgase durch ein Inertgas, hier Argon, um einen Faktor 50 sehr gute Ergebnisse liefert. Allerdings liefern auch Verdünnungen zwischen 20 und 200 noch akzeptable Werte. Die Größe des Ätzgasflusses ist unkritisch. Hingegen sollte die Leistung des Plasmareaktors gering sein und zwischen 300 und 500 Watt liegen und auch der Druck in einem moderaten Bereich zwischen 20 und 50 mbar liegen.
  • Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Insbesondere ist die Erfindung prinzipiell für beliebige Graben- bzw. Reliefstrukturen anwendbar.
  • Obwohl bei der oben geschilderten Ausführungsform die Füllschicht 20 ebenfalls aus TEOS bestand, ist dies nicht unbedingt notwendig. Auch ist als Material für die Linerschicht bzw. Füllschicht prinzipiell jegliches Siliziumoxid verwend bar, und nicht nur TEOS, also insbesondere auch HDP-Oxid bzw. anderes CVD-Oxid.
  • 1
    Halbleitersubstrat
    3
    Padnitridschicht
    5
    Graben
    10
    Linerschicht
    20
    Füllschicht
    K
    Kante
    B1
    Ätzbereich
    B2
    Abscheidungsbereich
    VB
    bevorzugter Ätzbereich

Claims (8)

  1. Herstellungsverfahren für eine Halbleiterstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (1); Vorsehen und Strukturieren einer Siliziumnitridschicht (3) auf dem Halbleitersubstrat (1) als oberster Schicht einer Grabenätzmaske; Bilden von einem Graben (5) in einem ersten Ätzschritt mittels der Grabenätzmaske; konformes Abscheiden einer Linerschicht (10) aus Siliziumoxid über der resultierenden Struktur, welche in dem Graben (5) einen in die Tiefe reichenden Spalt (SP) belässt; Durchführen eines V-Plasmaätzschrittes zum Ausbilden eines V-Profils der Linerschicht (10) im Graben (5); wobei die Linerschicht (10) bis unter die Oberseite der Siliziumnitridschicht (3) zurückgezogen wird; im V-Plasmaätzschritt eine Ätzgasmischung aus C5F8, O2 und einem Inertgas verwendet wird; das Verhältnis (V) von C5F8/O2 zwischen 2,5 und 3,5 liegt; und die Selektivität des V-Plasmaätzschrittes zwischen Siliziumoxid und Siliziumnitrid mindestens 10 beträgt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Anteil des Inertgases der Ätzgasmischung das 20- bis 200-fache des gemeinsamen Anteils von C5F8 und O2 beträgt.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Inertgas Ar ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Druck im V-Plasmaätzschritt zwischen 20 und 50 mTorr liegt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Leistung im V-Plasmaätzschritt zwischen 3 und 500 Watt liegt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nachdem die Linerschicht (10) bis unter die Oberseite der Siliziumnitridschicht (3) zurückgezogen ist, eine Füllschicht (20) in dem Graben (5) vorgesehen wird, welche den Graben (5) lunkerfrei füllt.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Füllschicht (20) aus Siliziumoxid ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Linerschicht (10) und/oder die Füllschicht (20) aus TEOS- oder HDP-Oxid sind.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109097B2 (en) * 2004-12-14 2006-09-19 Applied Materials, Inc. Process sequence for doped silicon fill of deep trenches
US20060228867A1 (en) * 2005-04-12 2006-10-12 Taxas Instruments Incorporated Isolation region formation that controllably induces stress in active regions
US7498232B2 (en) * 2006-07-24 2009-03-03 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7968418B1 (en) * 2007-04-10 2011-06-28 National Semiconductor Corporation Apparatus and method for isolating integrated circuit components using deep trench isolation and shallow trench isolation
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
CN105826312B (zh) * 2015-01-04 2019-01-11 旺宏电子股份有限公司 半导体元件及其制造方法
US10580650B2 (en) * 2016-04-12 2020-03-03 Tokyo Electron Limited Method for bottom-up formation of a film in a recessed feature
CN113611662B (zh) * 2021-08-02 2023-06-30 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
WO2023178203A1 (en) * 2022-03-18 2023-09-21 Lam Research Corporation Seam-free and crack-free deposition

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041613A1 (de) * 1997-12-27 2000-10-04 Tokyo Electron Limited Ätzverfahren
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
US20020039843A1 (en) * 2000-09-29 2002-04-04 Takenobu Ikeda Method of manufacturing a semiconductor integrated circuit device
JP2003234328A (ja) * 2002-02-07 2003-08-22 Tokyo Electron Ltd エッチング方法
DE10225941A1 (de) * 2002-06-11 2004-01-08 Infineon Technologies Ag Verfahren zur Füllung von Graben- und Reliefgeometrien in Halbleiterstrukturen

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113936A (ja) * 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041613A1 (de) * 1997-12-27 2000-10-04 Tokyo Electron Limited Ätzverfahren
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
US20020039843A1 (en) * 2000-09-29 2002-04-04 Takenobu Ikeda Method of manufacturing a semiconductor integrated circuit device
JP2003234328A (ja) * 2002-02-07 2003-08-22 Tokyo Electron Ltd エッチング方法
DE10225941A1 (de) * 2002-06-11 2004-01-08 Infineon Technologies Ag Verfahren zur Füllung von Graben- und Reliefgeometrien in Halbleiterstrukturen

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US20050245042A1 (en) 2005-11-03
US7265023B2 (en) 2007-09-04

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