DE10194791B4 - Verfahren zum Bilden von Halbleiterstrukturen - Google Patents

Verfahren zum Bilden von Halbleiterstrukturen Download PDF

Info

Publication number
DE10194791B4
DE10194791B4 DE10194791T DE10194791T DE10194791B4 DE 10194791 B4 DE10194791 B4 DE 10194791B4 DE 10194791 T DE10194791 T DE 10194791T DE 10194791 T DE10194791 T DE 10194791T DE 10194791 B4 DE10194791 B4 DE 10194791B4
Authority
DE
Germany
Prior art keywords
layer
silicon
metal
gate
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10194791T
Other languages
English (en)
Other versions
DE10194791T1 (de
Inventor
Leonard Corvallis Forbes
Kie Y. Ahn
Luan C. Tran
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE10194791T1 publication Critical patent/DE10194791T1/de
Application granted granted Critical
Publication of DE10194791B4 publication Critical patent/DE10194791B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Verfahren zum Bilden einer Leiterbahn mit einer Stapelanordnung mit mindestens einer ersten Siliziumschicht (108) und einer Metallschicht (112), wobei die Leiterbahn mindestens einen Rand mit einer Seitenwand hat und auf der Seitenwand der Leiterbahn eine zweite Siliziumschicht (120) gebildet wird, und Metall der Metallschicht (112) mit dem Silizium der zweiten Siliziumschicht (120) zum Bilden eines Silizides entlang der Seitenwand zur Reaktion gebracht wird, dadurch gekennzeichnet, dass auf der zweiten Siliziumschicht (120) ein Material (153) aufgetragen und die zweite Siliziumschicht (120) und das Material (153) zurückgeätzt werden, so dass von der Siliziumschicht (120) Abschnitte (150, 152) entlang der Seitenwand zurück bleiben und nachfolgend das Silizid gebildet wird.

Description

  • Technisches Gebiet
  • Die Erfindung bezieht sich auf Verfahren zum Bilden von Halbleiterstrukturen, einschließlich Verfahren zum Bilden von Transistor-Gates für Feldeffekttransistor- und Flashspeicher-Vorrichtungen.
  • Technischer Hintergrund
  • Ein bleibendes Ziel bei der Herstellung von Halbleiter-Bauelementen ist es, die Dichte der Schaltungen auf Halbleiter-Körpern zu erhöhen. Dies wird durch das beständige Verkleinern der Ausmaße von Halbleiter-Schaltungselementen verwirklicht. Zum Beispiel bewegte sich in den frühen 1970er Jahren die typische Gate-Länge eines Feldeffekttransistor-Gates in einer dynamischen Speichervorrichtung mit wahlfreiem Zugriff (DRAM) in der Größenordnung von 5 bis 6 Mikrometern, und als einziges leitfähiges Gate-Material wurde Polysilicium verwendet. Durch Fortschritte in der DRAM-Herstellung in den späten 1980ern wurde die Gate-Länge auf annähernd einen Mikrometer reduziert. Man hat jedoch festgestellt, daß der Wortleitungs-Widerstand zu hoch war, wenn zur Erhöhung der Leitfähigkeit dotiertes Polysilicium als die einzige leitfähige Komponente in einer Gate-Bahn verwendet wurde, und dementsprechend wurde Silicid (wie z.B. Wolfram-Silicid, Molybdän-Silicid oder Titan-Silicid) über dem Polysilicium aufgetragen. Der Begriff "Polyzid" wurde geprägt, um eine Stapelanordnung von Gate-Materialien zu beschreiben, die zur Erlöhung der Leitfähigkeit dotiertes Polysilicium mit einem darüber aufgetragenen Silicid umfaßt.
  • Durch technische Fortschritte in den 1990ern wurde die Gate-Länge auf weniger als 0,2 Mikrometer reduziert. Man hat erkannt, daß der Widerstand von Polyzid-Materialien für solche Gates zu hoch war, und dementsprechend wurden Techniken entwickelt, um das Silicid der Polyzid-Struktur durch ein Metall zu ersetzen. Die hierfür verwendeten Metalle waren z.B. Wolfram, Molybdän oder Titan. Solche Gates würden beim gegenwärtigen Stand der Technik als neuheitliche Strukturen betrachtet werden.
  • In 1 ist ein Fragment 10 eines Halbleiterwafers gezeigt, das einen Feldeffekttransistor 12 mit einer solchen Gate-Struktur umfaßt. Genauer gesagt umfaßt das Fragment 10 des Wafers ein Substrat 14 mit einer darüber formierten Gate-Struktur 16. Die Gate-Struktur 16 umfaßt eine Gate-Oxidschicht 20 (die typischerweise Siliciumdioxid enthält), eine Schicht 22 aus einem zur Erhöhung der Leitfähigkeit dotiertem halbleitenden Material (das Silicium und Germanium enthalten kann, und das typischerweise zur Erhöhung der Leitfähigkeit do tiertes Polysilicium enthält), eine leitfähige Diffusionsspenschicht 24 (die typischerweise ein Metallnitrid enthält, wie z.B. WNx, TiN), eine Metallschicht 26 (die z.B. Wolfram, Molybdän oder Titan enthalten kann), und eine isolierende Kappe 28 (die z.B. Siliciumnitrid oder Siliciumdioxid enthalten kann).
  • Das halbleitende Substrat 14 kann z.B. zur Erhöhung der Leitfähigkeit dotiertes einkristallines Silicium enthalten. Zum besseren Verständnis der nachfolgenden Ansprüche sei gesagt, daß die Begriffe "halbleitendes Substrat" und "Halbleitersubstrat" so definiert sind, daß sie eine beliebige Konstruktion bezeichnen, die halbleitendes Material umfaßt, darunter auch (jedoch nicht auf diese begrenzt) halbleitende Vollmaterialien wie z.B. ein halbleitender Wafer (entweder einzeln oder in Baueinheiten mit noch anderen Materialien darüber), sowie halbleitende Materialschichten (entweder einzeln oder in noch andere Materialien umfassenden Baueinheiten). Der Ausdruck "Substrat" bezieht sich auf jedwede Trägerstruktur, darunter auch (jedoch nicht auf diese begrenzt) die oben beschriebenen halbleitenden Substrate.
  • Die Gate-Struktur 16 hat sich gegenüberliegende Seitenwände 30, und entlang solcher sich gegenüberliegender Seitenwände sind isolierende Abstandshalter 32 formiert. Die isolierenden Abstandshalter 32 können z.B. Siliciumnitrid enthalten.
  • Nahe der Gate-Struktur 16 sind Source/Drain-Zonen 18 ausgebildet, und unterhalb der Gate-Struktur 16 ist eine Kanalzone 19 definiert. Während des Bildens der Source/Drain-Zonen 18 können Abstandshalter 32 verwendet werden, um ein Implantat aus einem die Leitfähigkeit erhöhendem Dotanden von den Rändern der Seitenwände 30 auf Abstand zu halten, und um dadurch einen Bereich stark dotierter Source/Drain Zonen 18 in Relation zu den Seitenwänden 30 zu steuern. Schwach dotierte Diffusionszonen sind unterhalb der Seitenwände 32 sowie zwischen den stark dotierten Source/Drain-Zonen 18 und der Kanalzone 19 ausgebildet, um graduierte Übergangszonen 33 zu definieren. Die schwach dotierten Diffusionszonen werden oft vor dem Anbringen der Seitenwände 32 gebildet.
  • Bei der Nutzung der in 1 dargestellten Feldeffekttransistor-Struktur 12 in DRAM-Vorrichtungen kann ein Problem auftauchen. DRAM-Vorrichtungen funktionieren normalerweise mit einer die Betriebsspannung übersteigenden Wortleitungs-Spannung (einer sogenannten verstärkten Wortleitung). Dementsprechend sind Transistor-Gates, die in gattergesteuerten DRAM-Strukturen verwendet werden, größeren elektrischen Feldern ausgesetzt, als in anderen Vorrichtungen, und das Ausfall- und Fehlfunktionsrisiko ist höher. Zudem hängt die DRAM-Speicherzeit vom Übergangskriechstrom des Speicherknotens ab, der wiederum durch das elektrische Feld bei Eckpunkten, an denen sich Gate und Drain-Spenschicht kreuzen, beeinflußt werden kann. Das elektrische Feld zwischen Gate und Drain-Spenschicht in duziert of einen höheren Übergangskriechstrom und wird häufig als gate-induzierter Drain-Kriechstrom (Gate Induced Drain Leakage, GIDL) bezeichnet. Es ist daher wünschenswert, am Eckpunkt von Gate und Drain eine verstärkte Gate-Oxidzone zu haben, um das elektrische Feld und damit den Kriechstrom zu verkleinern.
  • Eine der Techniken, die zur Erhöhung der Integrität von Transistor-Gates genutzt werden, besteht im Oxidieren eines Teils eines Substrats aus halbleitendem Material nahe dem Gate, um kleine "vogelschnabelartige" Strukturen unterhalb der Ränder 30 der Seitenwände zu bilden. Eine solche Technik ist in 2 gezeigt, in der ein Fragment 10 eines Halbleiterwafers in einem Verarbeitungsschritt dargestellt ist, der nach der Formierung der Gate-Struktur 16, jedoch vor der Formierung von Abstandshaltern 32 und Source/Drain-Zonen 18 erfolgt. Eine obere Außenfläche des Wafers 14 aus halbleitendem Material ist oxidiert worden, um eine Siliciumdioxid-Schicht 34 zu bilden, die sich mit dem Gate-Oxid 20 verbindet. Die Siliciumdioxid-Schicht 34 umfaßt kleine vogelschnabelartige Zonen 36, die sich unterhalb der Seitenwände 30 erstrecken. Die Siliciumdioxid-Schicht 34 erstreckt sich auch entlang eines Abschnitts der Seitenwand 30, der den Rändern der Seitenwände der Schicht 22 aus halbleitendem Material entspricht, da solche Ränder während des Oxidierens der oberen Außenfläche des halbleitenden Materials 14 oxidiert werden.
  • Ein Problem, das mit der Verarbeitung gem. 2 auftaucht, besteht darin, daß die Ränder der Seitenwände der Metallschicht 26 während des Oxidierens des halbleitenden Materials 14 oxidiert werden können. Beim Oxidieren der Metallschicht 26 bilden sich Metalloxid-Zonen 38. Die mit der Bildung von Metalloxid-Zonen 38 einhergehende räumliche Ausdehnung kann ein Anheben der Metallleiterbahnen bewirken, was zu Störungen in den die Gate-Struktur 16 darstellenden Feldeffekttransistor-Strukturen führen kann.
  • Zu den zum Verhindern des Oxidierens des Metallrands genutzten Techniken gehören die Wassserstoffnaßoxidation sowie die Verwendung von Siliciumnitrid oder Siliciumdioxid, um die Ränder zu schützen. Ferner hat man Siliciumoxinitrid verwendet, um die Ränder des metallischen Materials in der Gate-Stapelanordnung zu bedecken, bevor eine obere Außenfläche des halbleitenden Materials 14 oxidiert wird.
  • Die oben beschriebenen Probleme beschränken sich nicht auf die Technik der Feldeffekttransistoren. Die Probleme können auch bei Stapelanordnungen auftreten, die für andere Speichervorrichtungen verwendet werden, wie z.B. bei den Gate-Stapelanordnungen, die in Flash-Speichervorrichtungen verwendet werden. In 3 ist ein Fragment 50 eines Halbleiterwafers dargestellt, das ein Substrat 52 aus halbleitendem Material umfaßt, sowie eine Gate-Stapelanordnung 54 einer Flash-Speichervorrichtung, die über dem Substrat 52 ausgebildet ist. Das Substrat 52 kann z.B. einkristallines Silicium umfassen, das mit einem p-leitenden Dotanden schwach dotiert ist. Die Gate-Stapelanordnung 54 umfaßt eine Gate-Oxidschicht 56 (die Siliciumdioxid enthalten kann), ein Floating-Gate 58 (das halbleitendes Material enthält, das Si und Ge enthalten kann, und das typischerweise zur Erhöhung der Leitfähigkeit dotiertes Polysilicium enthält), eine zwischen den Gates liegende Isolierschicht 60 (die Siliciumdioxid enthalten kann), eine Schicht 62 aus zur Erhöhung der Leitfähigkeit dotiertem halbleitendem Material (die zur Erhöhung der Leitfähigkeit dotiertes Polysilicium enthalten kann), eine Sperrschicht 64 (die ein Metallnitrid enthalten kann), eine Metallschicht 66 (die Wolfram, Titan oder Molybdän enthalten kann), und eine isolierende Kappe 68 (die Siliciumnitrid enthalten kann). 3 zeigt weiter eine Oxidschicht 69 über dem Substrat 52, und schwach dotierte Diffusions- (Lightly Doped Diffusion, LDD) Zonen 71, die unterhalb der Oxidschicht 69 und nahe der Gate-Stapelanordnung 54 implantiert sind. LDD-Zonen 71 können z.B. durch Implantation von n-leitenden, die Leitfähigkeit erhöhenden Dotanden (wie Phosphor oder Arsen) in das Substrat 52 gebildet werden.
  • Man bemerke, daß die Schichten 60, 62, 64, 66 und 68 eine Stapelanordnung umfassen, die mit der in der Gate-Struktur 16 verwendeten Stapelanordnung identisch ist. Dementsprechend kann die Oxidation des Substrats 52 aus halbleitendem Material zu Problemen führen, die den oben bezüglich der Oxidation des halbleitenden Materials 14 erläuterten ähnlich sind. Insbesondere kann mit der Oxidation des halbleitenden Materials 52 eine Oxidation der Ränder der Seitenwände der Metallschicht 66 einhergehen, die zu Störungen in einer die Stapelanordnung 54 enthaltenden Schaltvorrichtung führen kann.
  • Die oben beschriebenen 1 bis 3 stellen Querschnittansichten durch die beschriebenen Stapelanordnungen aus leitfähigen und nichtleitenden Materialien dar. Solche Querschnittansichten werden verwendet, um verschiedene Schichten innerhalb der Stapelanordnungen zu zeigen. Eine alternative Beschreibung der in 1 bis 3 gezeigten Stapelanordnungen besteht darin, sich auf die Stapelanordnungen als Teile von strukturierten Wortleitungen zu beziehen. Eine solche alternative Beschreibung ist so zu verstehen, daß die Stapelanordnungen Abschnitte von Bahnen sein können, die sich quer über den entsprechenden Halbleitermaterial-Substraten erstrecken (d.h. die Stapelanordnungen können bahnförmig strukturiert sein). Source/Drain-Zonen werden in verschiedenen Intervallen entlang der Bahnen bereitgestellt, somit haben die Bahnen Transistor-Gate-Zonen, die als Durchschaltezonen zwischen den entsprechenden Paaren von Source/Drain-Zonen fungieren.
  • Solche oder ähnliche Techniken sind dem Fachmann bekannt und wurden z.B. in den Schriften
    • beschrieben.
  • Die US 5736455 oder die US 5003375 oder die DE 3901114 C2 zeigen die Merkmale des Oberbegriffes des Anspruchs 1.
    •
  • Es wäre jedoch wünschenswert, alternative Verfahren zum Bilden von Gate-Stapelanordnungen und Wortleitungen zu entwickeln.
  • Beschreibung der Erfindung
  • Ein Aspekt der Erfindung beinhaltet ein Verfahren zum Bilden einer Leiterbahn. Aus mindestens zwei Schichten aus verschiedenen leitfähigen Materialien wird eine bahnförmige Stapelanordnung gebildet. Mindestens eine der Schichten umfaßt ein Metall, und die bahnförmige Stapelanordnung hat mindestens einen Rand einer Seitenwand, der die metallumfassende Schicht mit einschließt. Die metallumfassende Schicht wird am Rand der Seitenwand zur Reaktion mit Silicium gebracht, dadurch bildet sich eine metallumfassende Schicht, die am Rand der Seitenwand ein Silicid und im Inneren ein nichtumgesetztes Metall umfaßt. Nach der Reaktion ist zumindest ein Teil der bahnförmigen Stapelanordnung oxidiert.
    •
  • Kurzbeschreibung der Figuren
  • Bevorzugte Ausführungen der Erfindung werden im folgenden unter Bezugnahme auf die begleitenden Figuren beschrieben. Es zeigen:
  • 1 eine fragmentarische schematische Querschnittsansicht eines Halbleiterwafer-Fragments, das eine Feldeffekttransistor-Vorrichtung nach dem Stand der Technik darstellt;
  • 2 eine fragmentarische schematische Querschnittsansicht eines Halbleiterwafer-Fragments mit einer Gate-Struktur nach dem Stand der Technik;
  • 3 eine fragmentarische schematische Querschnittsansicht eines Halbleiterwafer-Fragments mit einer Gate-Struktur nach dem Stand der Technik für eine Flash-Speichervorrichtung;
  • 4 eine schematische fragmentarische Querschnittsansicht eines Halbleiterwafer-Fragments, das eine Gate-Struktur in einem Zwischenschritt eines bekannten Verfahrens zeigt;
  • 5 eine Ansicht des Wafer-Fragments nach 4, die die in 4 dargestellte Struktur in einem Verarbeitungsschritt zeigt, der dem in 4 gezeigten nachfolgt;
  • 6 eine Ansicht des Wafer-Fragments nach 4, die die in 4 dargestellte Struktur in einem Verarbeitungsschritt zeigt, der dem in 5 gezeigten nachfolgt;
  • 7 eine Ansicht des Wafer-Fragments nach 4, die die in 4 dargestellte Struktur in einem Verarbeitungsschritt zeigt, der dem in 6 gezeigten nachfolgt;
  • 8 eine Ansicht des Wafer-Fragments nach 4, die die in 4 dargestellte Struktur in Verarbeitung durch ein anderes bekanntes Verfahren zeigt, wobei das hier dargestellte Stadium dem Verarbeitungsschritt entspricht, der dem in 4 gezeigten nachfolgt;
  • 9 eine Ansicht des Wafer-Fragments nach 4 in einem Verarbeitungsschritt, der dem in 8 gezeigten nachfolgt;
  • 10 eine Ansicht des Wafer-Fragments nach 4 in einem Verarbeitungsschritt, der dem in 9 gezeigten nachfolgt;
  • 11 eine Ansicht des Wafer-Fragments nach 4 in einem Verarbeitungsschritt, der dem in 4 gezeigten nachfolgt, nach dem Verfahren gemäß der Erfindung;
  • 12 eine Ansicht des Wafer-Fragments nach 4 in einem Verarbeitungsschritt, der dem in 11 gezeigten nachfolgt;
  • 13 eine Ansicht des Wafer-Fragments nach 4 in einem Verarbeitungsschritt, der dem in 12 gezeigten nachfolgt;
  • 14 eine fragmentarische schematische Querschnittsansicht eines Halbleiterwafer-Fragments, dargestellt in einem Zwischenschritt der Verarbeitung gemäß einem weiteren bekannten Verfahren;
  • 15 eine Ansicht des Wafer-Fragments nach 14 in einem Verarbeitungsschritt, der dem in 14 gezeigten nachfolgt;
  • 16 eine Ansicht des Wafer-Fragments nach 14 in einem Verarbeitungsschritt, der dem in 15 gezeigten nachfolgt;
  • 17 eine Ansicht des Wafer-Fragments nach 14 in einem Verarbeitungsschritt, der dem in 16 gezeigten nachfolgt.
  • Beschreibung der Erfindung
  • Die Erfindung beinhaltet insbesondere Verfahren zum Schützen einer Metallschicht während der Oxidation eines sich in ihrer Nähe befindenden Substrats, indem über Zonen der Metallschicht Silicidstrukturen gebildet werden. Das Silicid schützt die Zonen der Metallschicht davor, den Oxidationsbedingungen ausgesetz zu werden.
  • Ein Verfahren gemäß dem Stand der Technik wird unter Bezugnahme auf 4–6 beschrieben. In 4 ist ein Fragment 100 eines Halbleiterwafers gezeigt, mit einem Substrat 102 aus halbleitendem Material, über dem eine Gate-Stapelanordnung 104 formiert ist. Das Substrat 102 aus halbleitendem Material kann z.B. einkristallines Silicium umfassen, das mit einem p-leitenden Dotanden schwach dotiert ist. Die Gate-Stapelanordnung 104 umfaßt eine isolierende Gate-Schicht 106 (die z.B. Siliciumdioxid enthalten kann), eine Schicht 108 aus halbleitendem Material (die Silicium und Germanium enthalten kann, und die typischerweise zur Erhöhung der Leitfähigkeit dotiertes Polysilicium enthält), eine Sperrschicht 110 (die z.B. ein Metallnitrid wie Titannitrid oder Wolframnitrid enthalten kann), eine Metallschicht 112 (die vorzugsweise ein Metall in Reinform enthält, und die z.B. Wolfram, Titan, Kobalt oder Molybdän enthalten kann), und eine isolierende Kappe 114 (die z.B. Siliciumnitrid und/oder Siliciumdioxid enthalten kann).
  • Zum Verständnis dieser Beschreibung sei gesagt, daß eine Schicht, die als "Siliciumschicht" bezeichnet wird, so zu verstehen ist, daß sie Silicium umfaßt und im Wesentlichen aus Silicium bestehen kann, aber nicht notwendigerweise im Wesentlichen aus Silicium bestehen muß, außer, wenn ausdrücklich erwähnt wird, daß eine solche Schicht im Wesentlichen aus Silicium besteht. Dementsprechend kann eine "Siliciumschicht" z.B. Silicium und Germanium umfassen. Weiter ist eine "Metallschicht" so zu verstehen, daß sie Metall umfaßt und im Wesentlichen aus Metall besteht, jedoch nicht notwendigerweise im Wesentlichen aus Metall bestehen muß, außer, wenn ausdrücklich erwähnt wird, daß sie im Wesentlichen aus Metall besteht.
  • Die Gate-Stapelanordnung 104 umfaßt Seitenwände 116, und diese Seitenwände umfassen Abschnitte von jeder der Schichten 106, 108, 110, 112 und 114. Insbesondere kann die Schicht 108 als eine erste Schicht, und die Schicht 112 als eine zweite Schicht bezeichnet werden. Der Abschnitt der Seitenwand 116, der der Schicht 112 entspricht, kann daher als ein durch die zweite Schicht definierter Abschnitt bezeichnet werden, und der Abschnitt von Seitenwand 116, der der Schicht 108 entspricht, kann als ein durch die erste Schicht definierter Abschnitt bezeichnet werden.
  • Das Substrat 102 hat eine obere Außenfläche 118, von der ein Teil durch die Gate-Stapelanordnung 104 bedeckt ist, und von der ein anderer Teil sich über die Gate-Stapelanordnung 104 hinaus erstreckt. Eine Ätzstopp-Schicht 117 ist über der oberen Außenfläche 118 des Substrats 102 formiert. Eine solche Ätzstopp-Schicht kann z.B. Siliciumoxid oder Siliciumnitrid umfassen. Eine Siliciumschicht 120 ist über der oberen Außenfläche 118 des Substrats 102 formiert (und insbesondere auf der Ätzstopp-Schicht 117), entlang der Seitenwände 116 der Gate-Stapelanordnung 104 und über einer oberen Außenfläche der Gate-Stapelanordnung 104. Die Schicht 120 kann z.B. Silicium in nicht kristalliner oder polykristalliner Form enthalten, und sie wird üblicherweise in einer Dicke von ca. 10 nm bis ca. 20 nm ausgebildet. Die Siliciumschicht 120 kann durch chemisches Aufdampfen gebildet werden, wodurch die Schicht 120 winkeltreu über den Seitenwänden und auf der Gate-Stapelanordnung 104 positioniert wird. Im allgemeinen wird der Unterschied, ob die Schicht 120 nicht kristallines oder polykristallines Silicium umfaßt, durch die Aufdampftemperatur bestimmt, wobei nicht kristallines Silicium bei Temperaturen von ca. 500°C bis ca. 550°C und polykristallines Silicium bei Temperaturen von ca. 580°C bis ca. 625°C aufgedampft wird.
  • Insbesondere hat die Siliciumschicht 120 eine andere Zusammensetzung als die Siliciumhaltige Schicht 108. Solche Unterschiede in der Zusammensetzung können z.B. damit zusammenhängen, daß der Dotand innerhalb der Siliciumschicht 120 eine andere Konzentration aufweist, als in der Siliciumschicht 108. Beispielsweise hat die Schicht 108 vorzugsweise eine die Leitfähigkeit erhöhende Verunreinigungskonzentration von mindestens 1 × 1018 Ato men/cm3, um die Schicht 108 elektrisch leitfähig zu machen. Dementsprechend kann die Schicht 120 mit einer die Leitfähigkeit erhöhenden Dotandenkonzentration von weniger als 1 × 1018 Atomen/cm3 versehen werden, um einen Unterschied zwischen Schicht 120 und Schicht 108 herzustellen. Eine derartige Differenz kann in nachfolgenden Schritten des Verfahrens genutzt werden, um das selektive Entfernen der Schicht 120 in Relation zur Schicht 108 zu ermöglichen. In bestimmten Ausführungen kann die Schicht 120 so bearbeitet werden, daß sie im Wesentlichen nicht mit die Leitfähigkeit erhöhender Verunreinigung dotiert ist, der Ausdruck "im Wesentlichen nicht dotiert" ist so zu verstehen, daß die Dotandenkonzentration kleiner oder gleich ca. 1 × 1015 Atome/cm3 ist. Eine "im Wesentlichen nicht dotierte" Siliciumschicht unterscheidet sich von einer "nicht dotierten" Siliciumschicht dadurch, daß eine "nicht dotierte" Siliciumschicht eine Dotandenkonzentration von ungefähr 0 aufweisen würde, wohingegen eine "im Wesentlichen nicht dotierte" Siliciumschicht eine Dotandenkonzentration haben kann, die von Null bis ca. 1015 Atomen/cm3 reicht.
  • Insbesondere kann die Schicht 120 als eine dritte Schicht bezeichnet werden, die sich entlang sowohl des durch die Siliciumschicht 108 definierten Abschnitts der Seitenwand 116, als auch des durch die Metallschicht 112 definierten Abschnitts erstreckt.
  • In 5 ist das Fragment 100 zu sehen, nachdem es Bedingungen ausgesetzt wurde, in denen das Silicium der Schicht 120 mit Metall der Schicht 112 reagiert, um Silicidzonen 122 zu bilden. Mögliche Reaktionsbedingungen sind z.B. das Glühen des Fragments 100 bei 900°C für ca. 20 Minuten in einer inerten Atmosphäre. Alternative Reaktionsbedingungen umfassen die schnelle thermische Bearbeitung (Rapid Thermal Processing, RTP) für zehn Sekunden auf 950°C. Die zweitgenannten Reaktionsbedingungen können bevorzugt werden, um eine Dotierungsumverteilung zwischen den Siliciumschichten 120 und 108 zu verhindern.
  • In 6 ist zu sehen, daß die Schicht 120 (5) so entfernt wurde, daß entlang der Seitenwände 116 Silicidzonen 122 verbleiben. Das Entfernen der Schicht 120 kann durch z.B. ein zeitgesteuertes Ätzen ausgeführt werden, wie z.B. ein zeitgesteuertes reaktives Ionenätzen, Naßätzen, oder Plasmaätzen bei hoher Dichte. Vorzugsweise dringt die Ätzung nicht merklich in die Seitenwände der Siliciumschicht 108 vor, (mit dem Ausdruck "merkliche Ätzung" ist eine Ätzung von mehr als 0,5 nm in die Seitenwand hinein gemeint), weiter ist zu bevorzugen, daß die Ätzung an der Ätzstoppschicht 117 halt macht, anstatt sich in die obere Außenfläche 118 des Substrats 102 fortzusetzen. Die Ätzmethode kann insbesondere bei Ausführungen angewandt werden, bei denen die Siliciumschicht 120 (5) eine andere Zusammensetzung aufweist, als die Siliciumschicht 108. Bei solchen Ausführungen werden beim Ätzvorgang solche Unterschiede in der Zusammensetzung als Vorteil genutzt, um das Silicium aus der Schicht 120 in Relation zum Silicium der Schicht 108 selektiv zu entfernen. Enthält die Schicht 120 beispielsweise Silicium, das schwächer dotiert ist, als das Silicium der Schicht 108, dann kann solches schwächer dotiertes Silicium unter Verwendung einer Tetramethylammoniakhydrat-Ätzlösung (TMAH) selektiv entfernt werden.
  • In 7 ist das Fragment 100 zu sehen, nachdem es den Oxidationsbedingungen ausgesetzt wurde. Es ist zu bemerken, daß die Ätzstoppschicht 117 aus ihrer Position über dem Substrat 102 entfernt werden kann, bevor das Substrat Oxidationsbedingungen ausgesetzt wird, oder sie kann dort belassen werden und kann, sofern sie Siliciumdioxid enthält, sich ausgedehnt haben, nachdem das darunter liegende Substrat Oxidationsbedingungen ausgesetzt war. Die Oxidationsbedingungen inkorporieren Silicium aus der oberen Außenfläche 118 des Substrats 102 in eine Schicht 130 aus Siliciumdioxid und inkorporieren auch Silicium aus den Seitenwänden der Schicht 108 in Siliciumdioxid. Weiter werden durch die Oxidation kleine vogelschnabelartige Formationen 132 unterhalb der Ränder 116 der Seitenwände der Gate-Stapelanordnung 104 gebildet. Im Gegensatz zum in 2 dargestellten exemplarischen Prozesses nach dem Stand der Technik werden Seitenwände der Metallschicht 112 bei der Oxidation nicht oxidiert. Die Seitenwände der Metallschicht 112 werden während der Oxidation durch die Silicidzonen 122 geschützt.
  • In den 8 bis 10 ist ein bekanntes Verfahren gezeigt, bei dem das Silicium der Schicht 120 in eine Form umgewandelt wird, die in Relation zum Silicium der Schicht 108 selektiv entfernt werden kann. In 8 ist zunächst das Waferfragment 100 in einem Verarbeitungsschritt zu sehen, der dem in 5 gezeigten nachfolgt. Die Siliciumschicht 120 aus 5 wurde Oxidationsbedingungen ausgesetzt, um die Schicht in eine Siliciumdioxidschicht 140 umzuwandeln. Durch eine nachfolgende Verarbeitung wie z.B. das Naßätzen der Oxidschicht 140 in einer verdünnten HF-Lösung kann das Oxid aus der Schicht 140 in Relation zum nicht-oxidierten Silicium der Schicht 108 selektiv entfernt werden, um die in 6 gezeigte Struktur zu bilden (obwohl eine gewisse Ätzung in den Rand 116 der Seitenwand hinein auftreten kann).
  • In 9 ist das Waferfragment 100 zu sehen, nachdem eine zweite Isolierschicht 143 über der Siliciumdioxidschicht 140 gebildet wurde (die zweite Isolierschicht kann z.B. Siliciumoxid oder Siliciumnitrid umfassen), und nachdem sowohl die Siliciumdioxidschicht 140 als auch die zweite Isolierschicht 143 einer anisotropen Ätzung ausgesetzt wurden, um die isolierenden Abstandshalter 142 zu bilden. Beispielbedingungen für das anisotrope Ätzen von Siliciumdioxid sind das Ätzen des Siliciumdioxid in einem Magnetschleifen-Entladeplasma, oder die Verwendung eines fluorhaltigen Plasmas bei einer reaktiven Ionenätzung. Es ist zu bemerken; daß in der Darstellung die Schicht 117 nach der anisotropen Ätzung der Materialien 142 und 143 über dem Substrat 102 verbleibt. In Ausführungen, bei denen die Schicht 117 Siliciumnitrid umfaßt und die Materialien 142 und 143 beide Siliciumdioxid umfassen, kam die Schicht 117 als Ätzstoppschicht fungieren, um das Substrat 102 während der anisotrnpen Ätzung der Schichten 142 und 143 zu schützen. Alternativ kann, wenn die Schicht 117 Siliciumdioxid umfaßt und auch die Materialien 142 und 143 Siliciumdioxid umfassen, die Schicht 117 einen Puffer über dem Substrat 102 bilden, um das Substrat 102 während einer zeitgesteuerten anisotropen Ätzung der Materialien 142 und 143 zu schützen.
  • In 10 ist zu sehen, daß ein Dotand 144 in das Fragment 100 implantiert ist, um nahe der Gate-Stapelanordnung 104 Source/Drain-Zonen 146 zu bilden. Die Source/Drain-Zonen 146 werden mit Hilfe von Abstandshaltern 142 ausgerichtet. Bei der weiteren Verarbeitung (nicht gezeigt) können die Abstandshalter 142 entfernt werden, und das Substrat 102 kann oxidiert werden, um kleine vogelschnabelartige Strukturen analog zu den Strukturen 132 in 7 zu bilden. Ferner können nahe den Source/Drain-Zonen 146 Zonen für den allmählichen Übergang implantiert werden, nachdem die Abstandshalter 142 entfernt worden sind. Alternativ können in einem Verarbeitungsschritt, der dem in 4 gezeigten vorangeht, allmähliche Übergänge (wie z.B. LDD- oder "Verbindungs"-Zonen) implantiert werden. Ein solcher Verarbeitungsschritt kann z.B. nach der Formierung der Gate-Stapelanordnung 104 erfolgen, und vor dem Anbringen der Siliciumschicht 120.
  • Das erfindungsgemäße Verfahren wird unter Bezugnahme auf die 11 bis 13 beschrieben. In 11 ist das Waferfragment 100 in einem Verarbeitungsschritt gezeigt, der dem in 4 gezeigten nachfolgt, und zwar nachdem ein Material 153 über der Siliciumschicht 120 aufgetragen wurde und sowohl das Material 153 als auch die Siliciumschicht 120 einer anisotrnpen Ätzung ausgesetzt wurden. Das Material 153 kann z.B. Siliciumdioxid oder Siliciumnitrid umfassen. Durch die anisotrope Ätzung wird die Siliciumschicht über der Stapelanordnung 104 entfernt, es bleiben Abschnitte 150 und 152 der Siliciumschicht entlang der Ränder 116 der Seitenwände zurück.
  • In 12 ist das Fragment 100 zu sehen, nachdem es geeigneten Bedingungen ausgesetzt wurde, um Silicium der Abschnitte 150 und 152 mit Metall der Schicht 112 zur Reaktion zu bringen, um Silicidzonen 154 zu bilden. Solche geeigneten Bedingungen können z.B. die unter Bezugnahme auf 5 oben beschriebenen Bedingungen umfassen.
  • In 13 ist dargestellt, daß das anisotrop geätzte Material 153 zusammen mit Abschnitten 150 und 152 als Abstandshalter genutzt wird, während ein Dotand 156 implantiert wird. Der implantierte Dotand bildet Source/Drain-Zonen 158. Weiter gezeigt sind Zonen 190 für den allmählichen Übergang (wie z.B. LDD-Zonen oder Halo-Zonen), die z.B. durch ein Schrägimplantat gebildet werden können. Nach der Formierung der Source/Drain-Zonen 158 und der Zonen 190 für den allmählichen Übergang umfaßt die Stapelanordnung 104 ein Gate für einen Feldeffekttransistor, das eine gattergesteuerte Verbindung zwischen den Source/Drain-Zonen 158 herstellt. Die Stapelanordnung 104 definiert eine unter ihr liegende Kanalzone 160, die sich zwischen den Source/Drain-Zonen 158 befindet. Bei der weiteren Verarbeitung (nicht gezeigt) können die Abschnitte 150 und 152 entfernt werden. Diese weitere Verarbeitung kann der oben unter Bezugnahme auf 6 beschriebenen ähnlich sein, und sie kann vor oder nach der Formierung der Diffusionszonen 158 erfolgen.
  • Ein weiteres Detail der Erfindung ist, daß die Verwendung des Materials 153 umgangen werden kann, wobei entlang der Stapelanordnung 104 nur die Abschnitte 150 und 152 verbleiben. Ferner können die Abschnitte 150 und 152 vor jeglicher Implantation von Source/Drain-Zonen entfernt werden, um eine Struktur zu bilden, die mit der in 6 gezeigten identisch ist. Eine solche Struktur kann der unter Bezugnahme auf 7 beschriebenen oxidativen Verarbeitung ausgesetzt werden. Alternativ kann eine solche oxidative Verarbeitung nach der Formierung der Source/Drain-Zonen 158 erfolgen, entweder mit den an ihrem Bestimmungsort platzierten Abschnitten 150 und 152, oder nachdem die Abschnitte 150 und 152 entfernt wurden.
  • Ein weiteres aus dem Stand der Technik bekanntes Verfahren wird unter Bezugnahme auf die 14 bis 17 beschrieben. Bei Bezugnahme auf die 14 bis 17 werden die gleichen Bezugszeichen verwendet, die auch bei der Beschreibung der 4 bis 13 verwendet wurden, wobei Abweichungen mit dem Suffix "a" gekennzeichnet sind.
  • In 14 ist ein Halbleiterwafer-Fragment 100a zu sehen, das dem in 4 gezeigten Fragment 100 ähnlich ist. Das Fragment 100a in 14 unterscheidet sich vom Fragment 100 in 4 dadurch, daß das Fragment 100a eine Siliciumdioxidschicht 106a umfaßt, die Abschnitte hat, die sich über die Stapelanordnung 104 hinaus erstrecken, sowie einen Abschnitt, der unter der Stapelanordnung 104 liegt. Im Gegensatz dazu hat das Fragment 100 in 4 eine Siliciumdioxidschicht 106, die so strukturiert ist, daß ihre Seitenwände die gleiche Ausdehnung haben wie die Seitenwände der Siliciumschicht 108 und dementsprechend Teil der Seitenwände 116 der Gate-Stapelanordnung 104 sind.
  • Das Fragment 100a umfaßt eine Siliciumschicht 120, die mit der des in 4 gezeigten Fragments 100 identisch ist, und eine solche Siliciumschicht kann durch ein Verfahren verarbeitete werden, das mit der oben unter Bezugnahme auf die 5 bis 13 beschriebenen Verarbeitung identisch ist. Eine bestimmte Verarbeitungssequenz wird unter Bezugnahme auf 15 bis 17 beschrieben. In 15 ist das Waferfragment 100a zu sehen, nachdem die Siliciumschicht 120 einer anisotropen Ätzung ausgesetzt wurde, um die Schicht in Verlängerungen 170 umzuwandeln, die sich entlang der Ränder 116 der Seitenwände der Gate-Stapelanordnung 104 erstrecken. Die dargestellte Ätzung endet an der Oxidschicht 106a. Dies kann bewirkt werden, indem eine Ätzung der Schicht 120 zeitlich so gesteuert wird, daß sie an der Siliciumdioxidschicht 106a Halt macht, oder durch Verwendung von Ätzungsbedingungen, die selektiv auf das Siliciummaterial der Schicht 120 in Relation zum Siliciumdioxid der Schicht 106a ausgerichtet sind. In einer alternativen Ausführung (nicht gezeigt) kann mit Ätzungsbedingungen gearbeitet werden, die nicht an der Schicht 106a Halt machen, sondern sich durch die Schicht 106a auf das Substrat 102 erstrecken. Solche Bedingungen bewirken eine Umstrukturierung der Schicht 106a zu einer Isolierschicht, die sich lediglich unterhalb der Stapelanordnung 104 und der Verlängerungen 170 befindet (d.h. die sich nicht über die Verlängerungen 170 hinaus erstreckt).
  • Das in 16 gezeigte Fragment 100a wird Bedingungen ausgesetzt, bei denen Silicium der Verlängerungen 170 mit Metall der Schicht 112 zur Reaktion gebracht wird, um Silicid-Verlängerungen 172 zu bilden. Geeignete Bedingungen, um das Silicium und das Metall zur Reaktion zu bringen, sind die oben unter Bezugnahme auf 5 beschriebenen Bedingungen.
  • In 17 ist zu sehen, daß die Verlängerungen 170 entfernt wurden, so daß zum Schutz der Seitenwände des Metalls 112 Silicid-Zonen 172 verbleiben. Abschnitte der Siliciumdioxidschicht 106a, die in dem in 16 gezeigten Verarbeitungsschritt von den Verlängerungen 170 bedeckt waren, bleiben zurück, nachdem die Verlängerungen 170 entfernt sind. Nach dem Entfernen der Verlängerungen 170 kann das Fragment 100a Oxidationsbedingungen ausgesetzt werden, wie sie oben unter Bezugnahme auf 7 beschrieben sind. In alternativen Ausführungen können die Verlängerungen 170 als Abstandshalter verwendet werden, während ein Dotand implantiert wird, um in einem Verfahren ähnlich dem oben unter Bezugnahme auf 13 beschriebenen Source/Drain-Zonen zu bilden.
  • Zwar wurde die Erfindung unter Bezugnahme auf Verfahren zum Bilden von Feldeffekttransistor-Strukturen beschrieben, sie ist jedoch so zu verstehen, daß die Erfindung auch auf Verfahren zum Bilden anderer Speichervorrichtungen angewendet werden kann, wie z.B. Flash-Speichervorrichtungen. Ein Beispielverfahren zur Verwendung der unter Bezugnahme auf 4 bis 17 beschriebenen Technik zum Bilden von Flash-Speichervorrichtungen besteht darin, die in 4 bis 17 beschriebenen Gate-Stapelanordnungen über Floating-Gate- Strukturen zu bilden (ein Beispiel für eine Floating-Gate-Struktur ist in 3 gezeigt). Die Gate-Stapelanordnungen sind selbstverständlich im Allgemeinen von einem Floating-Gate durch einen Nichtleiter zwischen den Gates abgetrennt, wie z.B. durch den unter Bezugnahme auf 3 beschriebenen Nichtleiter 60.

Claims (5)

  1. Verfahren zum Bilden einer Leiterbahn mit einer Stapelanordnung mit mindestens einer ersten Siliziumschicht (108) und einer Metallschicht (112), wobei die Leiterbahn mindestens einen Rand mit einer Seitenwand hat und auf der Seitenwand der Leiterbahn eine zweite Siliziumschicht (120) gebildet wird, und Metall der Metallschicht (112) mit dem Silizium der zweiten Siliziumschicht (120) zum Bilden eines Silizides entlang der Seitenwand zur Reaktion gebracht wird, dadurch gekennzeichnet, dass auf der zweiten Siliziumschicht (120) ein Material (153) aufgetragen und die zweite Siliziumschicht (120) und das Material (153) zurückgeätzt werden, so dass von der Siliziumschicht (120) Abschnitte (150, 152) entlang der Seitenwand zurück bleiben und nachfolgend das Silizid gebildet wird.
  2. Verfahren nach Anspruch 1, wobei das Material (153) Siliziumoxid oder Siliziumnitrid umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Stapelanordnung eine Sperrschicht (110) umfasst, die zwischen der ersten Siliziumschicht (108) und der Metallschicht (112) angeordnet ist und die ein Metallnitrid wie Titannitrid oder Wolframnitrid enthält.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Stapelanordnung eine isolierende Kappe (114) umfasst, die auf der Metallschicht (112) angeordnet ist und die Siliziumnitrid und/oder Siliziumoxid enthält.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Leiterbahn ein Transistor-Gate eines Feldeffekttransistors oder eines Flashspeichers ist.
DE10194791T 2000-01-06 2001-01-08 Verfahren zum Bilden von Halbleiterstrukturen Expired - Fee Related DE10194791B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/478,975 US6372618B2 (en) 2000-01-06 2000-01-06 Methods of forming semiconductor structures
US09/478,975 2000-01-06
PCT/US2001/000707 WO2001050507A1 (en) 2000-01-06 2001-01-08 Methods of forming semiconductor structures

Publications (2)

Publication Number Publication Date
DE10194791T1 DE10194791T1 (de) 2003-01-16
DE10194791B4 true DE10194791B4 (de) 2005-08-18

Family

ID=23902159

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10194791T Expired - Fee Related DE10194791B4 (de) 2000-01-06 2001-01-08 Verfahren zum Bilden von Halbleiterstrukturen

Country Status (7)

Country Link
US (5) US6372618B2 (de)
JP (2) JP2003519911A (de)
KR (1) KR100484372B1 (de)
AU (1) AU2637801A (de)
DE (1) DE10194791B4 (de)
GB (1) GB2373925B (de)
WO (1) WO2001050507A1 (de)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739066A (en) 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
US6143611A (en) * 1998-07-30 2000-11-07 Micron Technology, Inc. Semiconductor processing methods, methods of forming electronic components, and transistors
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
JP2001332630A (ja) * 2000-05-19 2001-11-30 Sharp Corp 半導体装置の製造方法
JP2002141514A (ja) * 2000-11-07 2002-05-17 Sanyo Electric Co Ltd ボトムゲート型薄膜トランジスタ及びその製造方法
KR100493206B1 (ko) * 2001-01-16 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
JP2003174101A (ja) * 2001-12-04 2003-06-20 Toshiba Corp 半導体装置および半導体装置の製造方法
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US20040061190A1 (en) * 2002-09-30 2004-04-01 International Business Machines Corporation Method and structure for tungsten gate metal surface treatment while preventing oxidation
US6686637B1 (en) * 2002-11-21 2004-02-03 International Business Machines Corporation Gate structure with independently tailored vertical doping profile
KR100958618B1 (ko) * 2002-12-31 2010-05-20 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
US7012024B2 (en) * 2003-08-15 2006-03-14 Micron Technology, Inc. Methods of forming a transistor with an integrated metal silicide gate electrode
US7598134B2 (en) 2004-07-28 2009-10-06 Micron Technology, Inc. Memory device forming methods
KR100629646B1 (ko) 2004-08-12 2006-09-29 삼성전자주식회사 게이트 구조물 및 그 제조방법
US20060079075A1 (en) * 2004-08-12 2006-04-13 Lee Chang-Won Gate structures with silicide sidewall barriers and methods of manufacturing the same
JP4938262B2 (ja) * 2004-08-25 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7521316B2 (en) * 2004-09-09 2009-04-21 Samsung Electronics Co., Ltd. Methods of forming gate structures for semiconductor devices
WO2006061764A1 (en) * 2004-12-06 2006-06-15 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method
US7560395B2 (en) 2005-01-05 2009-07-14 Micron Technology, Inc. Atomic layer deposited hafnium tantalum oxide dielectrics
US7390756B2 (en) 2005-04-28 2008-06-24 Micron Technology, Inc. Atomic layer deposited zirconium silicon oxide films
US7510983B2 (en) * 2005-06-14 2009-03-31 Micron Technology, Inc. Iridium/zirconium oxide structure
TWI293187B (en) * 2005-06-15 2008-02-01 Promos Technologies Inc Gate structure and method for preparing the same
US7442319B2 (en) * 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR101082096B1 (ko) * 2008-01-21 2011-11-10 주식회사 하이닉스반도체 샐리사이드 공정을 이용한 반도체 소자의 제조방법
US7816218B2 (en) * 2008-08-14 2010-10-19 Intel Corporation Selective deposition of amorphous silicon films on metal gates
DE102008049723B4 (de) * 2008-09-30 2012-01-26 Advanced Micro Devices, Inc. Transistor mit eingebettetem Si/Ge-Material mit einer besseren substratüberspannenden Gleichmäßigkeit
KR101087139B1 (ko) 2008-12-18 2011-11-25 한국전자통신연구원 수퍼 접합 구조를 갖는 ｔｄｍｏｓ 소자의 제조 방법
KR101697594B1 (ko) * 2010-03-03 2017-01-18 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US8741704B2 (en) 2012-03-08 2014-06-03 International Business Machines Corporation Metal oxide semiconductor (MOS) device with locally thickened gate oxide
US9673058B1 (en) * 2016-03-14 2017-06-06 Lam Research Corporation Method for etching features in dielectric layers
WO2023099002A1 (de) * 2021-12-02 2023-06-08 Wacker Chemie Ag Verfahren zur herstellung von silicium enthaltenden materialien

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0403368A1 (de) * 1989-06-14 1990-12-19 Commissariat A L'energie Atomique Verfahren zum Herstellen eines integrierten Schaltkreises mit einem doppelt implantierten Feldeffekttransistor
US5003375A (en) * 1988-01-21 1991-03-26 Seiko Epson Corporation MIS type semiconductor integrated circuit device having a refractory metal gate electrode and refractory metal silicide film covering the gate electrode
DE3901114C2 (de) * 1988-01-14 1995-03-30 Toshiba Kawasaki Kk Verfahren zur Herstellung einer Gateelektrode
US5736455A (en) * 1995-12-22 1998-04-07 Micron Technology, Inc. Method for passivating the sidewalls of a tungsten word line
US5804499A (en) * 1996-05-03 1998-09-08 Siemens Aktiengesellschaft Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2372904A1 (fr) 1976-11-19 1978-06-30 Ibm Composition de decapage du silicium polycristallin contenant de l'hydroxyde de tetramethylammonium et procede d'application
US4285761A (en) * 1980-06-30 1981-08-25 International Business Machines Corporation Process for selectively forming refractory metal silicide layers on semiconductor devices
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
JPS63316476A (ja) 1987-06-18 1988-12-23 Seiko Instr & Electronics Ltd 半導体装置およびその製造方法
JPH021171A (ja) * 1988-01-21 1990-01-05 Seiko Epson Corp Ｍｉｓ型半導体集積回路装置
US5160987A (en) 1989-10-26 1992-11-03 International Business Machines Corporation Three-dimensional semiconductor structures formed from planar layers
JPH03283565A (ja) * 1990-03-30 1991-12-13 Toshiba Corp Ｍｏｓ型半導体集積回路装置
KR940001402B1 (ko) * 1991-04-10 1994-02-21 삼성전자 주식회사 골드구조를 가지는 반도체소자의 제조방법
US5376455A (en) * 1993-10-05 1994-12-27 Guardian Industries Corp. Heat-treatment convertible coated glass and method of converting same
DE4342166C2 (de) 1993-12-10 1995-10-26 Bosch Gmbh Robert Integrierte Halbleitervorrichtung mit einem Thyristor
KR0179677B1 (ko) * 1993-12-28 1999-04-15 사토 후미오 반도체장치 및 그 제조방법
KR950019922A (ko) 1993-12-28 1995-07-24 김주용 다결정실리콘 습식식각용액
JP3281158B2 (ja) * 1993-12-28 2002-05-13 株式会社東芝 半導体装置の製造方法
US5739066A (en) * 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
US5872057A (en) 1996-11-22 1999-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming oxide dielectric layer on refractory metal silicide gate
JPH10173179A (ja) * 1996-12-11 1998-06-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
US5796151A (en) 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
KR100230814B1 (ko) 1997-03-05 1999-11-15 김영환 플래시 메모리 소자 및 그 제조방법
US5925918A (en) 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6204521B1 (en) * 1998-08-28 2001-03-20 Micron Technology, Inc. Thin film transistors
JP3988342B2 (ja) * 1998-12-29 2007-10-10 株式会社ハイニックスセミコンダクター 半導体素子のゲート電極形成方法
JP2001036072A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6429108B1 (en) * 1999-09-02 2002-08-06 Advanced Micro Devices, Inc. Non-volatile memory device with encapsulated tungsten gate and method of making same
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3901114C2 (de) * 1988-01-14 1995-03-30 Toshiba Kawasaki Kk Verfahren zur Herstellung einer Gateelektrode
US5003375A (en) * 1988-01-21 1991-03-26 Seiko Epson Corporation MIS type semiconductor integrated circuit device having a refractory metal gate electrode and refractory metal silicide film covering the gate electrode
EP0403368A1 (de) * 1989-06-14 1990-12-19 Commissariat A L'energie Atomique Verfahren zum Herstellen eines integrierten Schaltkreises mit einem doppelt implantierten Feldeffekttransistor
US5736455A (en) * 1995-12-22 1998-04-07 Micron Technology, Inc. Method for passivating the sidewalls of a tungsten word line
US5804499A (en) * 1996-05-03 1998-09-08 Siemens Aktiengesellschaft Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition

Also Published As

Publication number Publication date
GB0213397D0 (en) 2002-07-24
WO2001050507A1 (en) 2001-07-12
US20050205900A1 (en) 2005-09-22
AU2637801A (en) 2001-07-16
US20020019120A1 (en) 2002-02-14
US20020098690A1 (en) 2002-07-25
GB2373925A (en) 2002-10-02
US20080258245A1 (en) 2008-10-23
GB2373925B (en) 2004-09-08
US20030157793A1 (en) 2003-08-21
KR100484372B1 (ko) 2005-04-22
US6372618B2 (en) 2002-04-16
JP2007088486A (ja) 2007-04-05
JP4605399B2 (ja) 2011-01-05
US6541362B2 (en) 2003-04-01
US7405455B2 (en) 2008-07-29
US6890843B2 (en) 2005-05-10
DE10194791T1 (de) 2003-01-16
JP2003519911A (ja) 2003-06-24
KR20020064984A (ko) 2002-08-10

Similar Documents

Publication Publication Date Title
DE10194791B4 (de) Verfahren zum Bilden von Halbleiterstrukturen
DE3334333A1 (de) Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten
EP1166350B1 (de) Verfahren zur herstellung einer dram-struktur mit vergrabenen bitleitungen oder grabenkondensatoren
EP0118709A2 (de) Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/Drain-Gebieten, kurzen Kanallängen und einer selbstjustierten, aus einem Metallsilizid bestehenden Kontaktierungsebene
DE10324491A1 (de) Herstellungsverfahren für Dual-Workfunction-Logikbauelemente in vertikalen DRAM-Prozessen
DE4127967A1 (de) Mos-transistor mit gate-drain-elektrodenueberlapp und verfahren zu seiner herstellung
DE3603470A1 (de) Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat
DE102019215248B4 (de) Finfet mit isolierenden schichten zwischen dem gate und source/drain-kontakten sowie verfahren zu seiner herstellung
DE102015106185B4 (de) Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers
DE4113962C2 (de) Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese
DE3935411A1 (de) Feldeffekthalbleitervorrichtung bzw. feldeffekttransistor und verfahren zu deren bzw. dessen herstellung
EP0838088A1 (de) Verfahren zur herstellung einer integrierten cmos-schaltung
DE10341062A1 (de) Gate-Strukturen bei nicht-flüchtigen Speichervorrichtungen mit gekrümmten Seitenwänden, die unter Verwendung von Sauerstoffkanälen ausgebildet sind, und Verfahren zum Ausbilden derselben
DE102007061882B3 (de) Verfahren zur Herstellung einer integrierten Schaltung mit vergrabenem Kanal und integrierte Schaltung mit vergrabenem Kanal
DE19941401C1 (de) Verfahren zur Herstellung einer DRAM-Zellenanordnung
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE102012223653A1 (de) Mosfet mit V-Nut-Source/Drain-Zone und Verfahren zur Herstellung desselben
DE10153619B4 (de) Verfahren zur Herstellung eines Gate-Schichtenstapels für eine integrierte Schaltungsanordnung und integrierte Schaltungsanordnung
DE19922291B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
EP0899783B1 (de) Schaltungsanordnung mit mindestens vier Transistoren und Verfahren zu dessen Herstellung
DE112006000584B4 (de) Verfahren zum Ausbilden einer Halbleiteranordnung
EP0924767B1 (de) EEPROM-Anordnung und Verfahren zu deren Herstellung
DE10140047B4 (de) Verfahren zur Herstellung von Transistoren in integrierten Halbleiterschaltungen
DE10157538B4 (de) Feldeffekttransistor sowie Verfahren zu seiner Herstellung
DE4140173A1 (de) Dram und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 29423

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee