DE112006000584B4 - Verfahren zum Ausbilden einer Halbleiteranordnung - Google Patents

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Abstract

Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten:
Ausbilden eines Gate-Dielektrikums (42) über einem Halbleiterkörper (40);
Ausbilden einer Silizium-Gate-Schicht (50) über dem Gate-Dielektrikum (42);
Ausbilden einer Opferschicht (52) über der Silizium-Gate-Schicht (50);
Strukturieren der Silizium-Gate-Schicht (50) und der Opferschicht (52) zum Ausbilden einer Gate-Struktur, wobei die Gate-Struktur ein Silizium-Gate und ein darüberliegendes Opfer-Gate aufweist;
Ausbilden eines Seitenwand-Abstandsstücks (54, 56) angrenzend an eine Seitenwand der Gate-Struktur;
Dotieren des Halbleiterkörpers zum Ausbilden eines Source-Gebiets (58) und eines Drain-Gebiets (58), die selbstjustiert zu dem Seitenwand-Abstandsstück (54, 56) sind;
Entfernen der Opferschicht selektiv zu dem Seitenwand-Abstandsstück und dem Silizium-Gate;
Ausbilden einer Metallschicht (60) über dem Source-Gebiet (58), dem Drain-Gebiet (58) und dem Silizium-Gate (50); und
Reagieren der Metallschicht mit dem Source-Gebiet, dem Drain-Gebiet und dem Silizium-Gate zum Ausbilden eines silizidierten Source-Kontakts (64), eines silizidierten Drain-Kontakts (64) und eines silizidierten Gates (62),
dadurch gekennzeichnet, dass...

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf ein Verfahren zum Ausbilden einer Halbleiteranordnung und insbesondere auf ein Integrationsschema für ein vollständig silizidiertes Gate.
  • Halbleiteranordnungen werden bei einer Vielzahl elektronischer Anwendungen verwendet, wie z. B. Computern und Mobiltelefonen. Die Halbleiterindustrie im Allgemeinen ist gefordert, die Größe der auf integrierten Schaltungen angeordneten Halbleiteranordnungen zu verringern. Eine Miniaturisierung wird allgemein benötigt, um der sich erhöhenden Dichte von Schaltungen, die für heutige Halbleiterprodukte nötig ist, Rechnung zu tragen.
  • Eine übliche Technologie ist ein Komplementär-Metalloxid-Halbleiter (CMOS, Complimentary Metal Oxide Semiconductor), welcher bevorzugt wird, weil die Komponenten so hergestellt werden können, dass sie bei relativ niedrigen Leistungsraten arbeiten. 1 zeigt einen herkömmlichen MOS-Transistors 10 mit einem Source-Gebiet 12 und einem Drain-Gebiet 14, welche beide in einem Halbleitersubstrat 16 ausgebildet sind. Ein Gate 18 liegt über einem Kanal 20 zwischen dem Source-Gebiet 14 und dem Drain-Gebiet 16 und ist davon durch ein Gate-Dielektrikum 22 isoliert. Ebenso sind flache Grabenisolations-Gebiete 24 dargestellt, welche dazu dienen können, den Transistor 10 von Nachbaranordnungen zu isolieren.
  • In vielen Anwendungen wird das Gate 18 aus dotiertem Polysilizium ausgebildet. Es ist häufig wünschenswert, dass der Widerstand des dotierten Polysilizium-Gates 18 verringert wird.
  • Ein Weg dieses Ziel zu erreichen ist es, eine Silizid-Schicht 30 über dem Gate-Polysilizium 18 auszubilden. Das Silizid-Material hat einen geringeren Widerstand als das Polysilizium und deshalb wird die Gesamtleitfähigkeit des Gates höher sein. In ähnlicher Weise können Silizid-Gebiete 26 und 28 jeweils über dem Source-Gebiet 12 bzw. dem Drain-Gebiet 14 ausgebildet werden, um den Kontaktwiderstand zu diesen Gebieten zu verringern. Beispielsweise können die Silizid-Gebiete 26, 28 und 30 unter Verwendung eines Salizid-(selbstjustiertes Silizid) Prozesses ausgebildet werden, wobei eine Deckschicht eines hochschmelzenden Metalls über dem Transistor abgeschieden wird und mit jedem freiliegenden Silizium (z. B. dem Silizium von Source-Gebiet 14, Drain-Gebiet 16 und Gate 18) reagiert. Nicht-reagiertes hochschmelzendes Metall kann dann entfernt werden.
  • Eine aufkommende Transistortechnologie verwendet ein vollständig silizidiertes (FUSI, Fully Silicided) Gate. Beispielsweise kann ein hochschmelzendes Metall auf einem strukturierten Polysilizium-Gate abgeschieden werden. Ein Sinter-Prozess kann dann durchgeführt werden, so dass eine Diffusion zwischen dem Metall und dem Polysilizium auftritt, was zu einer vollständigen Reaktion bis hinunter zur Gate-Dielektrikum-Grenzfläche führt. Ein solches Gate kann Vorteile gegenüber Polysilizium-Gates haben, indem die Effekte der Gate-Verarmung und Dotierstoff-Durchdringung verringert werden.
  • Ein Verfahren zum Ausbilden eines vollständig silizidierten Transistor-Gates ist beispielsweise aus der Druckschrift EP 1 496 541 A1 bekannt. Gemäß diesem Verfahren wird eine Opferschicht über dem Gate-Silizium aufgebracht. Die Opferschicht wirkt als Maske während der Source-/Drain-Dotierung und verhindert, dass Dotierstoffe in das Kanalgebiet des Transistors gelangen. Während der Silizidierung des Gates werden auch die Source-/Drain-Gebiete silizidiert.
  • Obwohl mit diesem Verfahren die Source-/Drain-Gebiete gleichzeitig mit dem Gate silizidiert werden können und ein vollständig silizidiertes Gate ausgebildet werden kann, ist dieses Verfahren problematisch. Die für die vollständige Silizidierung des Gates erforderliche Temperung kann dazu führen, dass die Source-/Drain-Gebiete zu weit silizidieren, d. h. dass die Übergänge der Source- bzw. Draingebiete geschädigt werden.
  • Der Erfindung liegt folglich die Aufgabe zugrunde, ein einfaches Verfahren zum Ausbilden einer Halbleiteranordnung mit verbesserten elektrischen Eigenschaften bereitzustellen.
  • Diese Aufgabe wird durch die Maßnahmen des Patentanspruchs 1 gelöst.
  • Bei dem erfindungsgemäßen Verfahren wird zunächst ein Gate-Dielektrikum über einem Halbleiterkörper ausgebildet. Dann wird eine Silizium-(z. B. Polysilizium)Gateschicht über dem Gate-Dielektrikum ausgebildet und eine Opferschicht wird über der Silizium-Gateschicht ausgebildet. Die Silizium-Gateschicht und die Opferschicht werden zum Ausbilden einer Gate-Struktur strukturiert, wobei die Gate-Struktur ein Silizium-Gate und ein darüberliegendes Opfergate aufweist. Ein Seitenwand-Abstandsstück (spacer), wie z. B. ein Oxid-Seitenwand-Abstandsstück und ein Nitrid-Seitenwand-Abstandsstück, wird angrenzend an die Seitenwand der Gate-Struktur ausgebildet. Der Halbleiterkörper wird dann zum Ausbilden eines Source-Gebiets und eines Drain-Gebiets dotiert, die selbstjustiert zu dem Seitenwand-Abstandsstück sind. Die Opferschicht wird dann selektiv zu dem Seitenwand-Abstandsstück und dem Silizi um-Gate entfernt. Eine Metallschicht (z. B. Nickel) wird über dem Source-Gebiet, dem Drain-Gebiet und dem Silizium-Gate ausgebildet. Die Metallschicht reagiert mit dem Source-Gebiet, dem Drain-Gebiet und dem Silizium-Gate zum Ausbilden eines silizidierten Source-Kontakts, eines silizidierten Drain-Kontakts und eines silizidierten Gates. Die Opferschicht umfasst eine Titannitridschicht und das Entfernen der Opferschicht erfolgt selektiv zu den Source- und Draingebieten.
  • Unter Verwendung des erfindungsgemäßen Verfahrens können die Source, das Drain und das Gate alle in einem einzigen Prozessschritt silizidiert werden. Darüber hinaus kann durch strategisches Auswählen von Titannitrid als Opfermaterial mit geeigneter Ätz-Selektivität, eine Transistor-Struktur, die Siliziumoxid, Siliziumnitrid und Silizium beinhaltet, ohne Verschlechterung ausgebildet werden.
  • In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
  • 1 eine Schnittansicht eines herkömmlichen Transistors; und
  • 2–6 Schnittansichten während verschiedener Stadien der Fabrikation eines Transistors hergestellt gemäß dem Verfahren der vorliegenden Erfindung.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich anhand eines MOS-Transistors. Die Erfin dung kann jedoch ebenso auf andere Halbleiterstrukturen angewandt werden.
  • Ein bevorzugtes Ausführungsbeispiel, hergestellt entsprechend dem Verfahren der vorliegenden Erfindung, wird nun mit Bezug auf die 2 bis 6 beschrieben, nämlich die Ausbildung eines MOS-Transistors, der ein silizidiertes Gate aufweist, vorzugsweise ein vollständig silizidiertes Gate. 2 zeigt eine Schnittansicht eines ersten Stadiums der Fabrikation einer solchen Anordnung. Ein Halbleiterkörper 40 umfasst vorzugsweise einkristallines Silizium. Dieser Körper 40 kann ein Bulk-Halbleitersubstrat, eine Schicht, die über einem Substrat ausgebildet ist (z. B. eine epitaktisch aufgewachsene Schicht oder eine Silizium-auf-Isolator-Schicht), oder ein Gebiet innerhalb eines anderen Körpers (z. B. eine Wanne) sein. Darüberhinaus können andere Halbleiter wie z. B. Silizium-Germanium, Gallium-Arsenid verwendet werden.
  • Eine dielektrische Schicht 42 wird über dem Halbleiterkörper 40 ausgebildet. Beispielsweise umfasst die dielektrische Schicht 42 ein Oxid wie z. B. Siliziumdioxid. Alternativ kann das Dielektrikum ein Nitrid wie z. B. Silizium-Nitrid oder eine Kombination von Oxid und Nitrid umfassen (z. B. Siliziumoxinitrid oder Oxid-Nitrid-Oxid). Beispielsweise kann das Dielektrikum ein Dielektrikum mit hohem k sein (d. h. ein Dielektrikum mit einer dielektrischen Konstante größer als die von Si3N4). Beispielsweise kann das Dielektrikum ein Hafniumbasiertes Dielektrikum sein.
  • Eine leitende Gate-Schicht 44 wird über der dielektrischen Schicht 42 ausgebildet. Vorzugsweise umfasst die leitende Gate-Schicht eine Silizium-Schicht, insbesondere Polysilizium. Das Polysilizium kann in-situ oder nachdem es abgeschieden ist dotiert werden. Beispielsweise kann amorphes Silizium ab geschieden werden. Die Gate-Schicht 44 ist vorzugsweise bis zu einer Dicke zwischen ungefähr 20 nm und ungefähr 60 nm abgeschieden, vorzugsweise ungefähr 30 nm.
  • Eine Opferschicht 46 wird über der leitenden Gate-Schicht 44 ausgebildet. Die Opferschicht wird vorzugsweise aus einem Material ausgebildet, das in Bezug auf andere Materialien in der Anordnung selektiv geätzt werden kann, wobei die anderen Materialien üblicherweise Silizium, Siliziumoxid und Siliziumnitrid sind. Die Opferschicht sollte ebenfalls mit angrenzenden Materialien kompatibel sein, vorzugsweise sollte sie ohne die Verwendung von Barrieren oder anderen Schichten aufgebracht sein.
  • Vorzugsweise wird die Opferschicht aus Titannitrid ausgebildet. Das TiN kann stöchiometrisch (d. h. gleiche Mengen von Ti- und N-Atomen) sein oder nicht. Dieses Material wird bevorzugt, weil es in Bezug auf Silizium, Siliziumoxid und Siliziumnitrid selektiv geätzt werden kann. Darüber hinaus kann das TiN 46 auf dem Polysilizium 44 direkt abgeschieden werden ohne irgendwelche dazwischenliegende Schichten (intervening layers). Wenn eine andere Opferschicht, z. B. Aluminium, verwendet würde, sollte eine Barriereschicht (z. B. Ti und/oder TiN) verwendet werden, um eine Wechselwirkung zwischen dem Aluminium und dem darunterliegenden Silizium zu vermeiden, ebenso wie um eine Oxidation des Aluminiums an seiner Oberfläche zu vermeiden. Das TiN 46 wird vorzugsweise bis zu einer Dicke abgeschieden, die durch die Erfordernisse der notwendigen Abstandsstück-Abmessungen bestimmt ist (z. B. zwischen ungefähr 60 nm und ungefähr 100 nm, vorzugsweise ungefähr 90 nm). Beispielsweise wird die Dicke des TiN und Polysiliziums basierend auf den verschiedenen Silizidierungsgeschwindigkeiten von Polysilizium (für das Gate) und einkri stallinem Silizium (für die Source und das Drain) eingestellt.
  • Nun Bezug nehmend auf 3 werden die leitende Gate-Schicht 44 und die Opferschicht 46 (und möglicherweise die Gate-Dielektrikum-Schicht 42) z. B. unter Verwendung einer Maske, die nicht gezeigt ist, in die Form der Gate-Struktur 48 strukturiert. Die Gate-Struktur 48 weist das Silizium-Gate 50 und das Opfer-Gate 52 auf. Während nur eine einzelne Gate-Struktur 48 dargestellt ist, sollte verstanden werden, dass viele (z. B. Tausende oder Millionen) von ähnlichen Strukturen gleichzeitig ausgebildet werden können.
  • Zu diesem Zeitpunkt können (nicht gezeigte) leicht dotierte Source- und Drain-Gebiete durch Ionen-Implantation ausgebildet werden. Für n-Kanal Transistoren sind die Dotierstoffe vorzugsweise Arsen oder Phosphor, während für p-Kanal Transistoren die Dotierstoffe vorzugsweise Bor sind. Andere Dotierstoffarten könnten alternativ verwendet werden. Diese leicht dotierten Gebiete werden vorzugsweise in einer Art und Weise selbstjustiert zu der Gate-Struktur 48 implantiert.
  • Als nächstes wird ein Seitenwand-Abstandsstück angrenzend an die Seitenwände der Gate-Struktur 48 ausgebildet. Vorzugsweise wird eine (nicht gezeigte) Oxid-Schicht konform abgeschieden und bis zu einer gewünschten Höhe anisotrop zurückgeätzt. Anschließend wird eine Nitrid-Schicht konform abgeschieden und anisotrop zurückgeätzt. Vorzugsweise ist die Oxid-Schicht SiO2 und die Nitrid-Schicht ist Si3N4, aber es versteht sich, dass andere Oxid- und/oder Nitrid-Materialien verwendet werden können. Diese Bearbeitung bildet ein Oxid-Abstandsstück 54 und Nitrid-Abstandsstück 56 aus. Darüber hinaus ist es wünschenswert, aber nicht erforderlich, dass die Nitrid-Schicht über dem Oxid so ausgebildet ist, dass das Nitrid als ein Ätz-Stopp während der Ätzung der Source/Drain Kontaktlöcher dienen kann. Die Halbleiteranordnung kann beispielsweise nur ein einziges Abstandsstück oder mehr als zwei Abstandsstücke (z. B. drei Abstandsstücke) aufweisen. Das Verwenden von sowohl einem Oxid-Abstandsstück 54 als auch einem Nitrid-Abstandsstück 56 ist wünschenswert, weil das Verwenden von nur einem einzigen Abstandsstück die Struktur nachteilig beanspruchen kann.
  • Nach dem Ausbilden des Seitenwand-Abstandsstücks 54/58, können Source- und Drain-Gebiete 58 ausgebildet werden. Vorzugsweise werden die Source- und Drain-Gebiete 58 durch Implantieren von Dotierstoffen in einer Art und Weise die selbstjustiert zu den Abstandsstücken 54/56 ist ausgebildet. Die Dotierstoffkonzentration, Dosis und Energieniveaus sind für die Erfindung nicht entscheidend. Wie für die leicht dotierten Gebiete, sind für n-Kanal Transistoren die Dotierstoffe vorzugsweise Arsen oder Phosphor, während für p-Kanal Transistoren die Dotierstoffe vorzugsweise Bor sind. Wieder könnten andere Dotierstoffarten alternativ verwendet werden.
  • Nun Bezug nehmend auf 4 wird das Opfer-Gate 52 in Bezug auf das Seitenwand-Abstandsstück (z. B. das Oxid-Seitenwand-Abstandsstück und das Nitrid-Seitenwand-Abstandsstück) und das Gate-Gebiet 50 selektiv entfernt. In dem Fall, wo das Opfer-Gate 52 aus TiN ausgebildet ist, kann dieses selektive Entfernen mit einem Ätzen durchgeführt werden, das eine wässrige Lösung verwendet, die NH3 und H2O2 beinhaltet. Beispielsweise kann eine Ätzung bei ungefähr 50°C mit einem Mischungsverhältnis H2O:NH4OH(30%):H2O2(30%) von ungefähr 50:2:1 durchgeführt werden. Solch eine Ätzung sollte das TiN selektiv entfernen, ohne im Wesentlichen Material von dem Seitenwand-Abstandsstück 54/56, Polysilizium von der Gate-Struktur 50 oder Silizium von den Source- und Drain-Gebieten 58 zu ent fernen. Wenn ein anderes Opfermaterial (andere Opfermaterialien) verwendet wird (werden), dann kann die Ätzlösung entsprechend ausgewählt werden.
  • 5 zeigt das Abscheiden einer Metallschicht 60 über dem Source- und Drain-Gebiet 58 und dem Gate 50. Vorzugsweise wird die Metallschicht 60 aus Nickel ausgebildet. Beispielsweise kann eine Nickelschicht durch Chemische Gasphasenabscheidung unter Verwendung von Ni(CO)4 als Prekursor abgeschieden werden. Vorzugsweise wird dieses Material bei atmosphärischem Druck und einer Temperatur von ungefähr 180°C bis ungefähr 230°C (Mond-Prozess) abgeschieden. Andere Abscheidetechniken wie z. B. Physikalische Gasphasenabscheidung oder Verdampfung können alternativ verwendet werden. Die Dicke der Metallschicht 60 ist vorzugsweise zwischen ungefähr 5 nm und ungefähr 15 nm, vorzugsweise ungefähr 10 nm. Beispielsweise können andere Metalle wie z. B. Cobalt, Tantal, Titan, Platin oder Molybdän einschließlich ihrer Legierungen (z. B. NixPty) verwendet werden.
  • 6 zeigt eine Struktur, nachdem die Metallschicht 60 mit Silizium-Gebieten 50 und 58 reagiert hat und nicht-reagierte Teilbereiche der Metallschicht entfernt worden sind. Vorzugsweise kann diese Reaktion bei einer Temperatur von ungefähr 400°C für eine Zeit von ungefähr 5 Sekunden stattfinden, gefolgt von einem Spike-Ausheilen bei ungefähr 500°C nachdem das überschüssige Metall entfernt worden ist. Dieser Silizidierungs-Prozess wird Nickelsilizid ausbilden (oder andere Silizid-Materialien abhängig von dem Metall in Schicht 60). Die Silizidierungsgebiete 64 werden dazu dienen, den Source/Drain-Kontaktwiderstand zu vermindern und können eine Dicke von zwischen ungefähr 20 nm und ungefähr 50 nm haben.
  • Zu der gleichen Zeit zu der die Silzid-Gebiete 64 ausgebildet werden, wird das Gate 50 vorzugsweise, aber nicht notwendigerweise, vollständig silizidiert werden. Das vollständig silizidierte Gate ist in 6 mit Bezugszeichen 62 bezeichnet. Dieses vollständig silizidierte Gate 62 kann eine Dicke von zwischen ungefähr 20 nm und ungefähr 50 nm haben.
  • Wie oben beschrieben sind die nicht-reagierten Teilbereiche der Metall-Schicht 60 entfernt worden. Dieses nicht-reagierte Metall beinhaltet Teilbereiche der Metallschicht 60 über den Seitenwand-Abstandsstücken 54/56 und über den Isolationsgebieten (nicht gezeigt; s. z. B. 1). Das Entfernen von diesen Leitern verhindert, dass leitende Kurzschlüsse auf dem Chip ausgebildet werden. Vorzugsweise wird dieser Entfernungsprozess mit Königswasser (aqua regia) als Ätz-Chemie durchgeführt.
  • Obwohl nicht gezeigt, kann die gezeigte Anordnung mit einer dielektrischen Schicht bedeckt sein, wie z. B. einem Oxid oder einem dotierten Oxid. Kontaktlöcher können in diese dielektrische Schicht geätzt werden und leitende Stöpsel (plugs) können ausgebildet werden, um die Source/Drain-Gebiete 58 und das Gate 62, wie gewünscht, elektrisch anzuschließen. Andere Merkmale wie z. B. die Metallisierung sind ebenso der Einfachheit halber weggelassen.

Claims (19)

  1. Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Ausbilden eines Gate-Dielektrikums (42) über einem Halbleiterkörper (40); Ausbilden einer Silizium-Gate-Schicht (50) über dem Gate-Dielektrikum (42); Ausbilden einer Opferschicht (52) über der Silizium-Gate-Schicht (50); Strukturieren der Silizium-Gate-Schicht (50) und der Opferschicht (52) zum Ausbilden einer Gate-Struktur, wobei die Gate-Struktur ein Silizium-Gate und ein darüberliegendes Opfer-Gate aufweist; Ausbilden eines Seitenwand-Abstandsstücks (54, 56) angrenzend an eine Seitenwand der Gate-Struktur; Dotieren des Halbleiterkörpers zum Ausbilden eines Source-Gebiets (58) und eines Drain-Gebiets (58), die selbstjustiert zu dem Seitenwand-Abstandsstück (54, 56) sind; Entfernen der Opferschicht selektiv zu dem Seitenwand-Abstandsstück und dem Silizium-Gate; Ausbilden einer Metallschicht (60) über dem Source-Gebiet (58), dem Drain-Gebiet (58) und dem Silizium-Gate (50); und Reagieren der Metallschicht mit dem Source-Gebiet, dem Drain-Gebiet und dem Silizium-Gate zum Ausbilden eines silizidierten Source-Kontakts (64), eines silizidierten Drain-Kontakts (64) und eines silizidierten Gates (62), dadurch gekennzeichnet, dass die Opferschicht (52) eine Titannitridschicht umfasst und dass das Entfernen der Opferschicht selektiv zu den Source- und Draingebieten (58) erfolgt.
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Ausbilden des Seitenwand-Abstandsstücks (54, 56) ein Ausbilden eines Siliziumdioxid-Seitenwand-Abstandsstücks umfasst.
  3. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Ausbilden des Seitenwand-Abstandsstücks (54, 56) ein Ausbilden eines Siliziumnitrid-Seitenwand-Abstandsstücks umfasst.
  4. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Ausbilden des Seitenwand-Abstandsstücks (54, 56) ein Ausbilden eines Oxid-Seitenwand-Abstandsstücks (54) und ein Ausbilden eines Nitrid-Seitenwand-Abstandsstücks (56) umfasst.
  5. Verfahren nach Patentanspruch 4, dadurch gekennzeichnet, dass das Ausbilden des Nitrid-Seitenwand-Abstandsstücks (56) ein Ausbilden eines Nitrid-Seitenwand-Abstandsstücks umfasst, das von der Gate-Struktur durch das Oxid-Seitenwand-Abstandsstück (54) getrennt ist.
  6. Verfahren nach Patentanspruch 4 oder 5, dadurch gekennzeichnet, dass das Ausbilden des Oxid-Seitenwand-Abstandsstücks (54) ein Ausbilden eines Siliziumdioxid-Seitenwand-Abstandsstücks umfasst.
  7. Verfahren nach Patentanspruch 4 oder 5, dadurch gekennzeichnet, dass das Ausbilden des Nitrid-Seitenwand-Abstandsstücks (56) ein Ausbilden eines Si3N4-Seitenwand-Abstandsstücks umfasst.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass das Ausbilden des Gate-Dielektrikums (42) ein Ausbilden eines Gate-Oxids umfasst.
  9. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass das Ausbilden des Gate-Dielektrikums (42) ein Abscheiden eines Dielektrikums mit hohem k umfasst.
  10. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass das Ausbilden der Silizium-Gate- Schicht (50) ein Abscheiden einer Polysilizium-Schicht umfasst.
  11. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass das Ausbilden der Silizium-Gate-Schicht (50) ein Abscheiden von amorphem Silizium umfasst.
  12. Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass das Entfernen der Opferschicht (52) ein Durchführen eines Titannitrid-Ätzens mit einer NH3 und H2O2 beinhaltenden Lösung umfasst.
  13. Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass das Entfernen der Opferschicht (52) ein Durchführen eines Titannitrid-Ätzens mit einer NH4OH und H2O2 beinhaltenden, wässrigen Lösung umfasst.
  14. Verfahren nach einem der Patentansprüche 1 bis 13, dadurch gekennzeichnet, dass das Ausbilden der Metall-Schicht (60) ein Ausbilden einer Nickel-Schicht umfasst.
  15. Verfahren nach Patentanspruch 14, dadurch gekennzeichnet, dass das Ausbilden der Metall-Schicht (60) ein Durchführen einer Chemischen Gasphasenabscheidung unter Verwendung von Ni(CO)4 als einen Prekursor umfasst.
  16. Verfahren nach einem der Patentansprüche 1 bis 13, dadurch gekennzeichnet, dass das Ausbilden der Metallschicht (60) ein Abscheiden eines hochschmelzenden Metalls umfasst, wobei das hochschmelzende Metall aus einer Gruppe ausgewählt wird, die aus Cobalt, Platin, Titan, Tantal und Molybdän besteht.
  17. Verfahren nach einem der Patentansprüche 1 bis 16, dadurch gekennzeichnet, dass das Reagieren der Metallschicht (60) ein Ausbilden eines vollständig silizidierten Gates (62) umfasst.
  18. Verfahren nach einem der Patentansprüche 1 bis 17 weiterhin gekennzeichnet durch ein Entfernen nicht-reagierter Teilbereiche der Metallschicht nach dem Reagieren der Metallschicht.
  19. Verfahren nach einem der Patentansprüche 1 bis 18, dadurch gekennzeichnet, dass das Dotieren des Halbleiterkörpers ein Implantieren von Dotierstoffen in den Halbleiterkörper (40) ausgerichtet auf das Seitenwand-Abstandsstück (54, 56) umfasst, wobei das Implantieren ein Source-Gebiet (58) und ein Drain-Gebiet (58) angrenzend an die Gate-Struktur ausbildet, und wobei das selektive Entfernen des Titannitrids erfolgt, ohne im Wesentlichen Material von dem Seitenwand-Abstandsstück (54, 56), Polysilizium von der Gate-Struktur oder Silizium von dem Source-Gebiet (58) und Drain-Gebiet (58) zu entfernen.
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