DE10001129A1 - Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung - Google Patents

Abstract

eine Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung, die eine Teststruktur (10) und eine Referenzstruktur (20) umfaßt, weist eine erste (S1) und zweite Serienschaltung (S2) auf mit jeweils zwei in Reihe geschalteten Transistoren (T1, T2; T3, T4), die parallel zwischen Versorgungsanschlüssen (1, 2, 8) für jeweils ein Versorgungspotential geschaltet sind. Die Teststruktur (10) ist an den Kopplungsknoten (12) der Transistoren (T1, T2) der ersten Serienschaltung (S1) angeschlossen, die Referenzstruktur (20) an den Kopplungsknoten (22) der Transistoren (T3, T4) der zweiten Serienschaltung (S2). Die Versorgungsanschlüsse (1, 2, 8) der Serienschaltungen (S1, S2) sind mit einer steuerbaren Spannungsquelle (9) verbunden. Mit der Schaltungsanordnung ist an der Teststruktur (10) eine spannungsabhängige, differentielle Kapazitätsmessung durchführbar.

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung, die eine Teststruktur und eine Referenzstruktur umfaßt, mit einer ersten und zweiten Serienschaltung, die Transistoren aufweisen, die mit ihren gesteuerten Strecken in Reihe geschaltet sind und die parallel zwischen Versorgungs­ anschlüssen für jeweils ein Versorgungspotential geschaltet sind, bei der ein Anschluß für die Teststruktur an den Kopp­ lungsknoten der Transistoren der ersten Serienschaltung ange­ schlossen ist und bei der ein Anschluß für die Referenzstruk­ tur an den Kopplungsknoten der Transistoren der zweiten Seri­ enschaltung angeschlossen ist.

Integrierte Schaltungen weisen einen strukturellen, topogra­ phischen Aufbau auf, der im allgemeinen schichtartig angeord­ net ist. Beispielsweise weist die integrierte Schaltung Tran­ sistoren und Metalleiterbahnen auf, die schichtartig neben­ einander oder übereinander auf einem Halbleitersubstrat auf­ gebracht sind. Moderne integrierte Halbleiterschaltungen wei­ sen meist immer kleinere Strukturgrößen auf und werden mit zunehmend steigenden Taktraten betrieben. Mit zunehmenden Übertragungsraten nimmt im allgemeinen der Einfluß von Kapa­ zitäten auf die Signalgeschwindigkeit zu. Solche Kapazitäten können beispielsweise auftreten zwischen den Schichten von Metalleiterbahnen und/oder Kontaktierungsgebieten von Transi­ storen. Im Zuge der Fortentwicklung einer integrierten Schal­ tung ist es daher Ziel, verschiedene Arten von Kapazitäten zu bestimmen und in gewünschter Weise zu beeinflussen.

Kapazitäten werden beispielsweise anhand von großen Test­ strukturen ermittelt. Weiterhin können Kapazitäten in inte­ grierten Schaltungen bestimmt werden durch die sogenannte "Charge-Based Capacitance Measurement (CBCM)" Technik. Diese Technik ist beispielsweise beschrieben in "Investigation of Interconnect Capacitance Characterization Using Charge-Based Capacitance Measurement (CBCM) Technique and Three- Dimensional Simulation", D. Sylvester, J. C. Chen, C. Hu, IEEE J. Solid State Circuits, 33 (1998). Die dort beschriebe­ ne Methode wird insbesondere angewandt zur Bestimmung von un­ terschiedlichen Arten von Kapazitäten an Metalleiterbahnen in einer integrierten Schaltung. Es wird weiterhin eine Meß­ schaltung vorgestellt, mit zwei Transistor-Serienschaltungen, die jeweils an einer Teststruktur beziehungsweise Referenz­ struktur angeschlossen sind. Mit dieser Schaltung können vor­ teilhaft insbesondere verhältnismäßig kleine Strukturen be­ ziehungsweise kleine Kapazitäten in integrierten Schaltungen bestimmt werden, da durch Einbeziehung einer Referenzstruktur insbesondere parasitäre Kapazitäten beispielsweise an Zulei­ tungen kompensiert werden. Sie umgeht dabei das meßtechnische Problem, daß in Folge immer kleinerer Werte der zu messenden Kapazitäten eine entsprechende Kalibrierung von Meßgeräten meist nicht mehr ausreicht, um Meßfehler zu beseitigen.

Die Funktion der beschriebenen Schaltung besteht insbesondere darin, daß die mit einer bestimmten Kapazität behaftete Test­ struktur und die dazu in Bezug gesetzte Referenzstruktur je­ weils zwischen zwei Potentialen umgeladen werden. Dabei wer­ den jeweils die durchschnittlichen Umladeströme gemessen und mit deren Differenz die zu bestimmende Kapazität ermittelt.

An den kontaktierten Gebieten eines Transistors in einer in­ tegrierten Schaltung treten im allgemeinen unterschiedliche Arten von Kapazitäten auf. Dies können beispielsweise die so­ genannte Junction-Kapazität, der Kapazität zwischen den Sour­ ce-/Drain-Gebieten und dem Substrat, die sogenannte Dünn­ schichtkapazität, der Kapazität zwischen dem Gate-Gebiet und dem Substrat, und die sogenannte Überlapp-Kapazität, der Ka­ pazität zwischen dem Gate-Gebiet und den jeweiligen Source- /Drain-Gebieten, sein. Diese Kapazitäten sind im allgemeinen abhängig von dem jeweils anliegenden Potentialwert. Das heißt, diese Kapazitäten sind spannungsabhängig und daher in einer spannungsabhängigen, differenziellen Kapazitätsmessung zu bestimmen. Da in der beschriebenen Schaltung die Kapazitä­ ten zwischen einem festen Bezugspotential der integrierten Schaltung und einem positiven Potential umgeladen werden, ist eine spannungsabhängige Kapazitätsmessung nur eingeschränkt möglich.

Die Aufgabe der vorliegenden Erfindung ist es, eine Schal­ tungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung nach der eingangs genannten Art anzu­ geben, mit der eine spannungsabhängige, differenzielle Kapa­ zitätsmessung möglich ist.

Die Aufgabe wird gelöst durch eine Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schal­ tung nach den Merkmalen des Patentanspruchs 1. Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeich­ net.

Die Referenzstruktur weist einen zur Teststruktur im wesent­ lichen ähnlichen Aufbau auf. Der Aufbau kann schichtartig sein, beispielsweise bei der Messung von Kapazitäten an den Anschlüssen eines schichtartig angeordneten Transistors. Es ist auch möglich, sogenannte laterale Wire-Wire-Kapazitäten der Teststruktur zu messen, mit einer entsprechend ähnlich aufgebauten Referenzstruktur, die in dem Fall nur das für die Messung wesentliche sogenannte Wiring beinhaltet.

Die Schaltungsanordnung umfaßt eine erste und zweite Serien­ schaltung, die jeweils zwei Transistoren umfaßt, die mit ih­ ren gesteuerten Strecken in Reihe geschaltet sind, und die parallel zwischen Versorgungsanschlüssen für jeweils ein Ver­ sorgungspotential geschaltet sind. Ein Anschluß für die Test­ struktur ist an den Kopplungsknoten der Transistoren der er­ sten Serienschaltung angeschlossen, ein Anschluß für die Referenzstruktur ist an den Kopplungsknoten der Transistoren der zweiten Serienschaltung angeschlossen. Indem die Versor­ gungsanschlüsse der beiden Serienschaltungen mit einer steu­ erbaren Spannungsquelle verbunden sind, kann eine spannungs­ abhängige, differenzielle Kapazitätsmessung durchgeführt wer­ den.

Beispielsweise werden die Versorgungsspannungen über die Spannungsquelle derart eingestellt, daß sich ein relativer Potentialunterschied von zum Beispiel 0,1 V ergibt. Das Ni­ veau der Versorgungsspannungen kann zwischen den Messungen in diskreten Schritten verändert werden. Es stellen sich so un­ terschiedliche Arbeitspunkte an den zu messenden Kapazitäten ein, wodurch eine differenzielle Kapazitätsmessung durchge­ führt werden kann.

In der eingangs beschriebenen Schaltung werden zum Aufladen der Teststruktur beziehungsweise Referenzstruktur jeweils PMOS-Transistoren verwendet, zur Entladung der Test- bezie­ hungsweise Referenzstruktur NMOS-Transistoren. Wenn die Ver­ sorgungsspannung sinkt, besteht die Gefahr, daß die anliegen­ de Gatespannung über die Einsatzspannung des PMOS-Transistors steigt. Eine diesbezügliche Absenkung der Gatespannung hin zu negativen Werten ist zur Vermeidung von Potentialverschiebun­ gen an der gesamten integrierten Schaltung meist nicht geeig­ net. Um eine vollständige Aufladung der Test- beziehungsweise Referenzstruktur auch bei Potentialwerten zu gewährleisten, die nahe dem Bezugspotential der integrierten Schaltung sind, sind bei der erfindungsgemäßen Schaltungsanordnung NMOS- Transistoren vorgesehen. Die Gate-Anschlüsse der jeweiligen NMOS-Transistoren sind durch ein positives Potential derart ansteuerbar, daß sich der jeweilige Transistor auch bei einem niedrigen Versorgungspotential im niederohmigen Bereich be­ findet.

Entsprechend weist die Schaltungsanordnung zur Einstellung von Arbeitspunkten mit negativem Potentialwert NMOS- Transistoren mit jeweils einer isolierten P-dotierten Wanne auf. Die isolierte Wanne, die sich in ebenfalls p-dotiertem Substrat befindet, wird dabei an einem entsprechenden negati­ ven Potential angeschlossen.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:

Fig. 1 eine Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung,

Fig. 2 eine erfindungsgemäße Schaltungsanordnung zur span­ nungsabhängigen differenziellen Kapazitätsmessung,

Fig. 3 ein Signaldiagramm zu der Schaltungsanordnung nach Fig. 2.

Fig. 1 zeigt eine Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung nach dem Stand der Technik. Die Schaltungsanordnung weist eine erste Serien­ schaltung S1 und eine zweite Serienschaltung S2 auf, die je­ weils zwei Transistoren T1, T2 beziehungsweise T3, T4 umfas­ sen, die mit ihren gesteuerten Strecken in Reihe geschaltet sind. Die Serienschaltungen S1 und S2 sind zwischen die Ver­ sorgungsanschlüsse 1 beziehungsweise 2 und 3 geschaltet. An den Versorgungsanschlüssen 1 und 2 liegt beispielsweise ein positives Versorgungspotential V1, V2 gleich VDD an, an dem Versorgungsanschluß 3 liegt beispielsweise ein festes Bezugs­ potential GND der integrierten Schaltung an. Ein Anschluß 11 für die Teststruktur 10 ist an den Kopplungsknoten 12 der Transistoren T1 und T2 der Serienschaltung S1 angeschlossen. Die Teststruktur 10 ist schematisch dargestellt durch die Ka­ pazität C. Ein Anschluß 21 für die Referenzstruktur 20 ist an den Kopplungsknoten 22 der Transistoren T3 und T4 der Serien­ schaltung S2 angeschlossen.

Zur Messung der Kapazität C werden die Steueranschlüsse 4 und 5 der Transistoren entsprechend mit einander nicht überlap­ penden Signalen angesteuert. Durch die Ströme I1 und I2 wer­ den die Teststruktur 10 und die Referenzstruktur 20 aufgela­ den beziehungsweise entladen. Dabei ist durch eine entspre­ chende Ansteuerung der Anschlüsse 4 und 5 zu vermeiden, daß ein Kurzschlußstrom zwischen den in Reihe geschalteten Tran­ sistoren der jeweiligen Serienschaltung fließt. Die Differenz zwischen den zu messenden Strömen I1 und I2 ist direkt pro­ portional zu der zu messenden Kapazität C. Die Kapazität C berechnet sich dabei nach der Formel

C . VDD . f = I1 - I2.

Die gemessenen Ströme I1 und I2 sind dabei jeweils gemessene Durchschnittswerte, f ist die Frequenz des Taktzyklus der Messung. Die bei der Messung erzielbare Auflösung ist dabei im wesentlichen abhängig von der Anordnung der beiden Serien­ schaltungen S1 und S2. Indem diese relativ klein dimensio­ niert werden und relativ nahe beieinander auf der integrier­ ten Schaltung angeordnet werden, läßt sich der Einfluß von parasitären Kapazitäten auf das Meßergebnis signifikant redu­ zieren. Wie eingangs beschrieben, wird eine derartige Schal­ tungsanordnung vor allem zur Messung von Kapazitäten entlang von Metalleiterbahnen verwendet, die im allgemeinen nicht ab­ hängig vom Niveau der an den Metalleiterbahnen anliegenden Spannung sind.

Fig. 2 zeigt eine erfindungsgemäße Schaltungsanordnung zur spannungsabhängigen, differenziellen Kapazitätsmessung. Die Schaltungsanordnung weist einen weitgehend ähnlichen struktu­ rellen Aufbau zu der in Fig. 1 dargestellten Schaltunganord­ nung auf. Im Gegensatz zu der Schaltung nach Fig. 1 liegen in Fig. 2 die Versorgungsanschlüsse 1, 2 und 8, die mit der steuerbaren Spannungsquelle 9 verbunden sind, an steuerbaren Versorgungsspannungen V1, V2, V8 an. Ein weiterer Anschluß 13 der Teststruktur 10 ist weiterhin an dem festen Bezugspotential GND der integrierten Schaltung angeschlossen. An den An­ schlüssen 1 beziehungsweise 2 liegt beispielsweise ein posi­ tives Versorgungspotential VDD an, an dem Anschluß 8 liegt beispielsweise ein dazu vermindertes Potential VSS an.

Gemäß dem Prinzip der in Fig. 1 erläuterten Messung der Ka­ pazität C ergibt sich an dem Anschluß 11 ein Arbeitspunkt

A = (VDD + VSS) /2

(Mittelwert aus VDD und VSS). VDD ist beispielsweise festge­ legt zu VDD = VSS + 0,1 V.

Die Schaltungsanordnung nach Fig. 2 weist ferner, abweichend von der Schaltungsanordnung nach Fig. 1, NMOS-Transistoren T1 und T3 auf. Um einen vollen Spannungshub bis VDD an der Kapazität C zu gewährleisten, werden die Gatespannungen der Transistoren T1 und T3 um etwa eine Einsatzspannung höher als VDD gesetzt. Für negative Arbeitspunkte der Kapazität C wer­ den NMOS-Transistoren verwendet, die eine isolierte P-Wanne aufweisen.

In Fig. 3 ist ein Signaldiagramm für die Schaltungsanordnung nach Fig. 2 gezeigt. An den Anschlüssen 6 und 7 werden je­ weils für diskrete Zeitschritte Δt1 und Δt2 die Potential­ werte V6 und V7 angelegt. Zur Vermeidung eines Kurzschluß­ stroms zwischen den Transistoren T1 und T2 beziehungsweise T3 und T4 ist eine zeitliche Überlappung der an den Anschlüssen 6 und 7 anliegenden Potentiale V6 und V7 zu vermeiden. Ein typischer Taktzyklus während einer Messung beträgt beispiels­ weise die Zeit T = 2 µs. Entsprechend sind Δt1 und Δt2 bei­ spielsweise mit je 900 ns bemessen. Für eine Spannung VDD = 2,3 V betragen V6 und V7 beispielsweise 3,5 V.

Die erfindungsgemäße Schaltungsanordnung ist vorteilhaft ver­ wendbar zur Messung von NMOS-Junction-Kapazitäten sowie von NMOS-Überlappkapazitäten. Die Schaltung ist weiterhin vorteilhaft einsetzbar zur Messung von NMOS-Dünnschicht­ kapazitäten sowie spannungsabhängigen Kapazitäten entlang von Metalleiterbahnen.

Claims (6)

1. Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung, umfassend eine Teststruktur (10) und eine Referenzstruktur (20),

• - mit einer ersten (S1) und zweiten Serienschaltung (S2), die jeweils zwei Transistoren (T1, T2; T3, T4) umfassen, die mit ihren gesteuerten Stecken in Reihe geschaltet sind, und die parallel zwischen Versorgungsanschlüssen (1, 2, 8) für je­ weils ein Versorgungspotential geschaltet sind,
• - bei der ein Anschluß (11) für die Teststruktur (10) an den Kopplungsknoten (12) der Transistoren (T1, T2) der ersten Se­ rienschaltung (S1) angeschlossen ist,
• - bei der ein Anschluß (21) für die Referenzstruktur (20) an den Kopplungsknoten (22) der Transistoren (T3, T4) der zwei­ ten Serienschaltung (S2) angeschlossen ist,

dadurch gekennzeichnet, daß die Versorgungsanschlüsse (1, 2, 8) der Serienschaltungen (S1, S2) mit einer steuerbaren Spannungsquelle (9) verbunden sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren (T1, T2; T3, T4) der Serienschaltungen (S1, S2) NMOS-Transistoren sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die NMOS-Transistoren eine isolierte p-dotierte Wanne aufwei­ sen.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Teststruktur (10) NMOS-Strukturen aufweist.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Teststruktur (10) Metalleiterbahnen aufweist.

6. Schaltungsanordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß ein weiterer Anschluß (13) der Teststruktur (10) an einem fe­ sten Bezugspotential (GND) der integrierten Schaltung ange­ schlossen ist.