DD290789A7 - Verfahren und schaltungsanordnung zur getakteten korrelations- und signalverarbeitung mittels risc-prozessor - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur getakteten Korrelations- und Signalverarbeitung mittels RISC-Prozessor und kann zum Synchronisieren von - Empfaengern in digitalen Rahmennetzen, Mobilfunknetzen und gleichwertigen Einrichtungen, die im Zeitmultiplexverfahren arbeiten, angewendet werden. Ziel der Erfindung ist es dabei, die Empfangsqualitaet von modulierten Datensignalen in den genannten Einrichtungen zu verbessern und eine Schaltungsanordnung vorzuschlagen, die sich durch eine gute Integrationsfaehigkeit auszeichnet. Das Wesen der erfindungsgemaeszen Loesung besteht darin, dasz zunaechst die binaere Kreuzkorrelation des empfangenen Signals mit einem oder mehreren bekannten, der Synchronisation dienenden Bitmuster in Echtheit berechnet wird. Die Korrelationsfunktion wird anschlieszend gefiltert und der Bit- und Worttakt abgeleitet. Die seriellen Daten werden zu einer Matrix formiert, die ueber einen DMA-Kanal ausgegeben wird. Zur UEberwachung des Funkkanals wird die Phase des Korrelationsimpulses und dessen Laenge ueberwacht. Zur Realisierung des Verfahrens dient eine Schaltungsanordnung. Fig. 1{RISC-Prozessor; Korrelationsverarbeitung; Signalverarbeitung; Synchronisation; Empfaenger; Rahmennetz; Digitalnetz; Mobilfunknetz; Zeitmultiplex; Bitmustererkennung; Taktaufbereitung; DMA-Prozesz; Echtzeit}

Description

Hierzu 3 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur getakteten Korrelations- und Signalverarbeitung mittels RISC-Prozessor und kann zum Synchronisieren von Empfängern in digitalen Rahmennetzen, Mobilfunknetzen und gleichwertigen Einrichtungen, die im Zeitmultiplexverfahren arbeiten, angewendet werden.

Charakteristik des bekannten Standes der Technik

Es ist allgemein bekannt, zur getakteten Korrelations- und Signalverarbeitung Verfahren anzuwenden bzw. Schaltungsanordnungen einzusetzen, clio eine Synchronisation entweder auf digitale oder analoge Weise realisieren. Bei digitalen Korrelationsverfahren wird das empfangene Signal mit einem digitalen Muster verglichen und bei Übereinstimmung ein Korrelationssignal gebildet. Das Korrelationssignal kann bei bestimmten Modulationsarten, z. B. PSK oder QAM, komplex sein. Wenn der Betrag des Korrelationssignals größer als eine Schwelle ist, wird in Echtzeit ein digitales Signal abgeleitet, dessen zeitliche Länge ausgewertet wird. Die zeitliche Mitte dieses Impulses gibt mit der Genauigkeit einer systemspezifischen Konstanten die optimale Lage des Bitabtastwertes an und wird zur Synchronisation eines Bittaktgenerators genutzt.

Die bekannten technischen Lösungen unterscheiden sich im wesentlichen durch den Anschluß zur Digitalisierung der analogon Eingangsinformationen sowie die Art und Weise der Ableitung des Bittaktes. Allgemein wird ein paralleler Vergleich von verzögerten Abtastwerten mit einem Synchronwort vorgenommen.

Weiterhin ist aus der DE-OS 3032296 bekannt, das analoge Eingangssignal auf eine Laufzeitanordnung mit Abgriffen, die einen dem Bittokt entsprechenden Zeitversatz aufweisen, zu geben. Von den Abgriffen werden die jeweiligen Ausgangsspannungen mit Konstanten multipliziert und schließlich addiert und mit einem Schwellwert analog verglichen. Das so gewonnene Korrelationssignal wird um exakt einen Bittakt verzögert. Das unverzögerte Korrelationssignal startet einen Vor-/ Rückwärtszähler im Rückwärtszählermode von einem definierten Ausgangszustand aus und unterbricht den Zählvorgang nach Ende des Korrelationssignals. Der verzögerte Korrelationsimpuls tort denselben Zähler im Vorwärtszählermode, jedoch mit der doppolten Taktfrequenz. Bei Erreichen des definierten Ausgangszustandes kann der Bittaktgenerator synchronisiert werden. Die Einrichtung wird über einen Mikrorechner gesteuert und ermöglicht die Regelung des Bittaktes und eine Akkumulation der Phaseninformation.

Nach der DE-OS 3507029 wird die Berechnung der Korrelation digital vorgenommen. Dazu wird jedes Bit bzw. Dibit des Eingangssignals in eine Anzahl von Intervallen zerlegt und abgetastet sowie in einem oder mehreren Schieberegistern abgespeichert. Gaeignete Anzapfungen dieser Schieberegister werden mit einem abgespeicherten Synchronwort parallel verglichen und bei Übereinstimmung wird eine „1" in ein „Synchronschieberegister" geschoben. Der mittlere Abtastzeitpunkt wird mit einem der DE-OS 3032296äquivalenten Verfahren gewonnen. Aufgrund der begrenzten Länge der Schieberegister wird ein Empfangsrahmen gebildet, der apriori die ungefähre Lage des Synchronisationswortes angibt.

Alle genannten Verfahren weisen die im folgenden beschriebenen Nachteile auf:

Bei der Synchronisation auf lange Synchronworto, die ihrer höheren Störsicherheit wegen vorteilhaft sind, erschwert der Aufwand für analoge Verzögerungsglieder bzw. große FIFO-Speichor die Integration in kostengünstigen kundenspezifischen Schaltkreisen.

Die Nutzung von Aprioriinformationen zur Lage des Synchronwortes setzt eine zeitlich vorgeschaltete Analyse des Eingangssignales voraus, die das Einschwingverhalten, insbesondere bei dispersiv in Betriebsnetzen, deutlich verlängert und die Synchronisationsstatistik negativ beeinflußt.

Anordnungen zum Formatieren serieller Datenströme im Zusammenhang mit Synchronisationseinrichtungen sind nicht beschrieben.

Ziel der Erfindung

Ziel der Erfindung ist es, die Empfangsqualität von modulierten Datensignalen innerhalb von getakteten Korrolations- und Signalverarbeitungseinheiten zu verbessern und eine Schaltungsanordnung vorzuschlagen, die sich durch eine gute Integrationsfähigkeit auszeichnet.

Darlegung des Wesens der Erfindung

Dor Erfindung liegt die Aufgabe zugrunde, eine Lösung zur Korrelation und Signalverarbeitung anzugeben, welche die Kreuzkorrelation des empfangenen Signales mit einem oder mehreren bekannten, der Synchronisation dienenden Bitmuster in Echtzeit berechnet und daraus den Bit- und Worttakt ableitet.

Erfindungsgemäß wird diese Aufgabe durch ein Vorfahron und eine Schaltungsanordnung mittels RISC-Prozessor gelöst, welcher in geordneter Reihenfolge im Systemtakt SCLK folgende Schritte ausführt:

a) Übernahme des Standes des Bitzählers als Basisadresse in den Adreßrechner mit dem Signal COPY, Übernahme dos Korrolationsergebnisses vom Korrelator in das Transversalfilter und anschließende Initialisierung des Korrelators durch das Signal INIT₁

b) Schreiben des aktuellen Abtastwertes in den RAM auf die durch Phasenzähler und bitzähler bestimmte Adresse,

c) Lesen des KAM auf der Adresso, die dem differentiellen Bitabstand des ersten signifikanten Bits zur Basisadresse im Bitzähler entspricht und anschließende Ausgabe des ersten Bits des Roforonzmustors (Bitmuster) vom Befehlsdekoder sowie Freigabe des Korrelators mit dem Signal SCTRL,

d) Wiederholung des vorangegangenen Schrittes mit dem nächsten ditferentiellen Bitabstand und dem nächsten Bit des Referenzmusters, wobei die Adresse, die dem difforentiellen Bitabstand entspricht, im Adreßrechner durch Addition zur Basisadresse gewonnen wurde.

Zur Realisierung dieser Verfahrensschritte dient eine Schaltungsanordnung, bei der einem Befehlszähler mit einem ersten Teilungsfaktor ein Befehlsdekoder sowie über einen Phasenzähler mit einem zweiton Teilungsfaktor ein als Binärzähler geschalteter Bitzähler mit einem dritten Teilungsfaktor nachgeordnet sind, die gemeinsam eine erste Zeiteinheit bilden, daß dem Befehlszähler eingangsseitig ein Systemtakt (SCLK) und dem Befehlszähler, dem Phasenzähler und dem Bitzähler ein Synchronisationseingang (SYNC_1) zum Rücksetzen der ersten Zeitbasis zugeordnet sind, daß der Befehlsdekoder ausgangssoitig dürr' ein Steuersignal (COPY) mit einer zweiten Zeitbasis und über einen Adreßrechner mit einer Adreßsteuerung, über einen Initiatorausgang (INIT) mli einem Korrelator und einem Transversalfilter sowio einem Steuerausgang (WE) mit einer Datensteuerung, einem Ausgang für Bitmuster mit dem Korrelator sowie einer Steuerleitung (DMA) mit einer DMA-Steuerung und der zweiten Zeitbasis verbunden ist, daß der Phasenzähler über einen D&'enbus (PHASE) mit der Datensteuerung und dem Bitzähler und der Bitzähler mit dem Adreßrechner verbunden ist, daß dem Korrelator oingangssoitig die Datensteuerung und ausgangsseitig der Transversalfilter und dem Transversalfilter ausgangsseitig ein Datenbus (STATUS) zur Datonsteuerung und eine Synchronisationssteuerleitung (SYNCB) zur zweiten Zeitbasis zugeordnet ist, daß die Datensteuerung ausgangsseitig über einen bidirektionalen Datenbus mit einem RAM und über einen weiteren Datenbus mit der DMA-Steuerung verbunden ist und eingangsseitig über einen weiteren Datenbus die Abtastwerte erhält, und daß die DMA- Steuerung ausgangsseitig einem DMA-Bus zugeordnet ist, und daß der Ausgang der zweiten Zoitbasis über die Adreßsteuerung mit dem RAM verbunden ist.

Das Transversalfilter besteht hierbei aus einem Vor- und Hauptfilter. Das Vorfilter ist ein zweistufiges Schieberegister mit Dekoder, der am Ausgang oin Signal liefert, wenn bei zwei von drei aufeinanderfolgenden Abtastzeitpunkten der Korrelator ein Signal liefert. Das Hauptfilter ist ein k-stufiges Schieberegister mit Dekoder (K = 50... 100% des Zählumfangs des Phasenzählers).

Die erste Zeitbasis wird mit dem Systemtakt (SCLK) getaktet, der sich aus dom Quotienten des Produktes dos ersten und zweiten Teilungsfaktors und der Periode des Bittaktes des Senders ergibt. Der Befehlsdekodor gibt die Befehle für den DMA-Verkehr, das Lesen/Schreiben von Abtastwerten, die Steuersignale für die Korrelation und für den Adreßrechner sowie der Datensteuerung an die entsprechenden Steuerleitungen. Der Adreßrechner besteht aus einer arithmetisch-logischen Einheit mit Akkumulator oder einer ladbaren Zähleranordnung mit umschaltDarem Dekodernetzwerk. Am Ausgang des Adreßrochners stehen beginnend mit der Adresse des Bitzählers Adressen zur Verfugung, die mit jedem Systemtakt um eine vom Synchronisationsmuster abhängige Konstante verändert werden.

abgestimmten Zählumfang. Der Zählumfang ist durch das MODE-Register des Transversalfilters programmierbar.

Der Korrelator besteht aus einem Eingangsrr.ultiplexer, einem Komparator sowie einem digitalen Integrator. Die Datensteuerung besteht aus einem oder mehroren mit dem Schreibsignal der Abtastwerte getakteten Schieberegistern, einem bitweise adressierbaren Register für Informationsdaten, einem DMA-Register und einem Multiplexer.

Zur Erkennung von zufällig anliegenden Sendungen mit unterschiedlichen, aber vorbekannten Korrelationsfolgen, wird zeitlich parallel die Menge der Bitfolgen ausgetestet. Die Korrelation für mehrere Bitmuster wird dadurch erreicht, daß mehrere zweiteilige RISC-Prozessoren angeordnet sind, deren Anzahl η der Anzahl der verwendeten Bitmuster entspricht, wobei dem ersten Teil jedes RISC-Prozessors, bestehend aus Befehlszähler, Phasenzähler, Bitzähler, Befehlsdekoder, Adreßrechner, Korrelator und Transversalfilter jeweils m Kanäle mit η Bitmustern zugeordnet sind (m < n), und deren zweite Teile die Zeitbasis über eine Anordnung, bestehend aus einer Logik, die bei zwei aufeinanderfolgenden Korrelationen das dem erkannten Bitmuster entsprechende Bit in einem MODE-Register setzt, und einem dem MODE-Register nachgeschalteten Dekoder, welcher die notwendigen Betriebsartenumschaltungen (z.B. Zählumfang) in der Zeitbasis vornimmt, gesteuert wird.

An ausgewählte Adressen des Befehlszählers, des Phasenzähler und des Bitzählers ist ein extern programmierbarer Dekoder zur Erzeugung von Zeitschlitzen für einen DMA-Verkehr im Rahmen eines Systems von mehreren RISC-Prozessoren angeordnet.

Dem Befehlszähler, dem Phasenzähler und dem Bitzähler ist ein Rücksetzeingang (SYNCL1) zur Synchronisation mehrerer in einem solchen System arbeitenden RISC-Prozessoren zugeordnet.

Für den Betrieb in mehreren Synchronisations-MODEN ist das Transversalfilter mit mehreren Eingängen für Korrelationsimpulse ausgerüstet, denen ein paralleles Eingangsregister und ein Dekoder mit MODE-Register nachgeschaltet sind. Der Dekoder setzt nach Eintreffen von zwei aufeinanderfolgenden Korrelationsimpulsen auf einem der Eingänge der. Transversalfilters ein entsprechendes Bit des nachgeschalteten MODE-Registers, dessen Ausgänge den als aktiv erkannten Kanal über einen Multiplexer auf die Eingänge des Vorfilters des Transversalfilters schalten und den Inhalt des MODE-Registers als Bestandteil der Statusinformationen auf den entsprechenden Bus zur Datensteuerung geben sowie den Zählumfang der zweiten Zeitbais einstellen.

Folgonde Schritte werden durch den RISC-Prozessor im Systemtakt SCLK ausgeführt:

Mit dem Steuersignal COPY des Adreßrechners wird zunächst der Inhalt des Bitzählers in den Adreßrechner kopiert, der digitale Integrator initialisiert und der Korrelator über ein Steuersignal blockiert. Danach wird mit einem Schreibsignal WRKORR der Inhalt der Schieberegister mit den im Intervalltakt (Länge eines Bittaktes dividiert durch den Zählumfang des Phasenzählers) digitalisierten Eingangssignalen, den Abtastwurten, in den RAM geschrieben. Im nächstfolgenden und weiteren Takten ermittolt der Adreßrechner jeweils die den signifikanten Bits des Bitmusters entsprechenden Bitabstände und es werden auf den so ermittelten Adressen des RAM Abtastwerte gelesen und auf den Eingangsmultiplexer des entsprechenden Korrelators gegeben. Der Ausgang BI FMUSTER des Befehlsdekoders liefert dazu zeitgleich das Referenzmuster, welches auch von einer externon Quelle geliefert werden kann. Am Eingang des Korrelators liegen somit in jedem Takt zwei korrespondierende Werte, der im errechneten Bitabstand zum aktuellen Abtastwert vom RAM ausgelescno vorher gespeicherte Wert und das entsprechende Bit des Referenzmusters. Der Digitalkomparator prüft die Gleichheit beider Werte, und bei Ungleichheit wird der Digitalintegrator zurückgesetzt, wenn der Vergleich durch ein Steuersignal SCTRL für gültig erklärt wurde. Der Integrator erhält am Ende der Integration den Wert „High" bei vollständiger Identität der Folgen, anderenfalls den Wert „Low". Dieses als Korrelationsimpuls bezeichnete Signal wird mit dom Takt der Initialisierung in das folgende Transversalfilter übernommen. Die Ausführung der Verfahrensschritte laufen innerhalb eines Umlaufs des Befehlszählers, d.h., eines Intervalles (Länge eines Bittaktes dividiert durch den Zählumfang des Phasenzählers) ab. Die Taktfrequenz des Befehlszählers ist so gewählt, daß sie um den Faktor des Zählumfanges von Befehlszähler und Phasenzähler größer ist als die Baudrate des Senders. Für eine mit großer Bandbreite ungestört übertragene rechteckförmige Bitfolge hat bei Übereinstimmung des Codes das Korrelationssignal in allen Intervallen eines Bits High-Pegel, wenn Sende- und Empfangsbittakte in Phase und Frequenz übereinstimmen. Reale Signale sind bandbegrenzt, durch Rauschen gestört und werden mit einem Takt abgetastet, der Frequenz- und Phasenunterschiede zum Sendetakt aufweist, so daß das Korrelationssignal in der Praxis kürzer als eine Bitbreite ist. Ferner treten bei gestörten Signalen auch Störungen der Korrelation auf, so daß in einzelnen Intervallen der Korrelationsimpuls fehlen kann. Das Korrelationssignal besitzt jedoch die Eigenschaft, daß die zeitliche Impulsmitte in guter Näherung mit dem optimalen Abtasttakt zusammenfällt. Die Ableitung des optimalen Abtasttaktes wird im Transversalfilter realisiert. Zur Herstellung des Zeitbezuges zwischen Sender und Empfänger ist im Empfänger die mit dem Intervalltakt getaktete, und mit einem Synchronisationssignal auf den Sender synchronisierte Zähleranordnung der zweiten Zeitbasis angeordnet. Bei der Anwendung verschiedener Synchronisationsarten und somit verschiedener Synchronisationsworte, kann, nach Erkennen des Synchronisationswortes die Betriebsart dos RISC-Prozessors und somit der Zählumfang der zweiten Zeitbasis umgeschaltet werden. Diese zweite Zeitbasis wird unter Berücksichtigung der konstanten Laufzeiten der Signale im Transversalfilter mit dem Synchronimpuls SYNCB gesetzt. Am Ausgang des zwsiten Phasenzählers steht der Bittakt zur Verfügung. Die erfindungsgemäße Lösung unterstützt weiterhin den Aufbau einer Datenmatrix.

Der entscheidende Vorteil der Erfindung liegt darin, daß bei weit kleineren Signal-Rauschverhältnissen als beim Stand der Technik noch das Nutzsignal gefunden und erkannt wird. Ein weiterer Vorteil der Erfindung liegt darin, daß ein Maß für die Güte des empfangenen Nutzsignals des Empfängers ermittelt und an den Sender gefunkt wird, der im Verbund mit weiteren Relaisstationen, beispielsweise in einer Wabe, entscheidet, welche Station die Übertragung des Nutzsignals übernimmt. Und zwar übernimmt diejenige Relaisstation die Ausstrahlung des Nutzsignals, die die beste Güte des Nutzsignals beim Empfänger feststellt. Diese Weitergabe der Datenübertragung von einem Sender innerhalb einer Wabe zu einem anderen geschieht in vorteilhafter Weise zu einem Zeitpunkt, bevor die Übertragung des Nutzsignals vom „schlechtesten" Sender zum Empfänger zusammengebrochen ist.

Die Schaltungsanordnung zeichnet sich durch eine gute Integrationsfähigkeit aus, sie kann in einem kostengünstigen kundenspezifischen Schaltkreis realisiert werden. Dies wiederum führt zur Einsparung einer Vielzahl von Bauelementen und damit der Realisierung kleiner Geräteabmessungen, der Reduzierung des Fertigungs- und Prüfaufwandes, sowie der Erhöhung des Gebrauchswertes des Erzeugnisses durch hohe Zuverlässigkeit, geringem Stromverbrauch und kleinem Bauvolumen.

Ausführungsbeispiel

Die Erfindung soll an nachstehendem Ausführungsbeispiel näher erläutert werden. Die zugehörigen Zeichnungen zeigen:

Fig. 1: Prinzipschaltbild des RISC-Prozessors

Fig. 2: Struktur des Bitmusters und der notwendigen Steuersignale

Fig. 3: Signalfluß beim Einspeichernder Abtastwerte

Fig.4: Verzögerung des SYNCB-Impulses

Fig. 5: Signalfluß bei der Korrelation der eingespeicherten Abtastwerte.

Fig. 1 stellt did Struktur des RISC-Prozessors dar. Der RISC-Prozessor onthält eine erste Zeitbasis, bestehend aus der Reihenschaltung einer Zähleranordnung mit einem Befehlszähler 1 mit dem Teilungsfaktor FBEF, einem Phasenzähler 2 mit dem Teilungsfaktor FPH und einem als Binärzähler ausgebildeten Bitzähler 3 mit dem Teilungsfaktor FBIT sowie einem mit dem Befehlszähler 1 verbundenen Befehlsdekoder 4. Die erste Zeitbasis ist über einen Synchronisationseingang SYNCI rücksetzbar und wird mit dem Systemtakt SCLK getaktet.

FBEF x FPH SCLK =

toman stellt die Periode des Bittaktes des nicht gezeichneten Senders dar. An die Ausgänge des Befehlszählers 1 ist ein Befehlsdekoder 4 angeschlossen, der im Rahmen eines Verfahrens folgende Befehle auf die entsprechenden Steuerleitungen gibt:

DMA - DMA-Verkehr

WRKORR₁RDKORr - Lesen/Schreiben von Korrelationsdaten

/INIT, BITMUSTER, SCTRL - Steuersignale für die Korrelation

COPY, SUBCI, SUBC2... - Steuersignale des Adreßrechners

WRDAT, RDDAT

WRPHASE.WRSTATUS - Steuersignale der Datensteuerung.

Die Ausgänge des Bitzahlers 3 sind mit einem Adreßrechner 5 verbunden. Der Adreßrechner 5 besteht aus einer arithmetischlogischen Einheit mit Akkumulator ocjr einer ladbaren Zähleranordnung mit umschaltbarem Dekodernetzwerk. Der Adreßrechner 5 führt keine Übertragungsbehandlung durch. Am Ausgang des Adreßrechners 5 stehen, beginnend mit der Adresse des Bitzählors 3, Adressen zur Verfügung, die mit jedem Systemtakt SCLK um eine vom Synchronisationsmuster abhängigen Konstante, z. B. 0,C1,C2... verändert werden l:ann. Die Wortbreite WBITZ des Bitzählers 3 und des Adreßrechners 5 entspricht

WBITZ = log₂ (Länge des Korrelationsmusters in Takten) - log₂N,

wobei N die Anzahl von Abtastwerten, die in einem Wort des RAM zusammengefaßt sind, angibt.

Weitere Bestandteile des RISC-Prozessors sind ein oder mehrere Korrelatoren 6, deren Ausgänge über ein Transversalfilter 7 eine zweite Zeitbasis 8 synchronisieren, sowie eine DMA- 9, Daten-10 und Adreßsteuerung 11. Die Korrelatoren 6 bestehen jeweils aus einem Eingangsmultiplexer, einem Komparator sowie sinem digitalen Integrator. Der Eingangsmultiplexer wird mit dem Low-Teil des Phasenzählers 2 so adressiert, daß an dessen Ausgang die Abtastwerte erscheinen, die zuvor mit Hilfe der Schieberegister der Datensteuerung 10 unter der gleichen Adresse dos Phasenzählers 2 eingeschrieben wurden. Die Eingänge des Digitalkomparators sind mit dem Ausgang des Eingangsmultiplexers und dem Ausgang für BITMUSTER des Befehlsdekoders 4 verbunden.

Das Ausgangssignal des Komparator gelangt, getort durch das Steuersignal SCTRL des Befehlsdekoders 4, auf den digitalen Integrator, der durch das Steuersignal /INIT gesetzt werden kann.

Die Datensteuerung 10 besteht aus einem oder mehreren mit dem Steuersignal WRKORR getakteten Schieberegistern, einem bitweise adressierbaren Register für die Informationsdaten, einem DMA-Register und einem Multiplexer. Der Multiplexer wird wie folgt angesteuert:

Steuersignal Datenbus

WRKORR Schieberegister

WRPHASE Phasenzähler 2, Low-Teil des Bitzählers 3

WRSTATUS Transversalfilter 7, MODE-Erkennung

WRDAT byteweises Auslesen des bitweise adressierbaren Registers

Tab. 1 Steuersignale und zugehörige Daten im Multiplexer der Datensteuerung 10 beim Schreiben von Daten Ferner werden folgende Lesevorgänge gesteuert:

Steuersignal Vorgang

DMA Lesen des DMA-Registers

RDDAT byteweises Lesen des bitweise adressierbaren Registers

Tab. 2 Steuersignale und Prozesse in der Datensteuerung 10 beim Lesen von Daten Die Adreßsteuerung stellt typisch einen Multiplexer dar, der wie folgt angesteuert wird:

Steuersignal Adreßbus

WRKORR Adreßrechner 5, High-Teil des Phasenzählers 2

RDDAT, WRDAT AX 8, Zeitbasis 8, xx

DMA /AX 8, Phasenzähler 2 + Low-Teil des Bitzählers 3, xx

Tab.3 Steuersignale und von der Adreßsteuerung 11 bereitgestellte Adressen

wobei xx... Bitkombinationen zur physischen Trennung von Abtastwerten und Informationsdaten (durch die

Begrenzung des Zählumfanges des Phasenzählers 2 auf typisch 10... 12 Zustände bei 4 bit Wortbreite sind die vom Za¹ hler nicht benutzten Zustände durch 11B im High-Teil gekennzeichnet).

AX 8... MSB des Bitzählers der Zeitbasis 2, trennt Speicherbereiche zum Aufbau bzw. zur Ausgabe von

Telegrammen über einen DMA-Kanal.

Die Funktion der genannten Teilschaltungen als Kreuzkorrelator mit einer Wortbreite von 1 bit realisiert sich wie folgt:

Mit dem Signal COPY wird zunächst der Inhalt des Bitzählers 3 in den Adreßrechner 5 kopiert, der Integrator über /INIT gesetzt und die Korrelation über SCTRL blockiert. Danach wird mit WRKORR der Inhalt der Schieberegister mit den aktuellen Abtastwerten in den RAM geschrieben.

Im nächstfolgenden und den weiteren Takten ermittelt der Adreßrechner 5 jeweils die den signifikanten Bits des Bitmusters entsprechenden Bitabstände, der Ausgang BITMUSTER des Befehlsdekoders 4 liefert dazu zeitgleich das Referenzmuster,

welches auch von einer oxtornon Quelle geliefert werden kann. Am Eingang des («Correlators 6 liegen somit in jedem Takt zweikorrespondierende Werte, der im errechneten Bitabstand zum aktuullen Abtastwert vom RAM ausgelesene vorher gespeicherteund das entsprechende Bit des Referenzmusters. Der Digitalkomparator prüft die Gleichheit beider Worte (bei Ungleichheit wirdder Digitalkomparator zurückgesetzt), wenn der Vergleich durch das Steuersignal SCTRL für gültig orklärt wurde. Der Integratorenthält am Ende der Integration den Wert „High" bei vollständiger Identität der Folgen, andererseits den Wert „Low".

Dieses als Korrelationsimpuls bezeichnete Signal wird mit dem Steuersignal /INIT in das nachfolgende Transversalfilter

übernommen.

Die Ableitung des optimalen Abtasttaktes wird im Transversalfilter 7 realisiert, die nachfolgend beschrieben wird. Das Korrelationssignal gelangt über den Eingang QE auf ein als Interpolator geschaltenes zweistufiges Schieberegister QO, Q1

(Vorfilter), an welches ein Dekoder angeschlossen ist, dessen Ausgang DC folgende Signale liefert:

QE QO Q1 DC

0	0	0	0
0	0	1	0
0	1	0	0
1	0	0	0
0	1	1	1
1	0	1	1
1	1	0	1
1	1	1	1

Tab.4 Ausgangssignal DC des zweistufigen Schieberegisters im Transversalfilter 7, wobei QE den Korrelationsimpuls am Eingang des zweistufigen Schieberegisters darstellt

und damit Korrelationsstörungen von der Dauer eines Intervalles beseitigt. An dieses zweistufige Schieberegister ist einebenfalls mit /INIT getaktetes η-stufiges Schieberegister angeschlossen, wobei η annähtmd dem Zählumfang des

Phasenzählers 2 und somit der maximalen Länge des Korrelationssignales - in Bittakten ausgedrückt - entspricht. An das

η-stufige Schieberegister ist ein Dekoder angeschlossen, der mit einer Genauigkeit bis zu einer konstanten Phasenverschiebungdie Lage des optimalen Abtasttaktes ableitet. Der Dekoder wird bei von der Registermitte ausgehender symmetrischer Belegungdes η-stufigen Schieberegisters aktiv. Am Ausgang des Transversalfilters 7 entsteht somit ein Impuls mit einer konstanten

Laufzeit zur Mitte des Korrelationssignales- der Synchronisationsimpuls SYNCB für die zweite Zeitbasis 8. Die Schaltung ist für mehrere Bitmuster in einem Signal auslegbar, im Ausführungsbeispiel werden 2 verschiedene Synchronisationsmuster betrachtet. Die Korrelation auf 2 Bitmustor erfolgt in 2 parallel arbeitenden, auf jeweils eines der Bitmuster untersuchende RISC-Prozessoren

des beschriebenen Typs. Die Ergebnisse der Korrelation erscheinen an entsprechenden Steuerausgängen für

Korrelationsimpulse der beiden RISC-Prozessoren und werden in der nachfolgend beschriebenen Logik zur MODE-Erkennung

genutzt. Bei zwei aufeinanderfolgenden erfolgreichen Korrelationen wird das Bitmuster, auf das der jeweilige Prozessorkorreliert, als erkannt gewertet und das entsprechende Bit in den dem Transversalfilter? nachgeschaltenen MODE-Registergesetzt. Auf die weiterverarbeitende Schaltung - Transversalfilter 7 - wird über Multiplexer nur noch das gültige

Korrelationssignal weitergeleitet. Das MODE-Bit wird zur Steuerung des Zählumfangs der zweiten Zeitbasis 8 verwendet, Zur Herstellung des Zeitbezuges zwischen Sender und Empfänger ist im Empfänger die mit /INIT getaktete, mit SYNCB auf den Sender synchronisierte und somit mit diesem synchron laufende Zähleranordnung zweite Zeitbasis 8 angeordnet. Diese besteht

aus einem zweiten Phasenzähler und einem mehrstufigen zweiten Bitzähler.

Die Permutation der Zeilen und Spalten einer η x m-Datenmatrix erfolgt durch die besondere Zuordnung der Adressen des Bitzählers in Verbindung mit einem bitweise adressierbaren Registers mit typisch 8 bit Länge. Der zweite Bitzähler ist kaskadiert,

eine erste Stufe hat den Zählumfang 2 χ m, eine zweite Stufe hat den Zählumfang, der der Länge des des bitweise adressierbaren

Registers entspricht, typisch 8, eine dritte Stufe den Zählumfang int(n/8). Diese Stufen bilden wie folgt die Adressen für den Datenspeicher: (ADR) = (1.Stufe)(3.Stufe)(const.). Die zweite Zählstufe adressiert die Bitposition des Datenbits bei der Manipulation im bitweise adressierbaren Register. Der RISC-Prozessor bearbeitet zeitmultiplex drei Prozesse:

1. Erkennen eines bestimmten Bitmusters und daraus abgeleitet die Feststellung von Phasenlage und Lage dei Bitkante des Signals (Synchronisation).

2. Abtasten und byte-weise Formatierung von Daten in einem RAM.

3. DMA-Prozeß.

Der Speicherzugriff ist derart organisiert, daß jeder Prozeß einen anderen Bereich im RAM bedient. Im folgenden sollen diese 3 Prozesse näher beschrieben werden

1. Mustererkennung (Synchronisation):

Aufgabe dieses Teilschrittes ist die Synchronisation der zweiten Zeitbasis 8 auf die Phasenlage des Senders. Das zu erkennende Bitmuster tritt in Abhängigkeit vom Sendermodus entweder als zusammenhängendes Muster (konzentrierter Mode) oder zeitmultiplex innerhalb eines laufenden Datenstromes (oispcisiver Mode) auf. Weiterhin ist zu beachten, daß das empfangene Sigru! verrauscht ist. Die Synchronisation erfolgt deshalb mit dem Ziel, eine Signalabtastung in Bitmitte zu gewährleisten. Zur Mustererkennung wird im Ausführungsbeispiel ein Bittakt in 10 Intervalle unterteilt. Für jedes Intervall wird ein Vergleich der entsprechenden Abtastwerte des jeweiligen Bits mit dem Muster in Echtzeit durchgeführt. Das Bitmuster und die notwendigen Steuersignale werden durch den Befehlsdekoder 4 getaktet, vom Befehlszähler 1 bereitgestellt, wie dargestellt in Fig. 1 und 2. Im Adreßrechner 5 werden die Adressen der Abtastwerte im Speicher berechnet. Der Prozeß der Synchronisation kann in zwei Schritten betrachtet werden:

1. Einspeicherung der Abtastwerte, Fig.3, und

2. Auswertung der eingespeicherten Abtastwerte.

Die entsprechenden Abtastwerte und das Bitmuster werden dem Korrelator 6 zugeführt. Stellt dieser eine Übereinstimmung der Werte mit dem Muster über die Im Ausführungsbelsplel verwendeten 28 Korrelationstakte fest, so wird das Korrelationssignal mit Hlgh-Pegel an das Transversalfilter 7 weitergeleitet. Je geringer das Signal/Rauschverhältnis des Eingangssignals Ist, umso kürzer ist die Folge von Korrelationsimpulson. Ein spezielles Vorfiltor gewährleistet eine Synchronisation nach mindestens aufeinanderfolgenden erfolgreichen Korrelationen und interpoliert einzelne Bitfehler einer gestörten Folge von KorrolationsJmpulsen. Das Transversalfilter 7 stellt ein Schieberegister mit angeschlossenem Dekoder dar, welcher bei symmetrischer (von der Registermitte ausgehender) Elnspalcherung von High-Zuständen den Synchronisationsimpuls SYNCB für die zweite Zeitbasis 8 In konstanter Phase zur Bitmitte tiügibt. Der Ausfall der Korrelation für die Zeitdauer genau eines Intervalls (Burststörquello) führt nicht zur Beeinträchtigung der Arbeit des TransversalfiltersDas Korrelationssignal nimmt, unabhängig von seinor aktuellen Breite, eine symmetrische Lage, bezogen auf die Bitmitte, im letzten Bit dos Bitmusters ein (siehe Tab.5).

Länge des Korrolationssignales (Intervalle)

Lage des Korrelationssignals innerhalb des letzten Bits des Musters

2 3 4 5 6 7 8 9 10

0	0 (	) 0	1	1	0	0	0	0
0	0 (	J 0	1	1	1	0	0	0
0	0 (	) 1	1	1	1	0	0	0
0	0 (	3 1	1	1	1	1	0	0
0	0	I 1	1	1	1	1	0	0
0	0	I 1	1	1	1	1	1	0
0	1	I 1	1	1	1	1	1	0
0	1	I 1	1	1	1	1	1	1
1	1	I 1	1	1	1	1	1	1

Tab. 5 Lage des unterschiedlich breiten Korrelationssignals innerhalb des letzten Bits des Bitmusters

Die Laufzeit des SYNCB-fmpulses, gemessen von der Bitkante des letzten Bits des Bitmusters bis zur LH-Flanke des SYNCB-Impulses, ist unabhängig von der Anzahl der Korrelationsimpulse. Im Beispiel beträgt die Laufzeit 11 (+0, -1) Intervalle. Die Verzögerung entfällt auf das Vorfilter (1 Intervall) und das Hauptfiltor (10 Intervalle). Die Toleranz entsteht durch mögliche Schwankungen der Symmetrie der Lage der Korrelationsimpulse zur Bitmitte bei einer ungeraden Impulsanzahl. Mit dem SYNCB-Impuls wird die zweite Zeitbasis so gesetzt, daß der zweite Phasenzähler innerhalb der zweiten Zeitbasis den Bittakt generiert. Ebenso wird der Rahmen für die Wortsynchronisation durch Rücksetzen der zweiten Zeitbasis initialisiert; Fig.4, Fig.5.

Claims (6)

1. Verfahren zur getakteten Korrelations· und Signalverarbeitung mittels RISC-Prozessor zur Synchronisation auf ein Bitmuster mit variablem, zeitdiskretem Bitabstand in Nachrichtenkanälen, gekennzeichnet dadurch, daß der RISC-Prozessor (4) folgende Schritte in geordneter Reihenfolge im Systemstart SCLK ausführt:

a) Übernahme des Standes des Bitzählers (3) als Basisadresse in den Adreßrechner (5) mit dem .Signal COPY, Übernahme des Korrelationsergobnisses vom Korrelator (6) in das Transversalfilter (7) und anschließende Initialisierung des Korrelators (6) durch das Signal INIT,

b) Schreiben (WE) des aktuellen Abtastwertes in den RAM (12) auf die durch Phasenzähler (2) und Bitzähler (3) bestimmte Adresse,

c) Lesen des RAM (12) auf der Adresse, die dem differentiellen Bitabstand des ersten signifikanten Bits zur Basisadresse im Bitzähler (3) entspricht und anschließende Ausgabe des ersten Bits des Referenzmusters (BITMUSTER) vom Befehlsdekoder (4) sowie Freigabe des Korrelators (6) mit dem Signal SCTRL,

d) Wiederholung des vorangegangenen Schrittes mit dem nächsten differentiellen Bitabstand und dem nächsten Bit des Referenzmusters, wobei die Adresse, die dem differentiellen Bitabstand entspricht, im Adreßrechner (5) durch Addition zur Basisadresse gewonnen wurde.

2. Schaltungsanordnung zur getakteten Korrelations- und Signalverarbeitung mittels RISC-Prozessor zur Synchronisation auf ein Bitmuster mittels variablem zeitdiskretem Bitabstand in Nachrichtenkanälen zur Ausführung des Verfahrens nach Anspruch 1, gekennzeichnet dadurch, daß einem Befehlszähler (1) ein Befehlsdekoder (4) und über einen Phasenzähler (2) ein Bitzähler (3) nachgeordnet sind, daß dem Befehlszähler (1) eingangsseitig ein Systemtakt (SCLK) und dem Befehlszähler (1), dem Phasenzähler (2) und dem Bitzähler (3) ein Synchronisationseingang (SYNC_1) zum Rücksetzen der ersten Zeitbasis zugeordnet sind, daß der Befehlsdecoder (4) ausgangsseitig durch ein Steuersignal (COPY) mit einer Zeitbasis (8) und über einen Adreßrechner (5) mit einer Adreßsteuerung (11), über einen Initiatorausgang (INIT) mit einem Korrelator (6) und einem Transversalfilter (7) sowie einem Steuerausgang (WE) mit einer Datensteuerung (10), einem Ausgang für Bitmuster mit dem Korrelator (6) sowie einer Steuerleitung (DMA) mit einer DMA-Steuerung (9) und der Zeitbasis (8) verbunden ist, daß der Phasenzähler (2) über einen Datenbus (PHASE) mit der Datensteuerung (10) und dem Bitzähler (3) und der Bitzähler (3) mit dem Adreßrechner (5) verbunden ist, daß dem Korrelator (6) eingangsseitig die Datensteuerung (10) und ausgangsseitig der Transversalfilter (7) und aem Transversalfilter (7) ausgangsseitig ein Datenbus (STATUS) zur Datensteuerung (10) und eine Synchronisationssteuerleitung (SYNCB) zur Zeitbasis (8) zugeordnet ist, daß die Datensteuerung (10) ausgangsseitig über einen bidirektionalen Datenbus mit einem RAM (12) und über einen weiteren Datenbus mit der DMA-Steuerung (9) verbunden ist und eingangsseitig über einen weiteren Datenbus die Abtastwerte erhält, und daß die DMA-Steuerung (9) ausgangsseitig einem DMA-Bus zugeordnet ist, und daß der Ausgang der Zeitbasis (8) über die Adreßsteuerung (11) mit dem RAM (12) verbunden ist.

3. Schaltungsanordnung zur getakteten Korrelations- und Signalverarbeitung gemäß Anspruch 2, gekennzeichnet dadurch, daß das Transversalfilter (7) aus einem Vor- und Hauptfilter besteht, daß das Vorfilter ein zweistufiges Schieberegister mit Dekoder darstellt, der am Ausgang ein Signal liefert, wenn bei zwei von drei aufeinanderfolgenden Abtastzeitpunkten der Korrelator (6) ein Signal liefert, und daß das Hauptfilter ein k-stufiges Schieberegister mit Dekoder darstellt (k = 50... 100% des Zählumfanges des Phasenzählers (2)).

4. Schaltungsanordnung zur getakteten Korrelations- und Signalverarbeitung gemäß Anspruch 2, gekennzeichnet dadurch, daß die Taktfrequenz des Befehlszählers (I) so gewählt ist, daß sie um den Faktor des Zählu nfanges von Befehlszähler (1) und Phasenzähler (2) größer ist als die Baudrate des Senders.

5. Schaltungsanordnung zur getakteten Korrelations- und Signalverarbeitung gemäß Anspruch 2, gekennzeichnet dadurch, daß mehrere zweiteilige RISC-Prozessoren angeordnet sind, deren Anzahl η der Anzahl der verwendeten Bitmuster entspricht, wobei dem ersten Teil jedes RISC-Prozessors, bestehend aus Befehlszähler (1), Phasenzähler (2), Bitzähler (3), Befehlsdekoder (4), Adreßrechner (5), Korrelator (6) und Transversalfilter (7) jeweils m Kanäle mit η Bitmustern zugeordnet sind (m < n), und deren zweite Teile die Zeitbasis (8) über eine Anordnung, bestehend aus einer Logik, die bei zwei aufeinanderfolgenden Korrelationen das dem erkannten Bitmuster entsprechende Bit in einem Mode-Register setzt, und einem dem MODE-Register nachgeschalteten

Dekoder, welcher die notwendigen Betriebsartenumschaltungen (z. B. Zählumfang) in der Zeitbasis (8) vornimmt, gesteuert wird.

6. Schaltungsanordnung zur getakteten Korrelations- und Signalverarbeitung gemäß Anspruch 2, gekennzeichnet dadurch, daß an ausgewählte Adressen des Befehlszählers (1), des Phasenzählers (2) und des Bitzählers (3) ein extern programmierbarer Dekoder zur Erzeugung von Zeitschlitzen für einen DMA-Verkehr im Rahmen eines Systems von mehreren RISC-Prozessoren angeordnet ist, und daß dem Befehlszähler (1), dem Phasenzähler (2) und dem Bitzähler (3) ein Rücksetzeingang (SYNC_1) zur Synchronisation mehrerer in einem solchen System arbeitenden RISC-Prozessoren zugeordnet ist.