DD223830A1

DD223830A1 - Schaltungsanordnung zur verminderung von stoerungen bei periodischen messsignalen

Info

Publication number: DD223830A1
Application number: DD25421183A
Authority: DD
Inventors: Karl-Heinz Wahl; Karl-Heinz Grossmann
Original assignee: Robotron Elektronik
Priority date: 1983-08-25
Filing date: 1983-08-25
Publication date: 1985-06-19
Also published as: DD223830B1; DD223830C2

Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Verminderung von Stoerungen bei periodischen Messsignalen, die in der Messtechnik, insbesondere bei Geraeten, die einen digitalen Signalspeicher beinhalten, eingesetzt werden koennen. Ziel und Aufgabe der Erfindung ist es, den fuer die Durchfuehrung des Verfahrens und fuer die Realisierung der dafuer erforderlichen Schaltungsanordnung benoetigten Aufwand wesentlich zu verringern. Bei einem Verfahren zur Verminderung von Stoerungen bei periodischen Messsignalen, insbesondere durch automatisch ablaufende digitale Mittelwertbildung, wird die Aufgabe erfindungsgemaess dadurch geloest, dass ein bei einer digitalen Differenzbildung zwischen einem zuletzt errechneten, abgespeicherten digitalen Mittelwert An1 und einem augenblicklichen digitalen Abtastwert Sn des periodischen Messsignals entstehender Uebertrag Ue nach erfolgter digitaler Division durch einen Faktor X bei der darauffolgenden Bildung einer Summe SnAn1 XAn1 in das niederwertigste Bit des digitalen Wertes dieser Summe eingeschoben wird, wobei bei der Differenzbildung die Gleichheit aller Bits der digitalen Abtastwerte Sn des periodischen Messsignals vermieden werden muss. Es wird eine Schaltungsanordnung zur Durchfuehrung des erfindungsgemaessen Verfahrens angegeben.

Description

Hierin bedeuten:

A_n — zu berechnender Mittelwert A„_, — der zuletzt berechnete Mittelwert S_n — der Meßwert der Meßgröße X — fester Divisionsfaktorfür alle η

Die oben angegebene Formel wird auf alle digitalisierten Punkte des periodischen Meßsignals angewandt. Geschieht das genügend oft, wird eine Verbesserung des Signal-Rauschabstandes um den Faktor V2X erreicht. Der Divisionsfaktor wird digital zu X = 2^N ausgedrückt. Die Division realisiert man durch Rechtsschieben des digitalen Wortes um N-Steilen. Um eine große Verbesserung des Signal-Rauschabstandes zu erreichen, wählt man N möglichst hoch. Das führt aber zu einem sehr großen schaltungstechnischen Aufwand in den bekannten Geräten. Nachteilig ist besonders die Vergrößerung der digitalen Wortbreite der zur digitalen Mittelwertbildung dienenden Geräteteile. Diese Feststellung soll folgendes Beispiel verdeutlichen:

Das analoge periodische Meßsignal wird mittels Analog-Digitalwandler in ein K-stelliges Digitalwort umgewandelt. Das Signal-Rauschverhältnis des Meßsignals soil ζ. B. um 24dB verbessert werden. Notwendigerweise wird N = 7 gewählt. In einem ersten Schritt müßte mit einem K-stelligen Rechenwerk die Differenz S_n - A_n _, berechnet werden. Dann erfolgt die Division in einem (K + N)-stelligen Schieberegister. Mit einem (K + N)-stelligen Rechenwerk kann dann der endgültige Mittelwert A_n berechnet werden. Er wird in einen (K + Nbeteiligen Hauptspeicher bei Anliegen der entsprechenden X-Adr.esse abgelegt. Da zur Ausführung der Subtraktion und der Addition das gleiche Rechenwerk benutzt wird, muß es also (K + N)-stellig sein. Wird angenommen, daß für die übliche Auflösung bei digitalen Oszillografen und Sichtgeräten 8-Bit in Y-Richtung genügen,

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benötigt die digitale Mittelwertbildung ein 15stelliges Schieberegister, einen 15stelligen Speicher und ein 15stelliges Rechenwerk. Der Aufwand für eine derartige Schaltungsanordnung ist enorm und sehr kostenintensiv. Außerdem haben derartige Schaltungsanordnungen einen hohen Strom- und Platzbedarf.

Ziel der Erfindung

Ziel der Erfindung ist die Reduzierung des zur Verminderung von Störungen bei periodischen Meßsignalen durch die digitale Mittelwertbildung benötigten schaltungstechnischen Aufwandes, insbesondere die Nutzung der Speicherbreite des vorhandenen Hauptspeichers, ohne daß eine Erweiterung dessen erfolgen muß, bei gleichzeitiger maximaler Verbesserung des Signal-Rauschabstandes des periodischen Meßsignals.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Verminderung von Störungen bei periodischen Meßsignalen zu schaffen, die ausgehend von einer K-stelligen Analog-Digitalumsetzung eine Verbesserung des Signal-Rauschabstandes des periodischen Meßsignals maximal

um den Faktor y/2 2^K ~ ^Ί bringt, wobei bei der Realisierung der Schaltungsanordnung nur K-stellige Digitaleinrichtungen zur Mittelwertbildung Verwendung finden sollen. Außerdem soll der Aufwand für die Steuerschaltung, die den zeitlichen Abiauf der Mittelwertbildung bestimmt, so gering wie möglich bleiben.

Bei einer Schaltungsanordnung zur Verminderung von Störungen bei periodischen Meßsignalen wird die Aufgabe erfindungsgemäß dadurch gelöst, daß ein Anschluß für das dem niederwertigsten Bit folgende Bit aus dem Busausgang eines Analog-Digitalwandlers mit einem ersten Eingang eines EXKLUSIV-ODER-Gliedes verbunden ist und ein zweiter Eingang eines EXKLUSIV-ODER-Gliedes am Ergebnisausgang eines Vergleichers angeschlossen ist und ein Ausgang des EXKLUSIV-ODER-Gliedes mit dem Anschluß für das dem niederwertigsten Bitfolgende Bit eines ersten Buseingangs eines Multiplexers verbunden ist und der Anschluß für das niederwertigste Bit eines Busausgangs eines Schieberegisters am zweiten Eingang eines ersten NAND-Gliedes angeschlossen ist, dessen erster Eingang mit einem Ausgang eines ersten Negators verbunden ist, dessen Eingang gleichzeitig am dritten Ausgang einer Steuerschaltung und am ersten Eingang eines zweiten NAND-Gliedes angeschlossen ist. Die Steuerschaltung erzeugt zeitlich gestaffelte Steuersignale, die den automatischen Ablauf der Verminderung von Störungen bei periodischen Meßsignalen sichern.

Der Ausgang des zweiten NAND-Gliedes ist mit dem Ausgang des ersten NAND-Gliedes und gleichzeitig mit dem Anschluß für das niederwertigste Bit des zweiten Buseingangs des Multiplexers und einem Anschluß für das niederwertigste Bit.des Buseingangs eines Hauptspeichers verbunden und ein Übertragungsausgang eines Rechenwerkes ist gleichzeitig an den Eingang eines zweiten Negators, dessen Ausgang mit dem seriellen Dateneingang des ersten Schieberegisters verbunden ist, und an den Steuereingang eines Zwischenspeicherflipflops angeschlossen, dessen nichtnegierter Ausgang mit dem ersten Eingang des zweiten NAND-Gliedes verbunden ist.

Eine Steuerschaltung zur Erzeugung der Steuersignale kann aus einem Taktgenerator, einem dritten NAND-Glied und einem ersten und zweiten Verzögerungsglied und einem UND-Glied bestehen.

Zum Auslösen der Mittelwertbildung zur Verminderung von Störungen bei periodischen Meßsignalen ist hierbei der Steuereingang des Analog-Digitalwandlers gleichzeitig mit dem ersten Eingang eines dritten NAND-Gliedes und dem Eingang eines monostabiien Multivibrators verbunden, wobei dessen Ausgang am zweiten Takteingang und gleichzeitig am Serieneingang eines zweiten Schieberegisters angeschlossen ist, dessen erster Takteingang mit dem Ausgang des dritten NAND-Gliedes verbunden wurde.

Die zeitlich gestaffelten Steuersignale können an den fünf Ausgängen der Steuerschaltung anliegen.

Vorteilhafterweise ist ein erster Ausgang der Steuerschaltung gleichzeitig mit dem Steuereingang des Multiplexers und dem Steuereingang des Rechenwerkes verbunden und ein zweiter Ausgang der Steuerschaltung ist am ersten Takteingang des ersten Schieberegisters, über den das serielle Schieben realisiert wird, angeschlossen und ein dritter Ausgang der Steuerschaltung ist gleichzeitig mit dem Eingang des ersten Negators und dem ersten Eingang eines zweiten NAND-Gliedes verbunden und ein vierter Ausgang der Steuerschaltung ist gleichzeitig am Steuereingang des Analog-Digitalwandlers und am Schreibeingang des Hauptspeichers angeschlossen und ein fünfter Ausgang der Steuerschaltung ist mit dem zweiten Takteingang des ersten Schieberegisters und dem Takteingang des Zwischenspeicherflipflops verbunden. Der Anaiog-Digitalwandler ist insbesondere mittels Busleitungen mit dem Buseingang eines Vergleichers verbunden. Der Busausgang des Vergleichers ist, ausgenommen der Anschluß für das dem niederwertigsten Bit folgende Bit, außerdem an den ersten Buseingang des Multiplexers angeschlossen, dessen Busausgang mit dem zweiten Buseingang eines Rechenwerkes verbunden ist. Außerdem ist der erste Buseingang des Rechenwerkes mit dem Busausgang des Hauptspeichers verbunden, dessen Buseingang gleichzeitig, am zweiten Buseingang des Multiplexers und, ausgenommen der Anschluß für das niederwertigste Bit, am Busausgang des ersten Schieberegisters angeschlossen worden ist, wobei der Buseingang des Schieberegisters gleichzeitig mit dem Busausgang des Rechenwerkes und dem Buseingang des Digital-Analogwandlers verbunden ist.

Ausführungsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Es zeigen:

Fig. 1: Blockschaltbild der erfindungsgemäßen Schaltungsanordnung Fig. 2: Blockschaltbild der Steuerschaltung der Schaltungsanordnung

Nach Rg. 1 wird ein analoges periodisches Meßsignal, das an einer Eingangsklemme 1 anliegt, mittels eines Analog-Digitalwandlers 2 in ein digitales Signal in bekannter Weise umgewandelt. Der Anschluß für das dem niederwertigsten Bit folgende Bit aus dem Busausgang des Analog-Digitalwandlers 2 ist mit dem ersten Eingang eines EXKLUSIV-ODER-Gliedes 3 verbunden. Der zweite Eingang des EXKLUSIV-ODER-Gliedes 3 ist am Ergebnisausgang eines Vergleichers 4 angeschlossen und der Ausgang des EXKLUSIV-ODER-Gliedes 3 führt zum Anschluß für das dem niederwertigsten Bit folgende Bit des ersten Buseingangs eines Multiplexers 5. Damit kann niemals am ersten Buseingang des Multiplexers ein Digitalsignal anliegen, dessen sämtliche K Bits gleich sind. Außerdem ist der Anschluß für das niederwertigste Bit des Busausgangs eines ersten Schieberegisters 6 mit dem zweiten Eingang eines ersten NAND-Gliedes 7 verbunden. Der erste Eingang des ersten NAND-Gliedes 7 ist am Ausgang eines ersten Negators 8 angeschlossen. Am Eingang des ersten Negators 8 und dem zweiten Eingang eines zweiten NAND-Gliedes 9 liegt ein Steuersignal aus dem dritten Ausgang einer Steuerschaltung 10. Der Ausgang des

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ersten NAND-Gliedes 7 und der Ausgang des zweiten NAND-Gliedes 9 sind miteinander verbunden, wodurch eine ODER-Funktion realisiert wird. Die miteinander verknüpften Ausgänge sind gleichzeitig mit dem Anschluß für das niederwertigste Bit des zweiten Buseingangs des Multiplexers 5 und dem Anschluß für das niederwertigste Bit des Buseingangs eines Hauptspeichers 11 verbunden. Der Übertragungsausgang eines Rechenwerkes 12 führt gleichzeitig an den Eingang eines zweiten Negators 13 und den Steuereingang eines Zwischenspeicherflipflops 14. Der nichtnegierte Ausgang des Zwischenspeicherflipflops 14 ist mit dem ersten Eingang des zweiten NAND-Gliedes verbunden. Der Ausgang des zweiten Negators 13 ist am seriellen Dateneingang des ersten Schieberegisters 6 angeschlossen.

Die mittels der Steuerschaltung 10 erzeugten zeitlich gestaffelten Steuersignale stehen an fünf Ausgängen zur Verfügung. Der erste Ausgang der Steuerschaltung 10 ist mit dem Steuereingang des Multiplexers 5 und dem Steuereingang des Rechenwerkes 12 verbunden. Der zweite Ausgang der Steuerschaltung 10 ist am ersten Takteingang des ersten Schieberegisters 6 angeschlossen. Der dritte Ausgang der Steuerschaltung 10 ist gleichzeitig mit dme Eingang des ersten Negators 8 und dem zweiten Eingang des zweiten NAND-Gliedes 9 verbunden.

Der vierte Ausgang der Steuerschaltung 10 ist gleichzeitig am Steuereingang des Analog-Digitalwandlers 2 und am Schreibeingang des Hauptspeichers 11 angeschlossen. Der fünfte Ausgang der Steuerschaltung 10 ist mit dem zweiten Takteingang des ersten Schieberegisters 6 und dem Takteingang des Zwischenspeicherflipflops 14 verbunden. Über einen Steuerausgang gibt der Analog-Digitalwandler bei Beendigung der Anaiog-Digitalumsetzung an den Steuereingang der Steuerschaltung 10 ein Signal ab.

Ferner ist der Busausgang des Analog-Digitalwandlers 2 vorzugsweise über K Busleitungen mit dem Buseingang eines Vergleichers 4 verbunden; dessen Busausgang, ausgenommen der Anschluß für das dem niederwertigsten Bit folgende Bit, ist am ersten Buseingang des Multiplexers 5 angeschlossen. Außerdem führt der Busausgang des Multiplexers 5 über K Busleitungen zum zweiten Buseingang des Rechenwerkes 12, dessen Busausgang mit den Buseingängen eines Digital-Analogwandlers 15 und des ersten Schieberegisters 6 verbunden ist. Der Busausgang des ersten Schieberegisters 6 ist mit Ausnahme des Anschlusses für das niederwertigste Bit am zweiten Buseingang des Multiplexers 5 und am Buseingang des Hauptspeichers 11 angeschlossen und der Busausgang des Hauptspeichers 11 ist, vorzugsweise über K Busleitungen, mit dem Eingang des Rechenwerkes 12 verbunden.

Das am Verleicher 4 anliegende K-stellige Digitalsignal wird auf die Bedingungen B₀, B₁... B_K = „0" oder B₀, B₁... B_K =f= „ 1" untersucht. Ist eine dieser Bedingungen erfüllt, hat der Ergebnisausgang des Vergleichers 4 und damit der zweite Eingang des EXKLUSIV-ODER-Gliedes 3 den logischen Wert „1". Damit wird das dem niederwertigsten Bit folgende Bit negiert. Alle andern Bit's werden dem ersten Buseingang des Multiplexers 5 unverändert zugeführt. Am zweiten Buseingang des Rechenwerkes 12 liegen somit immer, unabhängig vom Wert des analogen periodischen Meßsignals an der Eingangsklemme 1, Digitalworte an, die die Bedingungen B₀, B₁ ...В_к^„0" und B₀, Bi ...Βκ^,,Ι" erfüllen.

Damit tritt bei den Werten B₀, B₁... B_x = „0" und B₀, B₁... B_K = „1" ein Fehler des an der Ausgangsklemme 16 anliegenden analogen periodischen Meßsignais, dessen Störungen vermindert sind, in der Größe des Analogwertes des dem niederwertigsten Bit folgenden Bit B₁ auf.

Dieser Fehler ist bei großem K vernachlässigbar. Er ist für alle Werte B₀, B₁... B* Φ „0" und B₀, B₁... B_K * „1" gleich Null. Die Vermeidung der Digitaiwerte 8_O, B',... B_K = „1" ist notwendig, da durch die Einsteuerung des bei der Differenzbildung S_n - A_n _, entstehenden Übertrages in das niederwertigste Bit der Summe

π - 1 γ

der gebildete Mittelwertfür B₀, ΒΊ ... B_K = „0" und B₀, ΒΊ ... B_K = „1" periodisch zwischen den Spannungswerten U_amin und U_a max an einer Ausgangsklemme 16 des Digital-Analogwandlers 15 schwanken kann.

Nach der Beendigung jeder Anaiog-Digitalumsetzung eines Punktes des analogen, periodischen Meßsignals wird vom Analog-Digitalwandler 2 ein Steuersignal an den Steuereingang der Steuerschaltung 10 abgegeben. In der Steuerschaltung 10 werden damit mehrere zeitlich gestaffelte Steuersignale erzeugt, die zur Abarbeitung der Formel für die Mittelwertbildung dienen. Ein erstes, am ersten Steuerausgang der Steuerschaltung 10 anliegendes, Steuersignal schaltet in einem ersten Zeitabschnitt den Multiplexer 5 so um, daß die an dessen ersten Eingang anliegenden Digitalwerte am Busausgang des Multiplexers 5 und somit auch am zweiten Buseingang des Rechenwerkes 12 erscheinen. Mit dem gleichen Steuersignal wird im ersten Zeitabschnitt das Rechenwerk 12 von der Rechenart Addition auf die Rechenart Subtraktion umgeschaltet. Gleichzeitig wird bekannterweise über einen weiteren, nicht dargestellten Analog-Digitalwandler, der synchron zum Analog-Digitalwandler 2 arbeitet, für die gesamte Zeit der Mittelwertbildung eines Punktes des analogen, periodischen Signals die dem Wert A_n _ , zugeordnete Speicheradresse an den nicht dargestellten Adreßeingang₄des Hauptspeichers 11 gelegt. Dadurch liegt am ersten Buseingang des Rechenwerkes 12 der digitale Wert für A_n _ , und am zweiten Buseingang dessen der digitale Wert für S_n. Am Busausgang des Rechenwerkes erscheint der digitale Wert für die mittels bekannter Komplementbildung digital berechnete Differenz S_n — A_n _ ,. Dieser Wert wird mittels des im fünften Steuersignal enthaltenen um die Rechenzeit des Rechenwerkes verzögerten ersten Steuersignale in das erste Schieberegister 6 übernommen. Dabei wird vom fünften Ausgang der Steuerschaltung 10 dem zweiten Takteingang, der die Parallelübernahme digitaler Werte in das erste Schieberegister 6 steuert, das fünfte Steuersignal zugeleitet. Dieses Steuersignal sichert gleichzeitig die Übernahme des am Übertragungsausgang des Rechenwerkes 12 anliegenden Übertrags in das Zwischenspeicherflipflop 14. Nach Beendigung des ersten Zeitabschnittes ändert sich wieder der logische Wert am ersten Steuerausgang der Steuerschaltung 10, so daß der Multiplexer 5 wieder auf seinen zweiten Buseingang und das Rechenwerk 12 wieder auf Addition umgeschaltet ist. Um die Rechenzeit des Rechenwerkes 12 verzögert ändert sich ebenfalls der logische Wert am fünften Steuerausgang, so daß der zweite Takteingang des ersten Schieberegisters 6 auf Serienbetrieb zurückgeschaltet wird. Zu diesem Zeitpunkt liegt auch der logische Wert für den Übertrag der Differenzbildung am Ausgang des Zwischenspeicherflipflops 14 an.

In einem nachfolgenden zweiten Zeitabschnitt werden von dem zweiten Steuerausgang der Steuerschaltung 10 an den ersten Takteingang des ersten Schieberegisters 6N Impulse abgegeben. Damit wird der digitale Wert der Differenz, der sich im Schieberegister befindet, um N Stellen nach rechts verschoben, was einer Division des digitalen Wertes für S_n — A_n _ , durch den Faktor 2^N gleichkommt

N Stellen werden aus dem Schieberegister geschoben. Nachgeschoben wird der über den zweiten Negator 13 negierte Übertrag

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des Rechenwerkes 12. Damit ist die im ersten Schieberegister 6 stehende Differenz für die Fälle A_n _ , < S_n und A_n _ , > s_n richtig.

Ein am dritten Ausgang der Steuerschaltung 10 in einem dritten Zeitabschnitt anliegendes Steuersignal sperrt über den Negator 8 das erste NAND-Glied 7. Das zweite NAND-Glied 9 wird geöffnet und der im Zwischenspeicherflipflop 14 gespeicherte Übertrag der Differenz S_n — A_n _ ₁ gelangt an den Anschluß für das niederwertigste Bit des Multiplexers 5 und des Hauptspeichers 11.

Am ersten Buseingang des Rechenwerkes 12 liegt noch der digitale Wert für A_n _ ,. Der Digitalwert der dividierten Differenz ^sn ~ ^An -1 mit dem im niederwertigsten Bit eingeschobenen Übertrag der Differenz ist über den

Muitiplexer5 an den zweiten Buseingang des Rechenwerkes 12 geschaltet. Am Busausgang des Rechenwerkes 12 erscheint der digitale Wert für A_n. Dieser Wert wird mit der Änderung des logischen Wertes am fünften Ausgang der Steuerschaltung 10, die in dem dritten Zeitabschnitt um die Rechenzeit des Rechenwerkes 12 verzögert erfolgt, in das erste Schieberegister 6 übernommen. Mit der um die Rechenzeit verzögerten Rückänderung des logischen Wertes am Ende des dritten Zeitabschnittes wird der digitale Wert für A_n an den Ausgang des ersten Schieberegisters 6 durchgeschaltet.

Mit einem am vierten Ausgang der Steuerschaltung 10 in einem vierten Zeitabschnitt anliegenden Steuersignal wird der digitale Wert für A_n in den Hauptspeicher 11 übernommen und gleichzeitig wird über einen Steuereingang der Analog-Digitalwandler 2 gestartet. Dieser Ablauf wird automatisch für sämtliche Punkte des analogen, periodischen Meßsignals wiederholt. Dieses mit verminderten Störungen behaftete Meßsignal kann durch Auslesen des Hauptspeichers 11 und gleichzeitiger Umschaltung des Rechenwerkes 12 auf die Betriebsart „Erster Buseingang + 0" an der Ausgangsklemme 16 des Digital-Analogwandlers 15 entnommen werden.

Die Steuerschaltung 10 zur Erzeugung der Steuersignale zur digitalen Mittelwertbildung, die zur Verminderung von Störungen bei periodischen Meßsignalen dient, ist in Fig. 2 dargestellt.

Der Steuerausgang des Analog-Digitalwandlers 2 ist gleichzeitig mit dem Eingang eines monostabilen Multivibrators 17 und dem ersten Eingang eines dritten NAND-Gliedes 18 verbunden. Der zweite Eingang des dritten NAND-Gliedes 18 ist mit dem ersten Taktausgang eines Taktgenerators 19 verbunden, an dem die Frequenz f, anliegt.

Der Ausgang des dritten NAND-Gliedes 18 ist an den ersten Takteingang eines zweiten Schieberegisters 20, über das serielle Rechtsschieben erfolgt, angeschlossen. Der zweite Takteingang des zweiten Schieberegisters ist gleichzeitig mit dem seriellen Dateneingang dessen und am Ausgang des monostabilen Multivibrators 17 verbunden. Der erste Ausgang des zweiten Schieberegisters 20 bildet den ersten Steuerausgang der Steuerschaltung 10. Der zweite Ausgang des zweiten Schieberegisters 20 ist mit dem ersten Eingang eines vierten NAND-Gliedes 21 verbunden, dessen zweiter Eingang am zweiten Taktausgang des Taktgenerators 19 angeschlossen ist. Am zweiten Taktausgang des Taktgenerators 19 steht die Frequenz f₂ zur Verfügung. Der Ausgang des vierten NAND-Gliedes 21 bildet den zweiten Ausgang der Steuerschaltung 10. Der dritte Ausgang des Schieberegisters 29 ist gleichzeitig der dritte Ausgang der Steuerschaltung 10. Der vierte Ausgang des zweiten Schieberegisters 20 bildet den vierten Ausgang der Steuerschaltung 10 und gleichzeitig den Steuereingang des Analog-Digitalwandlers 2.

Der Ausgang eines ersten Verzögerungsgl^;edes 22, der mit dem ersten Ausgang des zweiten Schieberegisters 20 verbunden ist, ist am ersten Eingang eines UND-Gliedes 23 angeschlossen. Der zweite Eingang des UND-Gliedes 23 ist mit dem Ausgang eines zweiten Verzögerungsgliedes 24, dessen Eingang am dritten Ausgang des zweiten Schieberegisters 20 angeschlossen ist, verbunden.

Nach der Beendigung der Umsetzung eines Punktes des an der Eingangsklemme 1 anliegenden analogen, periodischen Meßsignals durch den Analog-Digitalwandler 2 wechselt der logische Wert am Steuerausgang des Analog-Digitalwandlers 2. Das dritte NAND-Glied 18 wird dadurch für die Taktfrequenz f, geöffnet, die auf den ersten Takteingang des zweiten Schieberegisters 20 gelangt. Gleichzeitig gibt der monostabile Multivibrator 17 einen Impuls ab, dessen Zeitdauer größer als die Periodendauer der Taktfrequenz t, ist. Damit wird über den seriellen Dateneingang des zweiten Schieberegisters 20 der logische Wert des Ausgangs des monostabilen Multivibrators 17, ζ. В. „1", geladen. „1" erscheint in einem ersten Zeitabschnitt am ersten Ausgang des zweiten Schieberegisters 20 und wird in den darauffolgenden zweiten, dritten und vierten Zeitabscnitt, die von der Periodendauer der über das dritte NAND-Glied 18 anliegenden Frequenz f-i bestimmt werden, über den zweiten, dritten zum vierten Ausgang des zweiten Schieberegisters 20 geschoben. Gelangt „1" an den vierten Ausgang des zweiten Schieberegisters, wird der Analog-Digitalwandler 2 über den Steuereingang gestartet. Am Steuerausgang des Analog-Digitalwandlers 2 wechselt gleichfalls der logische Wert, so daß die Frequenz f, nicht mehr über das dritte NAND-Glied 18 an den ersten Takteingang des zweiten Schieberegisters 20 gelangen kann. Während der Zeit der Analog-Digitalumsetzung von Punkten des analogen, periodischen Meßsignals werden keine Steuersignale von der Steuerschaltung 10 abgegeben. Im zweiten Zeitabschnitt, wenn „1" am zweiten Ausgang der Steuerschaltung 10 anliegt, gelangt die Frequenz f₂ vom Taktgenerator 19 über das vierte NAND-Glied 21 zum zweiten Ausgang der Steuerschaltung 10. Die Frequenzen stehen zueinander im Verhältnis

І2. - M, das einstellbar sein kann

fi

Die in einem ersten und dritten Zeitabschnitt an einem ersten und dritten Ausgang des zweiten Schieberegisters 20 entstehenden Steuersignale gelangen über ein erstes Verzögerungsglied 22 und ein zweites Verzögerungsglied 24 um die Rechenzeit verzögert an den ersten und zweiten Eingang des UND-Gliedes 23, an dessen Ausgang die verzögerten Signale kombiniert entnommen werden können. Der Ausgang des UND-Gliedes 23 bildet den fünften Ausgang der Steuerschaltung 10.

Claims

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Erfindungsansprüche:

1. Schaltungsanordnung zur Verminderung von Störungen bei periodischen Meßsignalen, gekennzeichnet dadurch, daß ein Anschluß für das dem niederwertigsten Bit folgende Bit aus dem Busausgang eines Analog-Oigitaiwandlers (2) mit einem ersten Eingang eines EXKLUSIV-ODEfl-Gliedes (3) verbunden ist und ein zweiter Eingang des EXKLUSIV-ODER-Gliedes (3) am Ergebnisausgang eines Vergleichers (4) angeschlossen ist und ein Ausgang des EXKLUSIV-ODER-Gliedes (3) mit dem Anschluß für das dem niederwertigsten Bit folgende Bit eines ersten Buseingangs eines Multiplexers (5) verbunden ist und der Anschluß für das niederwertigste Bit eines Busausganges eines ersten Schieberegisters (6) am zweiten Eingang eines ersten NAND-Gliedes (7) angeschlossen ist, dessen erster Eingang mit einem Ausgang eines ersten Negators (8) verbunden ist, dessen Eingang gleichzeitig am dritten Ausgang einer Steuerschaltung (10) und am zweiten Eingang eines zweiten NAND-Gliedes (9) angeschlossen ist, wobei der Ausgang des letzteren mit dem Ausgang des ersten NAND-Gliedes (7) und gleichzeitig mit dem Anschluß für das niederwertigste Bit des zweiten Buseingangs des Multiplexers (5) und einem Anschluß für das niederwertigste Bit des Buseingangs eines Hauptspeichers (11) verbunden ist und daß ein Übertragungsausgang eines Rechenwerkes (12) gleichzeitig an den Eingang eines zweiten Negators (13), dessen Ausgang mit dem seriellen Dateneingang des ersten Schieberegisters (6) verbunden ist, und an den Steuereingang eines Zwischenspeicherflipflops (14) angeschlossen ist, dessen nichtnegierter Ausgang mit dem ersten Eingang des zweiten NAND-Gliedes (9) verbunden ist.
2. Schaltungsanordnung zur Verminderung von Störungen bei periodischen Meßsignalen, deren Steuerschaltung (10) aus einem Taktgenerator, einem dritten NAND-Glied (18) und einem ersten und einem zweiten Verzögerungsglied (22; 24) und einem UND-Glied (23) besteht, gekennzeichnet dadurch, daß der Steuereingang des Aalog-Digitalwandlers (2) gleichzeitig mit dem ersten Eingang eines dritten NAND-Gliedes (18) und dem Eingang eines monostabilen Multivibrators (17) verbunden ist, wobei dessen Ausgang am zweiten Takteingang und gleichzeitig am Serieneingang eines zweiten Schieberegisters (20) angeschlossen ist, dessen erster Takteingang mit dem Ausgang des dritten NAND-Gliedes (18) verbunden ist.
3. Schaltungsanordnung zur Verminderung von Störungen bei periodischen Meßsignalen, gekennzeichnet dadurch, daß ein erster Ausgang der Steuerschaltung (10) gleichzeitig mit dem Steuereingang des Multiplexers (5) und dem Steuereingang des Rechenwerkes (12) verbunden ist und daß ein zweiter Ausgang der Steuerschaltung (10) am ersten Takteingang des ersten Schieberegisters (6) angeschlossen ist und ein dritter Ausgang der Steuerschaltung (10) gleichzeitig mit dem Eingang des ersten Negators (8) und dem ersten Eingang eines zweiten NAND-Gliedes (9) verbunden ist und ein vierter Ausgang der Steuerschaltung (10) gleichzeitig am Steuereingang des Analog-Digitalwandlers (2) und am Schreibeingang des Hauptspeichers (18) angeschlossen ist und ein fünfter Ausgang der Steuerschaltung (10) mit dem zweiten Taktemgang des ersten Schieberegisters (6) und dem Takteingang des Zwischenspeicherflipflops (14) verbunden ist.

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur Verminderung von Störungen, insbesondere des Rauschens, bei periodischen Meßsignalen. Sie kann überall dort in der Meßtechnik eingesetzt werden, wo verrauschte oder mit Störspannungen überlagerte periodische Meßsignale auftreten. Besonders vorteilhaft ist die Anwendung der Erfindung in Oszillografen und Sichtgeräten mit Digitalspeicher für die Medizintechnik, die Wobbeimeßtechnik und die stochastische Meßtechnik.

Charakteristik der bekannten technischen Lösungen

In Meßgeräten, speziell für die Wobbeimeßtechnik und die stochastische Meßtechnik, wird bekannterweise zur Verbesserung des Signal-Rauschabstandes bei periodischen Meßsignalen die Mittelwertbildung eingesetzt. Die Grundlagen des Verfahrens sind in dem Artikel „Calibrated Real-Time Signal Averaging" ν. J.Evan Deardorff u. Charles K.Trimble im Hewlett-Packard Journal April 1968 S.8-13 beschrieben. In diesem Artikel ist u.a. auch ein Algorithmus für die Mittelwertbildung angegeben, der sich ausgezeichnet mit digitaler Schaltungstechnik realisieren läßt.
Die Rekursionsformel dafür ist: