DD223830A1 - CIRCUIT ARRANGEMENT FOR REDUCING FAULTS IN PERIODIC MEASUREMENT SIGNALS - Google Patents
CIRCUIT ARRANGEMENT FOR REDUCING FAULTS IN PERIODIC MEASUREMENT SIGNALS Download PDFInfo
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Abstract
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Verminderung von Stoerungen bei periodischen Messsignalen, die in der Messtechnik, insbesondere bei Geraeten, die einen digitalen Signalspeicher beinhalten, eingesetzt werden koennen. Ziel und Aufgabe der Erfindung ist es, den fuer die Durchfuehrung des Verfahrens und fuer die Realisierung der dafuer erforderlichen Schaltungsanordnung benoetigten Aufwand wesentlich zu verringern. Bei einem Verfahren zur Verminderung von Stoerungen bei periodischen Messsignalen, insbesondere durch automatisch ablaufende digitale Mittelwertbildung, wird die Aufgabe erfindungsgemaess dadurch geloest, dass ein bei einer digitalen Differenzbildung zwischen einem zuletzt errechneten, abgespeicherten digitalen Mittelwert An1 und einem augenblicklichen digitalen Abtastwert Sn des periodischen Messsignals entstehender Uebertrag Ue nach erfolgter digitaler Division durch einen Faktor X bei der darauffolgenden Bildung einer Summe SnAn1 XAn1 in das niederwertigste Bit des digitalen Wertes dieser Summe eingeschoben wird, wobei bei der Differenzbildung die Gleichheit aller Bits der digitalen Abtastwerte Sn des periodischen Messsignals vermieden werden muss. Es wird eine Schaltungsanordnung zur Durchfuehrung des erfindungsgemaessen Verfahrens angegeben.The invention relates to a method and a circuit arrangement for reducing disturbances in periodic measurement signals that can be used in metrology, especially in devices that include a digital signal memory. The aim and object of the invention is to reduce the time required for the implementation of the process and for the realization of the necessary circuitry required significantly. In a method for reducing disturbances in periodic measurement signals, in particular by automatically running digital averaging, the object is achieved according to the invention by providing a digital difference between a last calculated, stored digital average An1 and an instantaneous digital sample Sn of the periodic measurement signal Transmission Ue is inserted after the digital division by a factor X in the subsequent formation of a sum SnAn1 XAn1 in the least significant bit of the digital value of this sum, the difference in the equality of all bits of the digital samples Sn of the periodic measurement signal must be avoided. A circuit arrangement for carrying out the method according to the invention is specified.
Description
Hierin bedeuten:Herein mean:
An — zu berechnender Mittelwert A„_, — der zuletzt berechnete Mittelwert Sn — der Meßwert der Meßgröße X — fester Divisionsfaktorfür alle ηA n - mean value A "_ to be calculated, - last calculated mean value S n - measured value of measured variable X - fixed division factor for all η
Die oben angegebene Formel wird auf alle digitalisierten Punkte des periodischen Meßsignals angewandt. Geschieht das genügend oft, wird eine Verbesserung des Signal-Rauschabstandes um den Faktor V2X erreicht. Der Divisionsfaktor wird digital zu X = 2N ausgedrückt. Die Division realisiert man durch Rechtsschieben des digitalen Wortes um N-Steilen. Um eine große Verbesserung des Signal-Rauschabstandes zu erreichen, wählt man N möglichst hoch. Das führt aber zu einem sehr großen schaltungstechnischen Aufwand in den bekannten Geräten. Nachteilig ist besonders die Vergrößerung der digitalen Wortbreite der zur digitalen Mittelwertbildung dienenden Geräteteile. Diese Feststellung soll folgendes Beispiel verdeutlichen:The formula given above is applied to all digitized points of the periodic measurement signal. If this happens often enough, an improvement in the signal-to-noise ratio by a factor of V2X is achieved. The division factor is expressed digitally X = 2 N. The division is realized by right-shifting the digital word by N-parts. In order to achieve a great improvement of the signal-to-noise ratio, one chooses N as high as possible. But this leads to a very large circuit complexity in the known devices. A disadvantage is particularly the increase in the digital word width of serving for digital averaging device parts. This statement is intended to illustrate the following example:
Das analoge periodische Meßsignal wird mittels Analog-Digitalwandler in ein K-stelliges Digitalwort umgewandelt. Das Signal-Rauschverhältnis des Meßsignals soil ζ. B. um 24dB verbessert werden. Notwendigerweise wird N = 7 gewählt. In einem ersten Schritt müßte mit einem K-stelligen Rechenwerk die Differenz Sn - An _, berechnet werden. Dann erfolgt die Division in einem (K + N)-stelligen Schieberegister. Mit einem (K + N)-stelligen Rechenwerk kann dann der endgültige Mittelwert An berechnet werden. Er wird in einen (K + Nbeteiligen Hauptspeicher bei Anliegen der entsprechenden X-Adr.esse abgelegt. Da zur Ausführung der Subtraktion und der Addition das gleiche Rechenwerk benutzt wird, muß es also (K + N)-stellig sein. Wird angenommen, daß für die übliche Auflösung bei digitalen Oszillografen und Sichtgeräten 8-Bit in Y-Richtung genügen,The analog periodic measurement signal is converted by means of analog-to-digital converters into a K-digit digital word. The signal-to-noise ratio of the measuring signal should be ζ. For example, it can be improved by 24dB. Necessarily, N = 7 is chosen. In a first step, the difference S n -A n n , would have to be calculated with a K-digit arithmetic unit. Then the division takes place in a (K + N) -stable shift register. With a (K + N) digit arithmetic unit, the final mean value A n can then be calculated. It is stored in a (K + N-part main memory at the request of the corresponding X address.) Since the same arithmetic unit is used to perform the subtraction and the addition, it must therefore be (K + N) -stead suffice for the usual resolution with digital oscilloscopes and viewers 8-bit in Y-direction,
-з- 254 211 8-z- 254 211 8
benötigt die digitale Mittelwertbildung ein 15stelliges Schieberegister, einen 15stelligen Speicher und ein 15stelliges Rechenwerk. Der Aufwand für eine derartige Schaltungsanordnung ist enorm und sehr kostenintensiv. Außerdem haben derartige Schaltungsanordnungen einen hohen Strom- und Platzbedarf.digital averaging requires a 15-digit shift register, a 15-digit memory, and a 15-digit arithmetic unit. The cost of such a circuit is enormous and very expensive. In addition, such circuits have a high power and space requirements.
Ziel der Erfindung ist die Reduzierung des zur Verminderung von Störungen bei periodischen Meßsignalen durch die digitale Mittelwertbildung benötigten schaltungstechnischen Aufwandes, insbesondere die Nutzung der Speicherbreite des vorhandenen Hauptspeichers, ohne daß eine Erweiterung dessen erfolgen muß, bei gleichzeitiger maximaler Verbesserung des Signal-Rauschabstandes des periodischen Meßsignals.The aim of the invention is to reduce the circuit complexity required for the reduction of disturbances in periodic measurement signals by the digital averaging, in particular the use of the memory width of the existing main memory without an extension of which must be carried out while maximizing the signal-to-noise ratio of the periodic measurement signal ,
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Verminderung von Störungen bei periodischen Meßsignalen zu schaffen, die ausgehend von einer K-stelligen Analog-Digitalumsetzung eine Verbesserung des Signal-Rauschabstandes des periodischen Meßsignals maximalThe invention has for its object to provide a circuit arrangement for reducing disturbances in periodic measurement signals, starting from a K-digit analog-to-digital conversion an improvement of the signal-to-noise ratio of the periodic measurement signal maximum
um den Faktor y/2 2K ~ Ί bringt, wobei bei der Realisierung der Schaltungsanordnung nur K-stellige Digitaleinrichtungen zur Mittelwertbildung Verwendung finden sollen. Außerdem soll der Aufwand für die Steuerschaltung, die den zeitlichen Abiauf der Mittelwertbildung bestimmt, so gering wie möglich bleiben.by the factor y / 2 2 K ~ Ί brings, which should be used in the realization of the circuit only K-digit digital devices for averaging. In addition, the cost of the control circuit, which determines the temporal Abiauf the averaging, remain as low as possible.
Bei einer Schaltungsanordnung zur Verminderung von Störungen bei periodischen Meßsignalen wird die Aufgabe erfindungsgemäß dadurch gelöst, daß ein Anschluß für das dem niederwertigsten Bit folgende Bit aus dem Busausgang eines Analog-Digitalwandlers mit einem ersten Eingang eines EXKLUSIV-ODER-Gliedes verbunden ist und ein zweiter Eingang eines EXKLUSIV-ODER-Gliedes am Ergebnisausgang eines Vergleichers angeschlossen ist und ein Ausgang des EXKLUSIV-ODER-Gliedes mit dem Anschluß für das dem niederwertigsten Bitfolgende Bit eines ersten Buseingangs eines Multiplexers verbunden ist und der Anschluß für das niederwertigste Bit eines Busausgangs eines Schieberegisters am zweiten Eingang eines ersten NAND-Gliedes angeschlossen ist, dessen erster Eingang mit einem Ausgang eines ersten Negators verbunden ist, dessen Eingang gleichzeitig am dritten Ausgang einer Steuerschaltung und am ersten Eingang eines zweiten NAND-Gliedes angeschlossen ist. Die Steuerschaltung erzeugt zeitlich gestaffelte Steuersignale, die den automatischen Ablauf der Verminderung von Störungen bei periodischen Meßsignalen sichern.In a circuit arrangement for reducing disturbances in periodic measurement signals, the object is achieved in that a connection for the bit following the least significant bit from the bus output of an analog-to-digital converter is connected to a first input of an exclusive-OR gate and a second input an EXCLUSIVE-OR gate is connected to the result output of a comparator and an output of the EXCLUSIVE-OR gate is connected to the terminal for the least significant bit following a first bus input of a multiplexer and the terminal for the least significant bit of a bus output of a shift register is connected to the second one Input of a first NAND gate is connected, whose first input is connected to an output of a first inverter whose input is connected simultaneously to the third output of a control circuit and to the first input of a second NAND gate. The control circuit generates time-staggered control signals which ensure the automatic operation of reducing disturbances in periodic measurement signals.
Der Ausgang des zweiten NAND-Gliedes ist mit dem Ausgang des ersten NAND-Gliedes und gleichzeitig mit dem Anschluß für das niederwertigste Bit des zweiten Buseingangs des Multiplexers und einem Anschluß für das niederwertigste Bit.des Buseingangs eines Hauptspeichers verbunden und ein Übertragungsausgang eines Rechenwerkes ist gleichzeitig an den Eingang eines zweiten Negators, dessen Ausgang mit dem seriellen Dateneingang des ersten Schieberegisters verbunden ist, und an den Steuereingang eines Zwischenspeicherflipflops angeschlossen, dessen nichtnegierter Ausgang mit dem ersten Eingang des zweiten NAND-Gliedes verbunden ist.The output of the second NAND gate is connected to the output of the first NAND gate and simultaneously to the terminal for the least significant bit of the second bus input of the multiplexer and a terminal for the least significant bit of the bus input of a main memory and a transfer output of an arithmetic unit is simultaneous to the input of a second inverter, the output of which is connected to the serial data input of the first shift register, and connected to the control input of a latch latch, the non-negated output of which is connected to the first input of the second NAND gate.
Eine Steuerschaltung zur Erzeugung der Steuersignale kann aus einem Taktgenerator, einem dritten NAND-Glied und einem ersten und zweiten Verzögerungsglied und einem UND-Glied bestehen.A control circuit for generating the control signals may consist of a clock generator, a third NAND gate and a first and second delay element and an AND gate.
Zum Auslösen der Mittelwertbildung zur Verminderung von Störungen bei periodischen Meßsignalen ist hierbei der Steuereingang des Analog-Digitalwandlers gleichzeitig mit dem ersten Eingang eines dritten NAND-Gliedes und dem Eingang eines monostabiien Multivibrators verbunden, wobei dessen Ausgang am zweiten Takteingang und gleichzeitig am Serieneingang eines zweiten Schieberegisters angeschlossen ist, dessen erster Takteingang mit dem Ausgang des dritten NAND-Gliedes verbunden wurde.To trigger the averaging to reduce interference in periodic measurement signals in this case the control input of the analog-to-digital converter is simultaneously connected to the first input of a third NAND gate and the input of a monostable multivibrator, wherein its output at the second clock input and at the same time at the serial input of a second shift register is connected, whose first clock input has been connected to the output of the third NAND gate.
Die zeitlich gestaffelten Steuersignale können an den fünf Ausgängen der Steuerschaltung anliegen.The staggered control signals can be applied to the five outputs of the control circuit.
Vorteilhafterweise ist ein erster Ausgang der Steuerschaltung gleichzeitig mit dem Steuereingang des Multiplexers und dem Steuereingang des Rechenwerkes verbunden und ein zweiter Ausgang der Steuerschaltung ist am ersten Takteingang des ersten Schieberegisters, über den das serielle Schieben realisiert wird, angeschlossen und ein dritter Ausgang der Steuerschaltung ist gleichzeitig mit dem Eingang des ersten Negators und dem ersten Eingang eines zweiten NAND-Gliedes verbunden und ein vierter Ausgang der Steuerschaltung ist gleichzeitig am Steuereingang des Analog-Digitalwandlers und am Schreibeingang des Hauptspeichers angeschlossen und ein fünfter Ausgang der Steuerschaltung ist mit dem zweiten Takteingang des ersten Schieberegisters und dem Takteingang des Zwischenspeicherflipflops verbunden. Der Anaiog-Digitalwandler ist insbesondere mittels Busleitungen mit dem Buseingang eines Vergleichers verbunden. Der Busausgang des Vergleichers ist, ausgenommen der Anschluß für das dem niederwertigsten Bit folgende Bit, außerdem an den ersten Buseingang des Multiplexers angeschlossen, dessen Busausgang mit dem zweiten Buseingang eines Rechenwerkes verbunden ist. Außerdem ist der erste Buseingang des Rechenwerkes mit dem Busausgang des Hauptspeichers verbunden, dessen Buseingang gleichzeitig, am zweiten Buseingang des Multiplexers und, ausgenommen der Anschluß für das niederwertigste Bit, am Busausgang des ersten Schieberegisters angeschlossen worden ist, wobei der Buseingang des Schieberegisters gleichzeitig mit dem Busausgang des Rechenwerkes und dem Buseingang des Digital-Analogwandlers verbunden ist.Advantageously, a first output of the control circuit is connected simultaneously to the control input of the multiplexer and the control input of the arithmetic unit and a second output of the control circuit is connected to the first clock input of the first shift register, via which the serial shift is realized, and a third output of the control circuit is simultaneously connected to the input of the first inverter and the first input of a second NAND gate and a fourth output of the control circuit is connected simultaneously to the control input of the analog-to-digital converter and the write input of the main memory and a fifth output of the control circuit is connected to the second clock input of the first shift register and the clock input of the latch latch. The Anaiog digital converter is connected in particular by means of bus lines to the bus input of a comparator. The bus output of the comparator is also connected to the first bus input of the multiplexer, the bus output of which is connected to the second bus input of an arithmetic unit, with the exception of the connection for the bit following the least significant bit. In addition, the first bus input of the arithmetic unit is connected to the bus output of the main memory whose bus input has been connected simultaneously to the second bus input of the multiplexer and, except the terminal for the least significant bit, to the bus output of the first shift register, the bus input of the shift register simultaneously with the Bus output of the arithmetic unit and the bus input of the digital-to-analog converter is connected.
Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Es zeigen:The invention will be explained in more detail below using an exemplary embodiment. Show it:
Fig. 1: Blockschaltbild der erfindungsgemäßen Schaltungsanordnung Fig. 2: Blockschaltbild der Steuerschaltung der SchaltungsanordnungFig. 1: Block diagram of the circuit arrangement according to the invention Fig. 2: Block diagram of the control circuit of the circuit arrangement
Nach Rg. 1 wird ein analoges periodisches Meßsignal, das an einer Eingangsklemme 1 anliegt, mittels eines Analog-Digitalwandlers 2 in ein digitales Signal in bekannter Weise umgewandelt. Der Anschluß für das dem niederwertigsten Bit folgende Bit aus dem Busausgang des Analog-Digitalwandlers 2 ist mit dem ersten Eingang eines EXKLUSIV-ODER-Gliedes 3 verbunden. Der zweite Eingang des EXKLUSIV-ODER-Gliedes 3 ist am Ergebnisausgang eines Vergleichers 4 angeschlossen und der Ausgang des EXKLUSIV-ODER-Gliedes 3 führt zum Anschluß für das dem niederwertigsten Bit folgende Bit des ersten Buseingangs eines Multiplexers 5. Damit kann niemals am ersten Buseingang des Multiplexers ein Digitalsignal anliegen, dessen sämtliche K Bits gleich sind. Außerdem ist der Anschluß für das niederwertigste Bit des Busausgangs eines ersten Schieberegisters 6 mit dem zweiten Eingang eines ersten NAND-Gliedes 7 verbunden. Der erste Eingang des ersten NAND-Gliedes 7 ist am Ausgang eines ersten Negators 8 angeschlossen. Am Eingang des ersten Negators 8 und dem zweiten Eingang eines zweiten NAND-Gliedes 9 liegt ein Steuersignal aus dem dritten Ausgang einer Steuerschaltung 10. Der Ausgang desAccording to Rg. 1, an analog periodic measurement signal, which is applied to an input terminal 1, converted by means of an analog-to-digital converter 2 into a digital signal in a known manner. The terminal for the bit following the least significant bit from the bus output of the analog-to-digital converter 2 is connected to the first input of an EXCLUSIVE-OR gate 3. The second input of the EXCLUSIVE-OR gate 3 is connected to the result output of a comparator 4 and the output of the EXCLUSIVE-OR gate 3 leads to the terminal for the least significant bit following bit of the first bus input of a multiplexer 5. Thus can never at the first bus input of the multiplexer present a digital signal whose all K bits are equal. In addition, the terminal for the least significant bit of the bus output of a first shift register 6 is connected to the second input of a first NAND gate 7. The first input of the first NAND gate 7 is connected to the output of a first inverter 8. At the input of the first inverter 8 and the second input of a second NAND gate 9 is a control signal from the third output of a control circuit 10. Der Ausgang des
-4- 254 211 8-4- 254 211 8
ersten NAND-Gliedes 7 und der Ausgang des zweiten NAND-Gliedes 9 sind miteinander verbunden, wodurch eine ODER-Funktion realisiert wird. Die miteinander verknüpften Ausgänge sind gleichzeitig mit dem Anschluß für das niederwertigste Bit des zweiten Buseingangs des Multiplexers 5 und dem Anschluß für das niederwertigste Bit des Buseingangs eines Hauptspeichers 11 verbunden. Der Übertragungsausgang eines Rechenwerkes 12 führt gleichzeitig an den Eingang eines zweiten Negators 13 und den Steuereingang eines Zwischenspeicherflipflops 14. Der nichtnegierte Ausgang des Zwischenspeicherflipflops 14 ist mit dem ersten Eingang des zweiten NAND-Gliedes verbunden. Der Ausgang des zweiten Negators 13 ist am seriellen Dateneingang des ersten Schieberegisters 6 angeschlossen.first NAND gate 7 and the output of the second NAND gate 9 are connected to each other, whereby an OR function is realized. The interconnected outputs are connected simultaneously to the least significant bit terminal of the second bus input of the multiplexer 5 and the least significant bit terminal of the bus input of a main memory 11. The transmission output of an arithmetic unit 12 leads simultaneously to the input of a second inverter 13 and the control input of a latch latch 14. The ungated output of the latch latch 14 is connected to the first input of the second NAND gate. The output of the second inverter 13 is connected to the serial data input of the first shift register 6.
Die mittels der Steuerschaltung 10 erzeugten zeitlich gestaffelten Steuersignale stehen an fünf Ausgängen zur Verfügung. Der erste Ausgang der Steuerschaltung 10 ist mit dem Steuereingang des Multiplexers 5 und dem Steuereingang des Rechenwerkes 12 verbunden. Der zweite Ausgang der Steuerschaltung 10 ist am ersten Takteingang des ersten Schieberegisters 6 angeschlossen. Der dritte Ausgang der Steuerschaltung 10 ist gleichzeitig mit dme Eingang des ersten Negators 8 und dem zweiten Eingang des zweiten NAND-Gliedes 9 verbunden.The time-staggered control signals generated by the control circuit 10 are available at five outputs. The first output of the control circuit 10 is connected to the control input of the multiplexer 5 and the control input of the arithmetic unit 12. The second output of the control circuit 10 is connected to the first clock input of the first shift register 6. The third output of the control circuit 10 is simultaneously connected to the input of the first inverter 8 and the second input of the second NAND gate 9.
Der vierte Ausgang der Steuerschaltung 10 ist gleichzeitig am Steuereingang des Analog-Digitalwandlers 2 und am Schreibeingang des Hauptspeichers 11 angeschlossen. Der fünfte Ausgang der Steuerschaltung 10 ist mit dem zweiten Takteingang des ersten Schieberegisters 6 und dem Takteingang des Zwischenspeicherflipflops 14 verbunden. Über einen Steuerausgang gibt der Analog-Digitalwandler bei Beendigung der Anaiog-Digitalumsetzung an den Steuereingang der Steuerschaltung 10 ein Signal ab.The fourth output of the control circuit 10 is simultaneously connected to the control input of the analog-to-digital converter 2 and the write input of the main memory 11. The fifth output of the control circuit 10 is connected to the second clock input of the first shift register 6 and the clock input of the latch latch 14. Via a control output of the analog-to-digital converter at the end of Anaiog digital conversion to the control input of the control circuit 10 from a signal.
Ferner ist der Busausgang des Analog-Digitalwandlers 2 vorzugsweise über K Busleitungen mit dem Buseingang eines Vergleichers 4 verbunden; dessen Busausgang, ausgenommen der Anschluß für das dem niederwertigsten Bit folgende Bit, ist am ersten Buseingang des Multiplexers 5 angeschlossen. Außerdem führt der Busausgang des Multiplexers 5 über K Busleitungen zum zweiten Buseingang des Rechenwerkes 12, dessen Busausgang mit den Buseingängen eines Digital-Analogwandlers 15 und des ersten Schieberegisters 6 verbunden ist. Der Busausgang des ersten Schieberegisters 6 ist mit Ausnahme des Anschlusses für das niederwertigste Bit am zweiten Buseingang des Multiplexers 5 und am Buseingang des Hauptspeichers 11 angeschlossen und der Busausgang des Hauptspeichers 11 ist, vorzugsweise über K Busleitungen, mit dem Eingang des Rechenwerkes 12 verbunden.Further, the bus output of the analog-to-digital converter 2 is preferably connected via K bus lines to the bus input of a comparator 4; its bus output, except for the connection for the bit following the least significant bit, is connected to the first bus input of the multiplexer 5. In addition, the bus output of the multiplexer 5 leads via K bus lines to the second bus input of the arithmetic unit 12, whose bus output is connected to the bus inputs of a digital-to-analog converter 15 and the first shift register 6. The bus output of the first shift register 6 is connected to the second bus input of the multiplexer 5 and the bus input of the main memory 11 with the exception of the connection for the least significant bit and the bus output of the main memory 11, preferably via K bus lines connected to the input of the arithmetic unit 12.
Das am Verleicher 4 anliegende K-stellige Digitalsignal wird auf die Bedingungen B0, B1... BK = „0" oder B0, B1... BK =f= „ 1" untersucht. Ist eine dieser Bedingungen erfüllt, hat der Ergebnisausgang des Vergleichers 4 und damit der zweite Eingang des EXKLUSIV-ODER-Gliedes 3 den logischen Wert „1". Damit wird das dem niederwertigsten Bit folgende Bit negiert. Alle andern Bit's werden dem ersten Buseingang des Multiplexers 5 unverändert zugeführt. Am zweiten Buseingang des Rechenwerkes 12 liegen somit immer, unabhängig vom Wert des analogen periodischen Meßsignals an der Eingangsklemme 1, Digitalworte an, die die Bedingungen B0, B1 ...Вк^„0" und B0, Bi ...Βκ^,,Ι" erfüllen.The K-digit digital signal present at the comparator 4 is examined for the conditions B 0 , B 1 ... B K = "0" or B 0 , B 1 ... B K = f = "1". If one of these conditions is fulfilled, the result output of the comparator 4 and therefore the second input of the EXCLUSIVE-OR element 3 has the logic value "1", which negates the bit following the least significant bit 5 supplied unchanged. on the second bus input to the integrator 12 are thus always, regardless of the value of the analog periodic measurement signal at the input terminal 1, digital words, which the terms B 0, B 1 ... В к ^ "0" and B 0, Bi ... Βκ ^ ,, Ι "meet.
Damit tritt bei den Werten B0, B1... Bx = „0" und B0, B1... BK = „1" ein Fehler des an der Ausgangsklemme 16 anliegenden analogen periodischen Meßsignais, dessen Störungen vermindert sind, in der Größe des Analogwertes des dem niederwertigsten Bit folgenden Bit B1 auf.Thus occurs at the values B 0 , B 1 ... B x = "0" and B 0 , B 1 ... B K = "1" an error of the voltage applied to the output terminal 16 analog periodic Meßsignais whose interference is reduced , in the size of the analog value of the bit B 1 following the least significant bit.
Dieser Fehler ist bei großem K vernachlässigbar. Er ist für alle Werte B0, B1... B* Φ „0" und B0, B1... BK * „1" gleich Null. Die Vermeidung der Digitaiwerte 8O, B',... BK = „1" ist notwendig, da durch die Einsteuerung des bei der Differenzbildung Sn - An _, entstehenden Übertrages in das niederwertigste Bit der SummeThis error is negligible with a large K. It is equal to zero for all values B 0 , B 1 ... B * Φ "0" and B 0 , B 1 ... B K * "1". The avoidance of the digit values 8 O , B ',... B K = "1" is necessary since the transfer of the transfer resulting from the subtraction S n -A n _ into the least significant bit of the sum
π - 1 γπ - 1 γ
der gebildete Mittelwertfür B0, ΒΊ ... BK = „0" und B0, ΒΊ ... BK = „1" periodisch zwischen den Spannungswerten Uamin und Ua max an einer Ausgangsklemme 16 des Digital-Analogwandlers 15 schwanken kann.the mean value formed for B 0 , ΒΊ... B K = "0" and B 0 , ΒΊ... B K = "1" periodically fluctuate between the voltage values U amin and U a max at an output terminal 16 of the digital-to-analog converter 15 can.
Nach der Beendigung jeder Anaiog-Digitalumsetzung eines Punktes des analogen, periodischen Meßsignals wird vom Analog-Digitalwandler 2 ein Steuersignal an den Steuereingang der Steuerschaltung 10 abgegeben. In der Steuerschaltung 10 werden damit mehrere zeitlich gestaffelte Steuersignale erzeugt, die zur Abarbeitung der Formel für die Mittelwertbildung dienen. Ein erstes, am ersten Steuerausgang der Steuerschaltung 10 anliegendes, Steuersignal schaltet in einem ersten Zeitabschnitt den Multiplexer 5 so um, daß die an dessen ersten Eingang anliegenden Digitalwerte am Busausgang des Multiplexers 5 und somit auch am zweiten Buseingang des Rechenwerkes 12 erscheinen. Mit dem gleichen Steuersignal wird im ersten Zeitabschnitt das Rechenwerk 12 von der Rechenart Addition auf die Rechenart Subtraktion umgeschaltet. Gleichzeitig wird bekannterweise über einen weiteren, nicht dargestellten Analog-Digitalwandler, der synchron zum Analog-Digitalwandler 2 arbeitet, für die gesamte Zeit der Mittelwertbildung eines Punktes des analogen, periodischen Signals die dem Wert An _ , zugeordnete Speicheradresse an den nicht dargestellten Adreßeingang4des Hauptspeichers 11 gelegt. Dadurch liegt am ersten Buseingang des Rechenwerkes 12 der digitale Wert für An _ , und am zweiten Buseingang dessen der digitale Wert für Sn. Am Busausgang des Rechenwerkes erscheint der digitale Wert für die mittels bekannter Komplementbildung digital berechnete Differenz Sn — An _ ,. Dieser Wert wird mittels des im fünften Steuersignal enthaltenen um die Rechenzeit des Rechenwerkes verzögerten ersten Steuersignale in das erste Schieberegister 6 übernommen. Dabei wird vom fünften Ausgang der Steuerschaltung 10 dem zweiten Takteingang, der die Parallelübernahme digitaler Werte in das erste Schieberegister 6 steuert, das fünfte Steuersignal zugeleitet. Dieses Steuersignal sichert gleichzeitig die Übernahme des am Übertragungsausgang des Rechenwerkes 12 anliegenden Übertrags in das Zwischenspeicherflipflop 14. Nach Beendigung des ersten Zeitabschnittes ändert sich wieder der logische Wert am ersten Steuerausgang der Steuerschaltung 10, so daß der Multiplexer 5 wieder auf seinen zweiten Buseingang und das Rechenwerk 12 wieder auf Addition umgeschaltet ist. Um die Rechenzeit des Rechenwerkes 12 verzögert ändert sich ebenfalls der logische Wert am fünften Steuerausgang, so daß der zweite Takteingang des ersten Schieberegisters 6 auf Serienbetrieb zurückgeschaltet wird. Zu diesem Zeitpunkt liegt auch der logische Wert für den Übertrag der Differenzbildung am Ausgang des Zwischenspeicherflipflops 14 an.After the completion of each Anaiog digital conversion of a point of the analog, periodic measurement signal from the analog-to-digital converter 2, a control signal to the control input of the control circuit 10 is delivered. In the control circuit 10 so that several time-staggered control signals are generated, which are used to process the formula for averaging. A first control signal present at the first control output of the control circuit 10 switches the multiplexer 5 over in a first time segment such that the digital values applied to its first input appear at the bus output of the multiplexer 5 and thus also at the second bus input of the arithmetic unit 12. With the same control signal, the arithmetic unit 12 is switched in the first period of the calculation type addition to the calculation subtraction. At the same time, it is known that another, not shown, analog-to-digital converter, which operates synchronously to the analog-to-digital converter 2, for the entire time of averaging a point of the analog, periodic signal, the memory address assigned to the value A n _ _ to the address input 4, not shown the main memory 11 is placed. As a result, the digital value for A n _ lies at the first bus input of the arithmetic unit 12, and the digital value for S n at the second bus input. At the bus output of the arithmetic unit, the digital value for the difference S n -A n _,... Calculated digitally by means of known complement formation appears. This value is taken over into the first shift register 6 by means of the first control signal delayed by the computing time of the arithmetic unit contained in the fifth control signal. In this case, the fifth control signal from the fifth output of the control circuit 10 to the second clock input, which controls the parallel transfer of digital values in the first shift register 6, the fifth control signal. This control signal simultaneously secures the acquisition of the voltage applied to the transfer output of the arithmetic unit 12 in the Zwischensflippflop 14. After completion of the first period, the logical value at the first control output of the control circuit 10 changes again, so that the multiplexer 5 back to its second bus input and the calculator 12 is switched back to addition. Delayed by the computing time of the arithmetic unit 12 also changes the logic value at the fifth control output, so that the second clock input of the first shift register 6 is switched back to series operation. At this time, the logical value for the carry of the difference formation is at the output of the latch latch 14 at.
In einem nachfolgenden zweiten Zeitabschnitt werden von dem zweiten Steuerausgang der Steuerschaltung 10 an den ersten Takteingang des ersten Schieberegisters 6N Impulse abgegeben. Damit wird der digitale Wert der Differenz, der sich im Schieberegister befindet, um N Stellen nach rechts verschoben, was einer Division des digitalen Wertes für Sn — An _ , durch den Faktor 2N gleichkommtIn a subsequent second period 6N pulses are delivered from the second control output of the control circuit 10 to the first clock input of the first shift register. Thus, the digital value of the difference, which is in the shift register, is shifted by N places to the right, which equals a division of the digital value for S n -A n n _ by the factor 2 N
N Stellen werden aus dem Schieberegister geschoben. Nachgeschoben wird der über den zweiten Negator 13 negierte Übertrag N digits are shifted out of the shift register. The transfer negated via the second negator 13 is shifted
-5- 254 211 8-5- 254 211 8
des Rechenwerkes 12. Damit ist die im ersten Schieberegister 6 stehende Differenz für die Fälle An _ , < Sn und An _ , > sn richtig.of the arithmetic unit 12. Thus, the difference in the first shift register 6 for the cases A n _, <S n and A n _,> s n is correct.
Ein am dritten Ausgang der Steuerschaltung 10 in einem dritten Zeitabschnitt anliegendes Steuersignal sperrt über den Negator 8 das erste NAND-Glied 7. Das zweite NAND-Glied 9 wird geöffnet und der im Zwischenspeicherflipflop 14 gespeicherte Übertrag der Differenz Sn — An _ 1 gelangt an den Anschluß für das niederwertigste Bit des Multiplexers 5 und des Hauptspeichers 11.A control signal applied to the third output of the control circuit 10 in a third time period blocks the first NAND gate 7 via the inverter 8. The second NAND gate 9 is opened and the carry of the difference S n -A n- 1 stored in the latch memory flipflop 14 arrives to the terminal for the least significant bit of the multiplexer 5 and the main memory 11th
Am ersten Buseingang des Rechenwerkes 12 liegt noch der digitale Wert für An _ ,. Der Digitalwert der dividierten Differenz sn ~ An -1 mit dem im niederwertigsten Bit eingeschobenen Übertrag der Differenz ist über denAt the first bus input of the arithmetic unit 12 is still the digital value for A n _,. The digital value of the divided difference s n ~ A n -1 with the carry of the difference inserted in the least significant bit is above the
Muitiplexer5 an den zweiten Buseingang des Rechenwerkes 12 geschaltet. Am Busausgang des Rechenwerkes 12 erscheint der digitale Wert für An. Dieser Wert wird mit der Änderung des logischen Wertes am fünften Ausgang der Steuerschaltung 10, die in dem dritten Zeitabschnitt um die Rechenzeit des Rechenwerkes 12 verzögert erfolgt, in das erste Schieberegister 6 übernommen. Mit der um die Rechenzeit verzögerten Rückänderung des logischen Wertes am Ende des dritten Zeitabschnittes wird der digitale Wert für An an den Ausgang des ersten Schieberegisters 6 durchgeschaltet.Muitiplexer5 connected to the second bus input of the arithmetic unit 12. At the bus output of the arithmetic unit 12, the digital value for A n appears . This value is taken over into the first shift register 6 with the change of the logic value at the fifth output of the control circuit 10, which is delayed by the computing time of the arithmetic unit 12 in the third time segment. With the delayed by the computing time back change of the logic value at the end of the third period of time, the digital value for A n to the output of the first shift register 6 is turned on.
Mit einem am vierten Ausgang der Steuerschaltung 10 in einem vierten Zeitabschnitt anliegenden Steuersignal wird der digitale Wert für An in den Hauptspeicher 11 übernommen und gleichzeitig wird über einen Steuereingang der Analog-Digitalwandler 2 gestartet. Dieser Ablauf wird automatisch für sämtliche Punkte des analogen, periodischen Meßsignals wiederholt. Dieses mit verminderten Störungen behaftete Meßsignal kann durch Auslesen des Hauptspeichers 11 und gleichzeitiger Umschaltung des Rechenwerkes 12 auf die Betriebsart „Erster Buseingang + 0" an der Ausgangsklemme 16 des Digital-Analogwandlers 15 entnommen werden.With a control signal applied to the fourth output of the control circuit 10 in a fourth time segment, the digital value for A n is transferred to the main memory 11 and at the same time the analog-to-digital converter 2 is started via a control input. This procedure is repeated automatically for all points of the analog, periodic measurement signal. This measurement signal, which is subject to reduced interference, can be taken from the output terminal 16 of the digital-to-analog converter 15 by reading out the main memory 11 and simultaneous switching of the arithmetic unit 12 to the operating mode "first bus input + 0".
Die Steuerschaltung 10 zur Erzeugung der Steuersignale zur digitalen Mittelwertbildung, die zur Verminderung von Störungen bei periodischen Meßsignalen dient, ist in Fig. 2 dargestellt.The control circuit 10 for generating the control signals for digital averaging, which serves to reduce disturbances in periodic measurement signals is shown in Fig. 2.
Der Steuerausgang des Analog-Digitalwandlers 2 ist gleichzeitig mit dem Eingang eines monostabilen Multivibrators 17 und dem ersten Eingang eines dritten NAND-Gliedes 18 verbunden. Der zweite Eingang des dritten NAND-Gliedes 18 ist mit dem ersten Taktausgang eines Taktgenerators 19 verbunden, an dem die Frequenz f, anliegt.The control output of the analog-to-digital converter 2 is simultaneously connected to the input of a monostable multivibrator 17 and the first input of a third NAND gate 18. The second input of the third NAND gate 18 is connected to the first clock output of a clock generator 19, at which the frequency f, is applied.
Der Ausgang des dritten NAND-Gliedes 18 ist an den ersten Takteingang eines zweiten Schieberegisters 20, über das serielle Rechtsschieben erfolgt, angeschlossen. Der zweite Takteingang des zweiten Schieberegisters ist gleichzeitig mit dem seriellen Dateneingang dessen und am Ausgang des monostabilen Multivibrators 17 verbunden. Der erste Ausgang des zweiten Schieberegisters 20 bildet den ersten Steuerausgang der Steuerschaltung 10. Der zweite Ausgang des zweiten Schieberegisters 20 ist mit dem ersten Eingang eines vierten NAND-Gliedes 21 verbunden, dessen zweiter Eingang am zweiten Taktausgang des Taktgenerators 19 angeschlossen ist. Am zweiten Taktausgang des Taktgenerators 19 steht die Frequenz f2 zur Verfügung. Der Ausgang des vierten NAND-Gliedes 21 bildet den zweiten Ausgang der Steuerschaltung 10. Der dritte Ausgang des Schieberegisters 29 ist gleichzeitig der dritte Ausgang der Steuerschaltung 10. Der vierte Ausgang des zweiten Schieberegisters 20 bildet den vierten Ausgang der Steuerschaltung 10 und gleichzeitig den Steuereingang des Analog-Digitalwandlers 2.The output of the third NAND gate 18 is connected to the first clock input of a second shift register 20 via which serial right shift is performed. The second clock input of the second shift register is connected simultaneously to the serial data input thereof and to the output of the monostable multivibrator 17. The second output of the second shift register 20 is connected to the first input of a fourth NAND gate 21 whose second input is connected to the second clock output of the clock generator 19. At the second clock output of the clock generator 19, the frequency f 2 is available. The output of the fourth NAND gate 21 forms the second output of the control circuit 10. The third output of the shift register 29 is simultaneously the third output of the control circuit 10. The fourth output of the second shift register 20 forms the fourth output of the control circuit 10 and at the same time the control input of the Analog-to-digital converter 2.
Der Ausgang eines ersten Verzögerungsgl;edes 22, der mit dem ersten Ausgang des zweiten Schieberegisters 20 verbunden ist, ist am ersten Eingang eines UND-Gliedes 23 angeschlossen. Der zweite Eingang des UND-Gliedes 23 ist mit dem Ausgang eines zweiten Verzögerungsgliedes 24, dessen Eingang am dritten Ausgang des zweiten Schieberegisters 20 angeschlossen ist, verbunden.The output of a first delay mirror ; edes 22, which is connected to the first output of the second shift register 20, is connected to the first input of an AND gate 23. The second input of the AND gate 23 is connected to the output of a second delay element 24 whose input is connected to the third output of the second shift register 20.
Nach der Beendigung der Umsetzung eines Punktes des an der Eingangsklemme 1 anliegenden analogen, periodischen Meßsignals durch den Analog-Digitalwandler 2 wechselt der logische Wert am Steuerausgang des Analog-Digitalwandlers 2. Das dritte NAND-Glied 18 wird dadurch für die Taktfrequenz f, geöffnet, die auf den ersten Takteingang des zweiten Schieberegisters 20 gelangt. Gleichzeitig gibt der monostabile Multivibrator 17 einen Impuls ab, dessen Zeitdauer größer als die Periodendauer der Taktfrequenz t, ist. Damit wird über den seriellen Dateneingang des zweiten Schieberegisters 20 der logische Wert des Ausgangs des monostabilen Multivibrators 17, ζ. В. „1", geladen. „1" erscheint in einem ersten Zeitabschnitt am ersten Ausgang des zweiten Schieberegisters 20 und wird in den darauffolgenden zweiten, dritten und vierten Zeitabscnitt, die von der Periodendauer der über das dritte NAND-Glied 18 anliegenden Frequenz f-i bestimmt werden, über den zweiten, dritten zum vierten Ausgang des zweiten Schieberegisters 20 geschoben. Gelangt „1" an den vierten Ausgang des zweiten Schieberegisters, wird der Analog-Digitalwandler 2 über den Steuereingang gestartet. Am Steuerausgang des Analog-Digitalwandlers 2 wechselt gleichfalls der logische Wert, so daß die Frequenz f, nicht mehr über das dritte NAND-Glied 18 an den ersten Takteingang des zweiten Schieberegisters 20 gelangen kann. Während der Zeit der Analog-Digitalumsetzung von Punkten des analogen, periodischen Meßsignals werden keine Steuersignale von der Steuerschaltung 10 abgegeben. Im zweiten Zeitabschnitt, wenn „1" am zweiten Ausgang der Steuerschaltung 10 anliegt, gelangt die Frequenz f2 vom Taktgenerator 19 über das vierte NAND-Glied 21 zum zweiten Ausgang der Steuerschaltung 10. Die Frequenzen stehen zueinander im VerhältnisAfter the completion of the conversion of a point of the present at the input terminal 1 analog, periodic measurement signal through the analog-to-digital converter 2, the logic value at the control output of the analog-to-digital converter 2 changes. The third NAND gate 18 is thereby opened for the clock frequency f, which arrives at the first clock input of the second shift register 20. At the same time, the monostable multivibrator 17 outputs a pulse whose duration is greater than the period of the clock frequency t. Thus, via the serial data input of the second shift register 20, the logical value of the output of the monostable multivibrator 17, ζ. В. "1" is loaded in a first period of time at the first output of the second shift register 20 and is determined in the subsequent second, third and fourth time intervals, which are determined by the period of the over the third NAND gate 18 applied frequency fi , pushed over the second, third to the fourth output of the second shift register 20. When "1" reaches the fourth output of the second shift register, the analog-to-digital converter 2 is started via the control input 2. At the control output of the analog-to-digital converter 2, the logic value likewise changes, so that the frequency f, no longer via the third NAND gate 18 can reach the first clock input of the second shift register 20. During the time of analog-to-digital conversion of points of the analog, periodic measurement signal, no control signals are output from the control circuit 10. In the second period, when "1" is applied to the second output of the control circuit 10 , The frequency f 2 passes from the clock generator 19 via the fourth NAND gate 21 to the second output of the control circuit 10. The frequencies are in relation to each other
І2. - M, das einstellbar sein kann І2. - M, which can be adjustable
fifi
Die in einem ersten und dritten Zeitabschnitt an einem ersten und dritten Ausgang des zweiten Schieberegisters 20 entstehenden Steuersignale gelangen über ein erstes Verzögerungsglied 22 und ein zweites Verzögerungsglied 24 um die Rechenzeit verzögert an den ersten und zweiten Eingang des UND-Gliedes 23, an dessen Ausgang die verzögerten Signale kombiniert entnommen werden können. Der Ausgang des UND-Gliedes 23 bildet den fünften Ausgang der Steuerschaltung 10.The resulting in a first and third time period at a first and third output of the second shift register 20 control signals arrive via a first delay element 22 and a second delay element 24 delayed by the computing time to the first and second input of the AND gate 23, at whose output the delayed signals can be taken combined. The output of the AND gate 23 forms the fifth output of the control circuit 10th
Claims (3)
Die Rekursionsformel dafür ist:In measuring devices, especially for Wobbeimeßtechnik and the stochastic measurement technique, the averaging is known to improve the signal-to-noise ratio at periodic measurement signals used. The basics of the method are described in the article "Calibrated Real-Time Signal Averaging" ν.J.Evan Deardorff and Charles K.Trimble in the Hewlett-Packard Journal April 1968 pp. 8-13 specified for the averaging, which can be realized excellently with digital circuit technology.
The recursion formula for this is:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD25421183A DD223830C2 (en) | 1983-08-25 | 1983-08-25 | METHOD AND CIRCUIT ARRANGEMENT FOR REDUCING FAULTS IN PERIODIC MEASUREMENT SIGNALS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD25421183A DD223830C2 (en) | 1983-08-25 | 1983-08-25 | METHOD AND CIRCUIT ARRANGEMENT FOR REDUCING FAULTS IN PERIODIC MEASUREMENT SIGNALS |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DD223830A1 true DD223830A1 (en) | 1985-06-19 |
| DD223830B1 DD223830B1 (en) | 1987-08-05 |
| DD223830C2 DD223830C2 (en) | 1988-06-01 |
Family
ID=5549964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DD25421183A DD223830C2 (en) | 1983-08-25 | 1983-08-25 | METHOD AND CIRCUIT ARRANGEMENT FOR REDUCING FAULTS IN PERIODIC MEASUREMENT SIGNALS |
Country Status (1)
| Country | Link |
|---|---|
| DD (1) | DD223830C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4334633C1 (en) * | 1993-10-06 | 1995-04-27 | Ver Energiewerke Ag | Method and circuit arrangement for evaluating stochastically occurring measured values |
-
1983
- 1983-08-25 DD DD25421183A patent/DD223830C2/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4334633C1 (en) * | 1993-10-06 | 1995-04-27 | Ver Energiewerke Ag | Method and circuit arrangement for evaluating stochastically occurring measured values |
Also Published As
| Publication number | Publication date |
|---|---|
| DD223830C2 (en) | 1988-06-01 |
| DD223830B1 (en) | 1987-08-05 |
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Legal Events
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|---|---|---|---|
| PV | Patent disclaimer (addendum to changes before extension act) |