DD223830B1

DD223830B1 - METHOD AND CIRCUIT ARRANGEMENT FOR REDUCING FAULTS IN PERIODIC MEASUREMENT SIGNALS

Info

Publication number: DD223830B1
Application number: DD25421183A
Authority: DD
Inventors: Karl-Heinz Wahl; Karl-Heinz Grossmann
Original assignee: Robotron Elektronik
Priority date: 1983-08-25
Filing date: 1983-08-25
Publication date: 1987-08-05
Also published as: DD223830A1; DD223830C2

Description

Störungen bei periodischen Meßsignalen durch die digitale Mittelwertbildung benötigten schaltungstechnischen Aufwandes, insbesondere die Nutzung der Speicherbreite des vorhandenen Hauptspeichers, ohne daß eine Erweiterung dessen erfolgen muß, bei gleichzeitiger maximaler Verbesserung des Signal-Rauschabstandes des periodischen Meßsignals.Disturbances in periodic measurement signals by the digital averaging required circuit complexity, in particular the use of the memory width of the existing main memory without an extension of which must be done, while maximizing the signal-to-noise ratio of the periodic measurement signal.

Explanation of the essence of the invention

Der Erfindung liegt die Aufgabe zug run de, das besteh ende Verfahren zur digitalen Mittelwertbildung, die zur Verminderung von Störungen bei periodischen Meßsignalen führt, dahingehend zu verbessern, daß eine Erweiterung der digitalen Wortbreite und der zur Verarbeitung der digitalen Werte benötigten Einrichtungen um N Stellen, nach der Durchführung des zweiten Schrittes der digitalen Mittelwertbildung, unterbleiben kann. Trotz dieser Einschränkung soll aber eine Division bis zum Wert von N = K-I möglich sein, wobei K die Stellenanzahl bzw. Wortbreite der digitalen Werte der Abtastwerte des periodischen Meßsignals darstellen soll. Das entspricht einer Verminderung von Störungen bei periodischen Meßsignalen um den FaktorThe object of the invention is to improve the existing method of digital averaging, which leads to the reduction of disturbances in periodic measuring signals, in such a way that an extension of the digital word width and the devices required for processing the digital values by N digits, after performing the second step of digital averaging, can be omitted. Despite this restriction, however, a division is to be possible up to the value of N = K-I, where K is to represent the number of digits or word width of the digital values of the samples of the periodic measurement signal. This corresponds to a reduction of disturbances in periodic measuring signals by the factor

I/2 2^K -I / 2 2 ^K -

= I/2 . 2= I / 2. 2

Außerdem soll eine Schaltungsanordnung гиг Durchführung des erfindungsgemäßen Verfahrens geschaffen werden, bei deren Realisierung nur K-stellige Digitaleinrichtungen zur Mittelwertbildung Verwendung finden. Der Aufwand für die Steuerschaltung, die den zeitlichen Ablauf der digitalen Mittelwertbildung bestimmt, soll so gering wie möglich sein. Bei einem Verfahren zur Verminderung von Störungen bei periodischen Meßsignalen, insbesondere durch automatisch ablaufende digitale Mittelwertbildung, bei welcher, nach erfolgter digitaler Differenzbildung zwischen einem zuletzt berechneten, abgespeicherten digitalen Mittelwert A_n _ 1 und einem augenblicklichen digitalen Abtastwert S_n eines periodischen Meßsignals, eine digitale Division dieser Differenz mit einem, insbesondere digital einstellbaren Faktor X vorgenommen wird, deren digitales Ergebnis mit dem zuletzt errechneten abgespeicherten digitalen Mittelwert summiert einen neuen abspeicherbaren digitalen Mittelwert ergibt, wird die Aufgabe erfindungsgemäß dadurch gelöst, daß ein bei der digitalen Differenzbildung zwischen dem zuletzt errechneten, abgespeicherten digitalen Mittelwert A_n _ , und dem augenblicklichen digitalen Abtastwert S_n des periodischen Meßsignals entstehender Übertrag Ü, nach erfolgter digitaler Division durch einen Faktor X bei der darauffolgenden Bildung einer SummeIn addition, a circuit arrangement гиг implementation of the method according to the invention is to be created, in the implementation of which only K-digit digital devices are used for averaging. The effort for the control circuit, which determines the timing of the digital averaging, should be as low as possible. In a method for reducing interference in periodic measurement signals, in particular by automatically running digital averaging, in which, after the digital difference between a last calculated, stored digital average A _n _ 1 and an instantaneous digital sample S _{n of} a periodic measurement signal, a digital Division of this difference with a, in particular digitally adjustable factor X is made, the digital result with the last calculated stored digital mean summed results in a new storable digital mean, the object is achieved in that one in the digital difference between the last calculated, stored digital average A _n _, and the instantaneous digital sample S _{n of} the periodic measurement signal resulting carry Ü, after the digital division by a factor X in the subsequent n formation of a sum

— + A_n _ 1 in das niederwertigste Bit des digitalen Wertes dieser Summe eingeschoben wird, wobei bei der- + A _n _ 1 is inserted into the least significant bit of the digital value of this sum, wherein at the

Differenzbildung die Gleichheit aller Bits der digitalen Abtastwerte S_n des periodischen Meßsignals vermieden werden muß. Eine Schaltungsanordnung zur Durchführung des Verfahrens unter Verwendung eines Analog-Digitalwandlers, eines Vergleichers, eines Multiplexers, eines Rechenwerkes und eines Digital-Analogwandlers, welche seriell über einen K-stelligen Bus verbunden sind, wobei am Ausgang des Rechenwerkes ein erstes Schieberegister parallel geschaltet ist, dessen Ausgangsbus einen zweiten Multiplexer und den Eingang eines Hauptspeichers verbindet, und der Ausgang des Hauptspeichers den ersten Eingang des Rechenwerkes bildet sowie einer Steuerschaltung, die aus einem Taktgenerator, einem dritten NAND-Glied, einem ersten und zweiten Verzögerungsglied und einem UND-Glied besteht, wird erfindungsgemäß dadurch realisiert, daß ein Anschluß für das dem niederwertigsten Bit folgende Bit aus einem Busausgang des Analog-Digitalwandlers mit einem ersten Eingang eines EXKLUSIV-ODER-Gliedes verbunden ist und ein zweiter Eingang des EXKLUSIV-ODER-Gliedes am Ergebnisausgang des Vergleichers angeschlossen ist und ein Ausgang des EXKLUSIV-ODER-Gliedes mit einem Anschluß für das dem niederwertigsten Bit folgende Bit eines ersten Buseingangs des Multiplexers verbunden ist und der Anschluß für das niederwertigste Bit eines Busausgangs des ersten Schieberegisters an einem zweiten Eingang eines ersten NAND-Gliedes angeschlossen ist, dessen erster Eingang mit einem Ausgang eines ersten Negators verbunden ist, dessen Eingang gleichzeitig an einen dritten Ausgang der Steuerschaltung und an einen zweiten Eingang eines zweiten NAND-Gliedes angeschlossen ist, wobei der Ausgang des letzteren mit einem Ausgang des ersten NAND-Gliedes und gleichzeitig mit einem Anschluß für das niederwertigste Bit des zweiten Buseingangs des Multiplexers und einem Anschluß für das niederwertigste Bit des Buseingangs des Hauptspeichers verbunden ist und daß ein Übertragungsausgang des Rechenwerkes gleichzeitig an einen Eingang eines zweiten Negators, dessen Ausgang mit einem seriellen Dateneingang des ersten Schieberegisters verbunden ist, und ein Steuereingang eines Zwischenspeicherflipflops angeschlossen ist, dessen nichtnegierter Ausgang mit einem ersten Eingang des zweiten NAND-Gliedes verbunden ist.Difference the equality of all bits of the digital samples S _{n of} the periodic measurement signal must be avoided. A circuit arrangement for carrying out the method using an analog-to-digital converter, a comparator, a multiplexer, an arithmetic unit and a digital-to-analog converter, which are connected in series via a K-digit bus, wherein at the output of the arithmetic unit, a first shift register is connected in parallel, its output bus connecting a second multiplexer and the input of a main memory, and the output of the main memory forms the first input of the arithmetic unit and a control circuit consisting of a clock generator, a third NAND gate, a first and second delay element and an AND gate, According to the invention is realized in that a terminal for the bit following the least significant bit from a bus output of the analog-to-digital converter is connected to a first input of an exclusive-OR gate and a second input of the exclusive-OR gate is connected to the result output of the comparator u an output of the EXCLUSIVE-OR gate is connected to a terminal for the least significant bit following bit of a first bus input of the multiplexer, and the terminal for the least significant bit of a bus output of the first shift register is connected to a second input of a first NAND gate; whose first input is connected to an output of a first inverter whose input is connected simultaneously to a third output of the control circuit and to a second input of a second NAND gate, the output of the latter being connected to an output of the first NAND gate and simultaneously a terminal for the least significant bit of the second bus input of the multiplexer and a terminal for the least significant bit of the bus input of the main memory is connected and that a transmission output of the arithmetic unit simultaneously to an input of a second inverter whose output to a serial data input of the first Schie and a control input of a latch latch is connected, whose ungated output is connected to a first input of the second NAND gate.

Zum Auslösen der Mittelwertbildung zur Verminderung von Störungen bei periodischen Meßsignalen kann der Steuereingang des Analog-Digitalwandlers gleichzeitig mit dem ersten Eingang des dritten NAND-Gliedes und dem Eingang eines monostabilen Multivibrators verbunden, wobei dessen Ausgang am zweiten Takteingang und gleichzeitig am Serieneingang eines zweiten Schieberegisters angeschlossen ist, dessen erster Takteingang mit dem Ausgang des dritten NAND-Gliedes verbunden wurde.To trigger the averaging to reduce interference in periodic measurement signals, the control input of the analog-to-digital converter can be connected simultaneously to the first input of the third NAND gate and the input of a monostable multivibrator with its output connected to the second clock input and simultaneously to the serial input of a second shift register is whose first clock input has been connected to the output of the third NAND gate.

Die zeitlich gestaffelten Steuersignale können an den fünf Ausgängen der Steuerschaltung anliegen. Vorteilhafterweise ist ein erster Ausgang der Steuerschaltung gleichzeitig mit dem Steuereingang des Multiplexers und dem Steuereingang des Rechenwerkes verbunden und ein zweiter Ausgang der Steuerschaltung ist am ersten Takteingang des ersten Schieberegisters, über den das serielle Schieben realisiert wird, angeschlossen und ein dritter Ausgang der Steuerschaltung ist gleichzeitig mit dem Eingang des ersten Negators und dem ersten Eingang eines zweiten NAND-Gliedes verbunden und ein vierter Ausgang der Steuerschaltung ist gleichzeitig am Steuereingang des Analog-Digitalwandlers und am Schreibeingang des Hauptspeichers angeschlossen und ein fünfter Ausgang der Steuerschaltung ist mit dem zweiten Takteingang des ersten Schieberegisters und dem Takteingang des Zwischenspeicherflipfiops verbunden.The staggered control signals can be applied to the five outputs of the control circuit. Advantageously, a first output of the control circuit is connected simultaneously to the control input of the multiplexer and the control input of the arithmetic unit and a second output of the control circuit is connected to the first clock input of the first shift register, via which the serial shift is realized, and a third output of the control circuit is simultaneously connected to the input of the first inverter and the first input of a second NAND gate and a fourth output of the control circuit is connected simultaneously to the control input of the analog-to-digital converter and the write input of the main memory and a fifth output of the control circuit is connected to the second clock input of the first shift register and the clock input of the latch flipflop.

embodiment

Eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens soll nachstehend an einem Ausführungsbeispiel näher erläutert werden.A circuit arrangement for carrying out the method according to the invention will be explained in more detail below using an exemplary embodiment.

Die zugehörige Zeichnung zeigt:The accompanying drawing shows:

Fig. 1: Blockschaltbild der erfindungsgemäßen Schaltungsanordnung Fig.2: Blockschaltbild der Steuerschaltung der SchaltungsanordnungFig. 1: Block diagram of the circuit arrangement according to the invention Fig.2: Block diagram of the control circuit of the circuit arrangement

Nach Fig. 1 wird ein analoges periodisches Meßsignal, das an einer Eingangsklemme 1 anliegt, mittels eines Analog-Digitalwanders 2 in ein digitales Signal in bekannter Weise umgewandelt. Der Anschluß für das dem niederwertigsten Bit folgende Bit aus dem Busausgang des Analog-Digitaiwandlers 2 ist mit dem ersten Eingang eines EXKLUSIV-ODER-Gliedes 3 verbunden. Der zweite Eingang des EXKLUSIV-ODER-Gliedes 3 ist am Ergebnisausgang eines Vergleichers 4 angeschlossen und der Ausgang des EXKLUSIV-ODER-Gliedes 3 führt zum Anschluß für das dem niederwertigsten Bit folgende Bit des ersten Buseingangs eines Multiplexers 5. Damit kann niemals am ersten Buseingang des Multiplexers 5 ein Digitalsignal anliegen, dessen sämtliche K Bits gleich sind. Außerdem ist der Anschluß für das niederwertigste Bit des Busausgangs eines ersten Schieberegisters 6 mit dem zweiten Eingang eines ersten NAND-Gliedes 7 verbunden. Der erste Eingang des ersten NAND-Gliedes 7 ist am Ausgang eines ersten Negators 8 angeschlossen. Am Eingang des ersten Negators 8 und dem zweiten Eingang eines zweiten NAND-Gliedes 9 liegt ein Steuersignal aus dem dritten Ausgang einer Steuerschaltung 10. Der Ausgang des ersten NAND-Gliedes 7 und der Ausgang des zweiten NAND-Gliedes 9 sind miteinander verbunden, wodurch eine ODER-Funktion realisiert wird. Die miteinander verknüpften Ausgänge sind gleichzeitig mit dem Anschluß für das niederwertigste Bit des zweiten Buseingangs des Multiplexers 5 und dem Anschluß für das niederwertigste Bit des Buseingangs eines HauptspeichersReferring to Fig. 1, an analog periodic measurement signal applied to an input terminal 1 is converted by means of an analog-to-digital converter 2 into a digital signal in a known manner. The terminal for the bit following the least significant bit from the bus output of the analog Digitaiwandlers 2 is connected to the first input of an EXCLUSIVE-OR gate 3. The second input of the EXCLUSIVE-OR gate 3 is connected to the result output of a comparator 4 and the output of the EXCLUSIVE-OR gate 3 leads to the terminal for the least significant bit following bit of the first bus input of a multiplexer 5. Thus can never at the first bus input of the multiplexer 5, a digital signal are present, whose all K bits are equal. In addition, the terminal for the least significant bit of the bus output of a first shift register 6 is connected to the second input of a first NAND gate 7. The first input of the first NAND gate 7 is connected to the output of a first inverter 8. At the input of the first inverter 8 and the second input of a second NAND gate 9 is a control signal from the third output of a control circuit 10. The output of the first NAND gate 7 and the output of the second NAND gate 9 are connected together, whereby a OR function is realized. The interconnected outputs are concurrent with the least significant bit terminal of the second bus input of the multiplexer 5 and the least significant bit terminal of the bus input of a main memory

11 verbunden. Der Übertragsausgang eines Rechenwerkes 12 führt gleichzeitig an den Eingang eines zweiten Negators 13 und den Steuereingang eines Zwischenspeicherflipflops 14. Der nichtnegierte Ausgang des Zwischenspeicherflipflops 14 ist mit dem ersten Eingang des zweiten NAND-Gliedes 9 verbunden. Der Ausgang des zweiten Negators 13 ist am seriellen Dateneingang des ersten Schieberegisters 6 angeschlossen.11 connected. The carry output of an arithmetic unit 12 leads simultaneously to the input of a second inverter 13 and the control input of a latch latch 14. The ungated output of the latch latch 14 is connected to the first input of the second NAND gate 9. The output of the second inverter 13 is connected to the serial data input of the first shift register 6.

Die mittels der Steuerschaltung 10 erzeugten zeitlich gestaffelten Steuersignale stehen an fünf Ausgängen zur Verfugung. Der erste Ausgang der Steuerschaltung 10 ist mit dem Steuereingang des Multiplexers 5 und dem Steuereingang des RechenwerkesThe time-staggered control signals generated by the control circuit 10 are available at five outputs. The first output of the control circuit 10 is connected to the control input of the multiplexer 5 and the control input of the arithmetic unit

12 verbunden. Dier zweite Ausgang der Steuerschaltung 10 ist am ersten Takteingang des ersten Schieberegisters 6 angeschlossen. Der dritte Ausgang der Steuerschaltung 10 ist gleichzeitig mit dem Eingang des ersten Negators 8 und dem zweiten Eingang des zweiten NAND-Gliedes 9 verbunden.12 connected. The second output of the control circuit 10 is connected to the first clock input of the first shift register 6. The third output of the control circuit 10 is connected simultaneously to the input of the first inverter 8 and the second input of the second NAND gate 9.

Der vierte Ausgang der Steuerschaltung 10 ist gleichzeitig am Steuereingang des Analog-Digitaiwandlers 2 und am Schreibeingang des Hauptspeichers 11 angeschlossen. Der fünfte Ausgang der Steuerschaltung 10 ist mit dem zweiten Takteingang des ersten Schieberegisters 6 und dem Takteingang des Zwischenspeicherflipflops 14 verbunden. Über einen Steuerausgang gibt der Analog-Digital wandler bei Beendigung der Analog-Digitalumsetzung an den Steuereingang der Steuerschaltung 10 ein Signal ab.The fourth output of the control circuit 10 is simultaneously connected to the control input of the analog Digitaiwandlers 2 and the write input of the main memory 11. The fifth output of the control circuit 10 is connected to the second clock input of the first shift register 6 and the clock input of the latch latch 14. Via a control output of the analog-to-digital converter at the end of the analog-to-digital conversion to the control input of the control circuit 10 from a signal.

Ferner ist der Busausgang des Analog-Digitaiwandlers 2 vorzugsweise über K Busleitungen mit dem Buseingang eines Vergleichers 4 verbunden; dessen Busausgang, ausgenommen der Anschluß für das dem niederwertigsten Bit folgende Bit, ist am ersten Buseingang des Multiplexers 5 angeschlossen. Außerdem führt der Busausgang des Multiplexers 5 über K Busleitungen zum zweiten Buseingang des Rechenwerkes 12, dessen Busausgang mit den Buseingängen eines Digital-Analogwandlers 15 und des ersten Schieberegisters 6 verbunden ist. Der Busausgang des ersten Schieberegisters 6 ist mit Ausnahme des Anschlusses für das niederwertigste Bit am zweiten Buseingang des Multiplexers 5 und am Buseingang des Hauptspeichers 11 angeschlossen und der Busausgang des Hauptspeichers 11 ist, vorzugweise über K Busleitungen, mit dem Eingang des Rechenwerkes 12 verbunden.Further, the bus output of the analog Digitaiwandlers 2 is preferably connected via K bus lines to the bus input of a comparator 4; its bus output, except for the connection for the bit following the least significant bit, is connected to the first bus input of the multiplexer 5. In addition, the bus output of the multiplexer 5 leads via K bus lines to the second bus input of the arithmetic unit 12, whose bus output is connected to the bus inputs of a digital-to-analog converter 15 and the first shift register 6. The bus output of the first shift register 6 is connected to the second bus input of the multiplexer 5 and the bus input of the main memory 11 with the exception of the connection for the least significant bit and the bus output of the main memory 11, preferably via K bus lines connected to the input of the arithmetic unit 12.

Das am Vergleicher 4 anliegende K-stellige Digitalsignal wird auf die Bedingungen B₀, Bi...B_K = „0" oder B₀, В,...Вк = "0" untersucht. Ist eine dieser Bedingungen erfüllt, hat der Ergebnisausgang des Vergleichers 4 und damit der zweite Eingang des EXKLUSIV-ODER-Gliedes 3 den logischen Wert „1". Damit wirddas dem niederwertigsten Bit folgende Bit negiert. Alle andern Bits werden dem ersten Buseingang des Multiplexers 5 unverändert zugeführt. Am zweiten Buseingang des Rechenwerkes 12 liegen somit immer, unabhängig vom Wert des analogen periodischen Meßsignals an der Eingangsklemme 1, Digitalworte an, die die Bedingungen B₀, B₁, B_3;...B_K=„0" und B₀, B₁...B_K = „1" erfüllen.The K-digit digital signal present at the comparator 4 is examined for the conditions B ₀ , Bi ... B _K = "0" or B ₀ , В, ... Вк = "0." If one of these conditions is satisfied, the Result output of the comparator 4 and thus the second input of the EXCLUSIVE-OR gate 3, the logical value "1". This negates the bit following the least significant bit. All other bits are supplied unchanged to the first bus input of the multiplexer 5. At the second bus input of the arithmetic unit 12 are thus always, regardless of the value of the analog periodic measurement signal to the input terminal 1, digital words on, the conditions B ₀ , B ₁ , B _3; ... B _K = "0" and B ₀ , B ₁ ... B _K = "1".

Damit tritt bei den Werten B₀, B₁... B_K = „0" und B₀, B₁... B_K = „1" ein Fehler des an der Ausgangsklemme 16 anliegenden analogen periodischen Meßsignals, dessen Störungen vermindert sind, in der Größe des Analogwertes des dem niederwertigsten Bit folgenden Bit B₁ auf.Thus occurs at the values B ₀ , B ₁ ... B _K = "0" and B ₀ , B ₁ ... B _K = "1" an error of the voltage applied to the output terminal 16 analog periodic measurement signal whose interference is reduced , in the size of the analog value of the bit B ₁ following the least significant bit.

Dieser Fehler ist bei großem K vernachlässigbar. Er ist für alle Werte B₀, B,...B_K = „0" und B₀, B₁... B_K = „1" gleich Null.This error is negligible with a large K. It is equal to zero for all values B ₀ , B, ... B _K = "0" and B ₀ , B ₁ ... B _K = "1".

Die Vermeidung der Digitalwerte B₀, B₁. ..Bk = „0" und B₀, B₁. ..B_K = „1" ist notwendig, da durch die Einsteuerung des bei der Differenzbildung S_n - A_n _ -, entstehenden Übertrages in das niederwertigste Bit der SummeThe avoidance of the digital values B ₀ , B ₁ . .. Bk = "0" and B ₀ , B ₁ ... B _K = "1" is necessary, since the transfer of the transfer resulting from the subtraction S _n - A _n _ - into the least significant bit of the sum

A_n.,+A _n ., +

der gebildete Mittelwert für B₀, B₁... B_K = „0" und B₀, B₁...B_K = „1" periodisch zwischen den Spannungswerten U_amin und U₃ max an einer Ausgangsklemme 16 des Digital-Analogwandlers 15 schwanken kann.the formed mean value for B ₀ , B ₁ ... B _K = "0" and B ₀ , B ₁ ... B _K = "1" periodically between the voltage values U _amin and U ₃ max at an output terminal 16 of the digital Analog converter 15 may vary.

Nach der Beendigung jeder Analog-Digitalumsetzung eines Punktes des analogen, periodischen Meßsignals wird vom Analog-Digitalwandler 2 ein Steuersignal an den Steuereingang der Steuerschaltung 10 abgegeben. In der Steuerschaltung 10 werden damit mehrere zeitlich gestaffelte Steuersignale erzeugt, die zur Abarbeitung der Formel für die Mittelwertbildung dienen. Ein erstes, am ersten Steuerausgang der Steuerschaltung 10 anliegendes, Steuersignal schaltet ist einem ersten Zeitabschnitt den Multiplexer 5 so um, daß die an dessen erstem Eingang anliegenden Digitalwerte am Busausgang des Multiplexers 5 und somit auch am zweiten Buseingang des Rechenwerkes 12 erscheinen. Mit dem gleichen Steuersignal wird im ersten Zeitabschnitt das Rechenwerk 12 von der Rechenart Addition auf die Rechenart Subtraktion umgeschaltet. Gleichzeitig wird bekannterweise über einen weiteren, nicht dargestellten Analog-Digitalwandler, der synchron zum Analog-Digitalwandler 2 arbeitet, für die gesamte Zeit der Mittelwertbildung eines Punktes des analogen, periodischen Signals die dem Wert A_n _ τ zugeordnete Speicheradresse an den nicht dargestellten Adreßeingang des Hauptspeichers 11 gelegt. Dadurch liegt am ersten Buseingang des Rechenwerkes 12 der digitale Wert fürA_n_iundam zweiten Buseingang dessen der digitale Wert für S_n.After the completion of each analog-to-digital conversion of a point of the analog, periodic measurement signal from the analog-to-digital converter 2, a control signal is delivered to the control input of the control circuit 10. In the control circuit 10 so that several time-staggered control signals are generated, which are used to process the formula for averaging. A first control signal applied to the first control output of the control circuit 10 switches the multiplexer 5 over in a first time segment such that the digital values applied to its first input appear at the bus output of the multiplexer 5 and thus also at the second bus input of the arithmetic unit 12. With the same control signal, the arithmetic unit 12 is switched in the first period of the calculation type addition to the calculation subtraction. At the same time, it is known that another analog-to-digital converter (not shown) operating in synchronism with the analog-to-digital converter 2 supplies the memory address, which is associated with the value A _n _ τ, to the address input (not shown) for the entire time of averaging a point of the analog, periodic signal Main memory 11 placed. As a result, the digital value for A _n _i and the second bus input whose digital value for S _n lies at the first bus input of the arithmetic unit 12.

Am Busausgang des Rechenwerkes erscheint der digitale Wert für die mittels bekannter Komplementbildung digital berechnete Differenz S_n — A_n _ ^. Dieser Wert wird mittels des im fünften Steuersignal enthaltenen, um die Rechenzeit des Rechenwerkes verzögerten ersten Steuersignals in das erste Schieberegister 6 übernommen. Dabei wird vom fünften Ausgang der Steuerschaltung 10 dem zweiten Takteingang, der die Parallelübernahme digitaler Werte in das erste Schieberegister 6 steuert, das fünfte Steuersignal zugeleitet. Dieses Steuersignal sichert gleichzeitig die Übernahme des am Übertragsausgang des Rechenwerkes 12 anliegenden Übertrags in das Zwischenspeicherflipflop 14. Nach Beendigung des ersten Zeitabschnittes ändert sich wieder der logische Wert am ersten Steuerausgang der Steuerschaltung 10, sodaßder Multiplexer 5 wieder auf seinen zweiten Buseingang und das Rechenwerk 12 wieder auf Addition umgeschaltet ist. Um die Rechenzeit des Rechenwerkes 12 verzögert ändert sich ebenfalls der logische Wert am fünften Steuerausgang, so daß der zweite Takteingang des ersten Schieberegisters 6 auf Serienbetrieb zurückgeschaltet wird. Zu diesem Zeitpunkt liegt auch der logische Wert für den Übertrag der Differenzbildung am Ausgang des Zwischenspeicherflipflops 14 an.At the bus output of the arithmetic unit, the digital value for the difference S _n -A _n _ ^ calculated digitally by means of known complement formation appears . This value is taken over by means of the first control signal contained in the fifth control signal and delayed by the computing time of the arithmetic unit into the first shift register 6. In this case, the fifth control signal from the fifth output of the control circuit 10 to the second clock input, which controls the parallel transfer of digital values in the first shift register 6, the fifth control signal. This control signal simultaneously secures the acquisition of the carry output of the arithmetic unit 12 applied to carry in the Zwischenflippflipflop 14. After completion of the first period, the logical value at the first control output of the control circuit 10 changes again, so that the multiplexer 5 back to its second bus input and the calculator 12 again switched to addition. Delayed by the computing time of the arithmetic unit 12 also changes the logic value at the fifth control output, so that the second clock input of the first shift register 6 is switched back to series operation. At this time, the logical value for the carry of the difference formation is at the output of the latch latch 14 at.

In einem nachfolgenden zweiten Zeitabschnitt werden von dem zweiten Steuerausgang der Steuerschaltung 10 an den ersten Takteingang des ersten Schieberegisters 6 N Impulse abgegeben. Damit wird der digitale Wert der Differenz, der sich im ersten Schieberegister 6 befindet, um N Stellen nach rechts verschoben, was einer Division des digitalen Wertes für S_n - A_n _ , durch den Faktor 2^N gleichkommt.In a subsequent second time period, 6 N pulses are output from the second control output of the control circuit 10 to the first clock input of the first shift register 6. Thus, the digital value of the difference, which is in the first shift register 6, is shifted to the right by N positions, which is equivalent to dividing the digital value for S _n -A _{n n} by the factor 2 ^N.

N Stellen werden aus dem ersten Schieberegister 6 geschoben. Nachgeschoben wird der über den zweiten Negator 13 negierte Übertrag des Rechenwerkes 12. Damit ist die im ersten Schieberegister 6 stehende Differenz für die Fälle A_n _ ι < S_n und A_n _, > S_n richtig.N digits are shifted out of the first shift register 6. The transfer of the arithmetic unit 12, which is negated via the second inverter 13, is postponed so that the difference in the first shift register 6 is correct for the cases A _n _ 1 <S _n and A _n _,> S _n .

Ein am dritten Ausgang der Steuerschaltung 10 in einem dritten Zeitabschnitt anliegendes Steuersignal sperrt über den ersten Negator 8 das erste NAND-Glied 7. Das zweite NAND-Glied 9 wird eröffnet und der im Zwischenspeicherflipflop 14 gespeicherte Übertrag der Differenz S_n — A_n _ ι gelangten den Anschluß für das niederwertigste Bit des Multiplexers 5 und des Hauptspeichers 11. Am ersten Buseingang des Rechenwerkes 12 liegt noch der digitale Wert für A_n. ,. Der digitale Wert derA fitting in a third time period at the third output of the control circuit 10 control signal disables via the first inverter 8, the first NAND gate 7. The second NAND gate 9 opens and the value stored in Zwischenspeicherflipflop 14 carry the difference S _n - A _n _ ι reached the connection for the least significant bit of the multiplexer 5 and the main memory 11. At the first bus input of the arithmetic unit 12 is still the digital value for A _n . . The digital value of

dividierten Differenz — ²^- mit dem im niederwertigsten Bit eingeschobenen Übertrag der Differenz ist über dendivided difference - ²^ - with the least significant bit inserted carry of the difference is over the

Multiplexer 5 an den zweiten Buseingang des Rechenwerkes 12 geschaltet. Am Busausgang des Rechenwerkes 12 erscheint der digitale Wert für A_n. Dieser Wert wird mit der Änderung des logischen Wertes am fünften Ausgang der Steuerschaltung 10, die in dem dritten Zeitabschnitt um die Rechenzeit des Rechenwerkes 12 verzögert erfolgt, in das erste Schieberegister 6 übernommen. Mit der um die Rechenzeit verzögerten Rückänderung des logischen Wertes am Ende des dritten Zeitabschnittes wird der digitale Wert für A_n an den Ausgang des ersten Schieberegisters 6 durchgeschaltet.Multiplexer 5 connected to the second bus input of the arithmetic unit 12. At the bus output of the arithmetic unit 12, the digital value for A _{n appears} . This value is taken over into the first shift register 6 with the change of the logic value at the fifth output of the control circuit 10, which is delayed by the computing time of the arithmetic unit 12 in the third time segment. With the delayed by the computing time back change of the logic value at the end of the third period of time, the digital value for A _n to the output of the first shift register 6 is turned on.

Mit einem am vierten Ausgang der Steuerschaltung 10 in einem vierten Zeitabschnitt anliegenden Steuersignal wird der digitale Wert für A_n in den Hauptspeicher 11 übernommen und gleichzeitig wird über einen Steuereingang der Analog-Digitalwandler 2 gestartet. Dieser Ablauf wird automatisch für sämtliche Punkte des analogen, periodischen Meßsignals wiederholt. Dieses mit verminderten Störungen behaftete Meßsignal kann durch Auslesen des Hauptspeichers 11 und gleichzeitiger Umschaltung des Rechenwerkes 12 auf die Betriebsart „Erster Buseingang +0" an der Ausgangsklemme 16 des Digital-Analogwandlers 15 entnommen werden.With a control signal applied to the fourth output of the control circuit 10 in a fourth time segment, the digital value for A _{n is transferred} to the main memory 11 and at the same time the analog-to-digital converter 2 is started via a control input. This procedure is repeated automatically for all points of the analog, periodic measurement signal. This faulty with less interference measurement signal can be removed by reading the main memory 11 and simultaneous switching of the arithmetic unit 12 to the mode "first bus input +0" at the output terminal 16 of the digital-to-analog converter 15.

Die Steuerschaltung 10 zur Erzeugung der Steuersignale zur digitalen Mittelwertbildung, die zur Verminderung von Störungen bei periodischen Meßsignalen dient, ist in Fig. 2 dargestellt.The control circuit 10 for generating the control signals for digital averaging, which serves to reduce disturbances in periodic measurement signals is shown in Fig. 2.

Der Steuerausgang des Analog-Digitalwandlers 2 ist gleichzeitig mit dem Eingang eines monostabilen Multivibrators 17 und dem ersten Eingang eines dritten NAND-Gliedes 18 verbunden. Der zweite Eingang des dritten NAND-Gliedes 18 ist mit dem ersten Taktausgang eines Taktgenerators 19 verbunden, an dem die Frequenz f, anliegt.The control output of the analog-to-digital converter 2 is simultaneously connected to the input of a monostable multivibrator 17 and the first input of a third NAND gate 18. The second input of the third NAND gate 18 is connected to the first clock output of a clock generator 19, at which the frequency f, is applied.

Der Ausgang des dritten NAND-Gliedes 18 ist an den ersten Takteingang eines zweiten Schieberegisters 20, über den das serielle Rechtsschieben erfolgt, angeschlossen. Der zweite Takteingang des zweiten Schieberegisters 20 ist gleichzeitig mit dem seriellen Dateneingang dessen und dem Ausgang des monostabiien Multivibrators 17 verbunden. Der erste Ausgang des zweiten Schieberegisters 20 bildet den ersten Steuerausgang der Steuerschaltung 10. Der zweite Ausgang des zweiten Schieberegisters20 ist mit dem ersten Eingang eines vierten NAND-Gliedes 21 verbunden, dessen zweiter Eingang am zweiten Taktausgang des Taktgenerators 19 angeschlossen ist. Am zweiten Taktausgang des Taktgenerators 19 steht die Frequenz f₂ zur Verfügung. Der Ausgang des vierten NAND-Gliedes 21 bildet den zweiten Ausgang der Steuerschaltung 10. Der dritte Ausgang des Schieberegisters 20 ist gleichzeitig der dritte Ausgang der Steuerschaltung 10. Der vierte Ausgang des zweiten Schieberegisters 20 bildet den vierten Ausgang der Steuerschaltung 10 und gleichzeitig den Steuereingang des Analog-Digitalwandlers 2.The output of the third NAND gate 18 is connected to the first clock input of a second shift register 20, via which the serial right shift takes place. The second clock input of the second shift register 20 is connected simultaneously to the serial data input thereof and to the output of the monostable multivibrator 17. The second output of the second shift register 20 is connected to the first input of a fourth NAND gate 21 whose second input is connected to the second clock output of the clock generator 19. At the second clock output of the clock generator 19, the frequency f ₂ is available. The output of the fourth NAND gate 21 forms the second output of the control circuit 10. The third output of the shift register 20 is simultaneously the third output of the control circuit 10. The fourth output of the second shift register 20 forms the fourth output of the control circuit 10 and at the same time the control input of the Analog-to-digital converter 2.

Der Ausgang eines ersten Verzögerungsgiiedes 22, der mit dem ersten Ausgang des zweiten Schieberegisters 20 verbunden ist, ist am ersten Eingang eines UND-Gliedes 23 angeschlossen. Der zweite Eingang des UND-Gliedes 23 ist mit dem Ausgang eines zweiten Verzögerungsgliedes 24, dessen Eingang am dritten Ausgang des zweiten Schieberegisters 20 angeschlossen ist, verbunden.The output of a first delay element 22, which is connected to the first output of the second shift register 20, is connected to the first input of an AND gate 23. The second input of the AND gate 23 is connected to the output of a second delay element 24 whose input is connected to the third output of the second shift register 20.

Nach der Beendigung der Umsetzung eines Punktes des an der Eingangsklemme 1 anliegenden analogen, periodischen Meßsignals durch den Analog-Digitalwandler 2 wechselt der logische Wert am Steuerausgang des Analog-Digitalwandlers 2. Das dritte NAND-Glied 18 wird dadurch für die Taktfrequenz f-, geöffnet, die auf den ersten Takteingang des zweiten Schieberegisters 20 angelangt. Gleichzeitig gibt der monostabile Multivibrator 17 einen Impuls ab, dessen Zeitdauer größer als die Periodendauer der Taktfrequenz f, ist. Damit wird über den seriellen Dateneingang des zweiten Schieberegisters 20 der logische Wert des Ausgangs des monostabilen Multivibrators 17, ζ. B. „1", geladen. „1" erscheint in einem ersten Zeitabschnitt am ersten Ausgang des zweiten Schieberegisters 20 und wird in dem darauffolgenden zweiten, dritten und vierten Zeitabschnitt, die von der Periodendauer der über das dritte NAND-Glied 18 anliegenden Frequenz f-i bestimmt werden, über den zweiten, dritten zum vierten Ausgang des zweiten Schieberegisters 20 geschoben. Gelangt „1" an den vierten Ausgang des zweiten Schieberegisters 20, wird der Analog-Digitalwandler 2 über den Steuereingang gestartet. Am Steuerausgang des Analog-Digitalwandlers 2 wechselt gleichfalls der logische Wert, so daß die Frequenz f, nicht mehr über das dritte NAND-Glied 18 an den ersten Takteingang des zweiten Schieberegisters 20 gelangen kann. Während der Zeit der Analog-Digitalumsetzung von Punkten des analogen, periodischen Meßsignals werden keine Steuersignale von der Steuerschaltung 10 abgegeben. Im zweiten Zeitabschnitt, wenn „1" am zweiten Ausgang der Steuerschaltung 10 anliegt, gelangt die Frequenz f₂ vom Taktgenerator 19 über das vierte NAND-Glied 21 zum zweiten Ausgang der Steuerschaltung 10. Die Frequenzen stehen zueinander im VerhältnisAfter completion of the conversion of a point of the voltage applied to the input terminal 1 analog, periodic measurement signal through the analog-to-digital converter 2, the logic value at the control output of the analog-to-digital converter 2 changes. The third NAND gate 18 is thereby for the clock frequency f-, opened , which arrives at the first clock input of the second shift register 20. At the same time, the monostable multivibrator 17 outputs a pulse whose duration is greater than the period of the clock frequency f. Thus, via the serial data input of the second shift register 20, the logical value of the output of the monostable multivibrator 17, ζ. "1" appears in a first period of time at the first output of the second shift register 20, and in the subsequent second, third and fourth time periods, which is the period of the frequency applied across the third NAND gate 18 are determined, pushed over the second, third to the fourth output of the second shift register 20. When "1" reaches the fourth output of the second shift register 20, the analog-to-digital converter 2 is started via the control input 2. The logic output also changes at the control output of the analog-to-digital converter 2, so that the frequency f, no longer via the third NAND During the time of analog-to-digital conversion of points of the analog, periodic measuring signal, no control signals are output from the control circuit 10. In the second period, when "1" at the second output of the control circuit 10th applied, the frequency f ₂ passes from the clock generator 19 via the fourth NAND gate 21 to the second output of the control circuit 10. The frequencies are related to each other in proportion

das einstellbar sein kann.that can be adjustable.

Die in einem ersten und dritten Zeitabschnitt an einem ersten und dritten Ausgang des zweiten Schieberegisters 20 entstehenden Steuersignale gelangen über das erste Verzögerungsglied 22 und das zweite Verzögerungsglied 24 um die Rechenzeit verzögert an den ersten und zweiten Eingang des UND-Gliedes 23, an dessen Ausgang die verzögerten Signale kombiniert entommen werden können. Der Ausgang des UND-Gliedes 23 bildet den fünften Ausgang der Steuerschaltung 10.The resulting in a first and third time period at a first and third output of the second shift register 20 control signals via the first delay element 22 and the second delay element 24 delayed by the computing time to the first and second inputs of the AND gate 23, at the output of the delayed signals can be taken combined. The output of the AND gate 23 forms the fifth output of the control circuit 10th

Claims

1. A method for reducing interference in periodic measurement signals, in particular by automatically running digital averaging, in which, after the digital difference between a previously calculated stored digital average A _n _ , and an instantaneous digital sample S _{n of} the periodic measurement signal, a digital division this difference is made with a, in particular digitally adjustable factor X, whose digital result with the previously calculated, stored digital mean summed results in a new storable digital mean, characterized in that in a digital difference between the last calculated, stored digital average A _n _ ι and the instantaneous, digital sample S _{n of} the periodic measurement signal resulting carry Ü, after the digital division by the factor X in the subsequent formation of a sum

C Д

ⁿⁿ ~ - + A _n _ ι in the least significant bit of the digital value of this sum inserted

is, wherein the difference in the equality of all bits of the digital samples S _{n of} the periodic measurement signal must be avoided.

2. A circuit arrangement for carrying out the method according to claim 1, using an analog-to-digital converter, a comparator, a multiplexer, an arithmetic unit and a digital-to-analog converter, which are connected in series via a K-digit bus, and at the output of the arithmetic unit, a first Shift register is connected in parallel, whose output bus connects a second multiplexer input and the input of a main memory, wherein the output of the main memory forms the first input of the arithmetic unit, and a control circuit consisting of a clock generator,

a third NAND gate, a first and a second delay element and an AND gate, characterized in that a terminal for the bit following the least significant bit from a bus output of the analog-to-digital converter (2) to a first input of an exclusive-OR A second input of the EXCLUSIVE-OR gate (3) is connected to a result output of the comparator (4) and an output of the EXCLUSIVE-OR gate (3) is connected to a terminal for the bit following the least significant bit a first bus input of the multiplexer (5) is connected and a connection for the least significant bit of a bus output of the first shift register (6) to a second input of a first NAND gate (7) is connected, the first input to an output of a first inverter ( 8), whose input is simultaneously connected to a third output of the control circuit (10) and to a second input of a second NAND gate (9) sen, wherein the output of the latter with an output of the first NAND gate (7) and simultaneously with a terminal for the least significant bit of the second bus input of the multiplexer (5) and a terminal for the least significant bit of the bus input of the main memory (11) is connected and that a transmission output of the arithmetic unit (12) at the same time to an input of a second inverter (13) whose output is connected to a serial data input of the first shift register (6), and a control input of a latch latch (14) is connected, the nichtnegierter Output is connected to a first input of the second NAND gate (9).

3. A circuit arrangement according to claim 2, characterized in that the control input of the analog-to-digital converter (2) is simultaneously connected to a first input of the third NAND gate (18) and an input of a monostable multivibrator (17), wherein the output of the second Clock input and simultaneously connected to the serial input of a second shift register (20) whose first clock input to an output of the third NAND gate (18) is composite.

4. A circuit arrangement according to claim 2, characterized in that a first output of the control circuit (10) is connected simultaneously with the control input of the multiplexer (5) and the control input of the arithmetic unit (12) and that a second output of the control circuit (10) on the first Clock input of the first shift register (6) is connected and

a third output of the control circuit (10) is connected simultaneously with the input of the first inverter (8) and the first input of the second NAND gate (9) and a fourth output of the control circuit (10) is simultaneously connected to the control input of the analog-to-digital converter (2 ) and at the write input of the main memory (11) is connected and a fifth output of the control circuit (10) to the second clock input of the first shift register (6) and the clock input of the latch latch (14) is connected.

For this 2 pages drawings

Field of application of the invention

The invention relates to a method and a circuit arrangement for reducing disturbances in periodic measurement signals, which can be used in the measurement technique, especially in devices that include a digital signal memory, and can be used anywhere where noisy or interfering with superimposed periodic measurement signals occur ,

Particularly advantageous is the use of the invention in oscilloscopes and viewing devices with digital memory for medical technology, the Wobbeimeßtechnik and the stochastic measuring technique.

Characteristic of the known technical solutions

In measuring devices, especially for Wobbeimeßtechnik and the stochastic measurement technique, the averaging is known to improve the signal-to-noise ratio at periodic measurement signals used. The basics of the method are described in the article "Calibrated Real-Time Signal Averaging" ν.J.Evan Deardorff and Charles K.Trimbla in the Hewlett-Packard Journal April 1968 pp. 8- 13. The method uses the following recursion formula:

A _n = _{+ on} _,
л

Herein mean:

A _n - new mean to be calculated
A _n -i - last calculated mean
S _n - sample of the periodic measurement signal
X - solid division factor trades

The formula given above is applied to all digitized points of the periodic measurement signal. If this happens often enough, an improvement in the signal-to-noise ratio by a factor of V2X is achieved. The digital processing of the recursion formula takes place in four known automatically running, successive steps. In the first step of the method, the determination of the difference between the sample of the periodic measurement signal and the last calculated mean value. In the second step of the method, the digital dividing the difference between the sample value of the periodic measurement signal and the last calculated average value by the division factor ^N = 2 X is carried out. N represents a variable integer The digital division is performed by "shifting to the right" the digital value of the difference by N digits In order to also detect changes in small digits of the difference, it is necessary for the last two steps following the division, Since the maximum width of the signals to be processed is increased by at least N points, since the maximum signal value for N is also used to achieve a large improvement in the signal-to-noise ratio in the case of periodic measuring signals, this is also possible for the addition and the decimation of the newly calculated mean value large process engineering effort to implement the process necessary.

This statement is intended to illustrate the following example:

The analog periodic measurement signal is converted by means of analog-to-digital converters into a K-digit digital word. The signal-to-noise ratio of the measured signal should z. B. be improved by 24 dB. Necessarily, N = 7 is chosen. In a first step, the difference S _n -A _n -I would have to be calculated with a K-digit arithmetic unit. Then the division takes place in a (K + N) -stable shift register. With a (K + N) digit arithmetic unit, the final mean value A _n can then be calculated. It is stored in a (K + N) -stable main memory when the corresponding X-address is present. Since the same arithmetic unit is used to perform the subtraction and the addition, it must therefore be (K + N) -steady. Assuming that the usual resolution for digital oscilloscopes and vision devices is 8-bit in the Y direction, digital averaging requires a 15-digit shift register, a 15-digit memory, and a 15-digit calculator. The cost of such a circuit is enormous and very expensive. In addition, such circuits have a high power and space requirements.

Object of the invention

The aim of the invention is to improve the known method in such a way that the effort required to carry out the process is substantially reduced, although only minor changes in the implementation of the known method to occur and the creation of a circuit arrangement with a Redzierung of for reducing