CZ20023761A3 - Polovodičová výkonová součástka, polovodičová dioda, polovodičový LIGBT, polovodičový LDMOS a polovodičový bipolézní tranzistor - Google Patents

Polovodičová výkonová součástka, polovodičová dioda, polovodičový LIGBT, polovodičový LDMOS a polovodičový bipolézní tranzistor Download PDF

Info

Publication number
CZ20023761A3
CZ20023761A3 CZ20023761A CZ20023761A CZ20023761A3 CZ 20023761 A3 CZ20023761 A3 CZ 20023761A3 CZ 20023761 A CZ20023761 A CZ 20023761A CZ 20023761 A CZ20023761 A CZ 20023761A CZ 20023761 A3 CZ20023761 A3 CZ 20023761A3
Authority
CZ
Czechia
Prior art keywords
voltage side
resistor
polysilicon
semiconductor
semiconducting
Prior art date
Application number
CZ20023761A
Other languages
English (en)
Other versions
CZ302020B6 (cs
Inventor
Wolfgang Feiler
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Publication of CZ20023761A3 publication Critical patent/CZ20023761A3/cs
Publication of CZ302020B6 publication Critical patent/CZ302020B6/cs

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Description

Oblast techniky
Vynález se týká polovodičové výkonové součástky, s RESURFoblastí (s polem s redukovaným povrchem - REduced SURface Field (RESURF)) uspořádanou mezi vysokonapěťovou stranou a nízkonapěťovou stranou, s alespoň jedním polysiíiciovým odporem mezi vysokonapěťovou stranou a nízkonapěťovou stranou, přičemž polysiliciový odpor je uspořádán nad RESURF-oblastí a je od této RESURF-oblasti elektricky izolován. Vynález se dále týká polovodičové diody, polovodičového LIGBT, polovodičového LDMOS a polovodičového bipolárního tranzistoru.
Dosavadní stav techniky
Polovodičovou výkonovou součástkou může být například dioda, LIGBT, LDMOS nebo i bipolární tranzistor.
Laterálně vytvořené výkonové součástky často obsahují RESURF-oblast s definovanou dotovací dávkou, která je příčinou vanovitého průběhu hodnoty intenzity pole na polovodičovém povrchu RESURF-oblasti a lineárního průběhu potenciálu na širokých součástkách. Tohoto efektu se využije pro realizaci vysoké schopnosti blokování na minimální ploše čipu. Tyto výkonové součástky mají obvykle charakteristickou prstovou interdigitální strukturu, takže vysokonapěťová strana a nízkonapěťová strana do _ 44* ·»· 4 « 4 4 ·4 ··· ·· 444 44 4« sebe zasahují na způsob prstů a jsou od sebe odděleny RESURFoblastí zachycující hradící neboli závěrné napětí.
V publikaci „J.A. Appels a kol., IEDM Tech. Dig., 1979, str. 238-241“ je popsán RESURF-princip pro dosažení vysoké odolnosti vůči hradícímu napětí při nejmenších nárocích na místo pro ploché pn-přechody.
V publikaci „Endo, K, a kol., ISPSD ’94 Conference Proč., str. 379-383“ je popsán spirálovitý polysiliciový odpor, který je jako vysokonapěťová pasivace uspořádán nad RESURF-oblastí SOIlaterální diody součástky SOI-LDMOS, jakož i součástky SOI-LIGBT.
V případě součástky LDMOS a součástky LIGBT je polysiliciový odpor na jedné straně spojen s anodou a na druhé straně s hradlem.
V případě diody je strana polysiliciového odporu spojena s anodou a druhá strana je spojena s katodou. Ve všech třech popsaných případech slouží polysiliciový odpor ke zvýšení odolnosti plochých pn-přechodů vůči vysokému napětí.
Při použití výkonových součástek popsaného druhu vyvstává často nutnost realizování přenosu signálů z vysokonapěťové strany na nízkonapěťovou stranu. Jedno příkladné provedení takového přenosu signálů představuje omezení přepětí a propustných proudů na přípustné maximální hodnoty, které slouží jednak k vlastní ochraně výkonové součástky a jednak i k ochraně jejího periferního zapojení. Omezení přepětí a propustných proudů na přípustné maximální hodnoty se v praxi často realizuje pomocí snímacích a ovládacích a vyhodnocovacích obvodů, které mohou být s výhodou integrovány na čipu polovodičové součástky. Zjišťování proudu prostřednictvím snímacího obvodu může být prováděno například pomocí plošného segmentu výkonové součástky včetně předřazeného odporu. Zjištěný signál proudu se zpracuje pomocí ovládacího a vyhodnocovacího • · · · · · · · · ft
3· * · · · · « · · · ·· ·· · ·· ··· ·· · · obvodu a popřípadě vede dál. Ovládací a vyhodnocovací obvod potom může popřípadě vhodným ovládáním vstupu součástky omezovat k
proud na přípustné hodnoty.
U laterálních výkonových součástek existuje často problém v tom, že snímací obvod má potenciál vysokonapěťové strany a ovládací a vyhodnocovací obvod má potenciál nízkonapěťové strany, takže je nutno provést přenos signálu mezi vysokonapěťovou stranou a nízkonapěťovou stranou výkonové součástky. Tento přenos signálu by měl být co nejvíce plošně neutrální a neměl by snižovat odolnost výkonové součástky vůči hradícímu napětí.
Podstata vynálezu
Výše uvedené nedostatky odstraňuje polovodičová výkonová součástka, s RESURF-oblastí (s polem s redukovaným povrchem REduced SURface Field (RESURF)) uspořádanou mezi vysokonapěťovou stranou a nízkonapěťovou stranou, s alespoň jedním polysiliciovým odporem mezi vysokonapěťovou stranou a nízkonapěťovou stranou, přičemž polysiliciový odpor je uspořádán nad RESURF-oblastí a je od této RESURF-oblasti elektricky izolován, podle vynálezu, jehož podstatou je, že polysiliciový odpor slouží k přenosu signálů mezi vysokonapěťovou stranou a nízkonapěťovou stranou a je meandrovitě veden z vysokonapěťové strany do nízkonapěťové strany.
Podle vynálezu se zjistilo, že pro přenos signálů z vysokonapěťové strany na nízkonapěťovou stranu výkonové součástky má být použit element, který má podél svého délkového rozložení lineární pokles napětí, aby nebylo rušeno optimální rozložení pole, respektive potenciálu, v RESURF-oblasti. Proto se navrhuje použití ohmického odporu. Podle vynálezu se dále zjistilo, • φ · φ φ φ φ « φ • φ φφφ φφφφ φφ φφφ Φ· φφφ *φ φφ že v případě prostupnosti výkonové součástky existují vysoké hustoty proudu a vysoké hustoty nosičů náboje (vysoké injektování), takže odpor vůči vlivům způsobeným tímto tokem proudu musí být izolován. Podle vynálezu se konečně zjistilo, že tyto požadavky velmi dobře splňuje polysiliciový odpor, který prochází napříč RESURF-oblastí a je od ní elektricky izolován.
Pomocí polysiliciového odporu navrženého podle vynálezu je tedy současně umožněn přenos měrných signálů a ve spolupráci s RESURF-oblastí uspořádanou pod ním je umožněno dosažení vysoké odolnosti vůči hradícímu napětí při minimálních nárocích na místo. Na rozdíl od toho by přenos signálů pomocí difundovaného odporu v případe prostupnosti bipolární výkonové součástky byl nemožný, protože přenos signálů by byl rušen vysokým injektováním, které obvykle existuje. Jak již bylo uvedeno, je takové ovlivňování v případě polysiliciového odporu navrženého podle vynálezu vyloučeno, protože tento polysiliciový odpor je od polovodiče úplně izolován.
Aby při vysokém hradícím napětí o velikosti několika stovek voltů byl udržován malý svodový proud, musí být polysiliciový odpor velký, to znamená větší než několik kQ. To znamená, že tento polysiliciový odpor by měl být co nejdelší. Tuto délku lze s výhodou realizovat prostorově úsporně tím, že polysiliciový odpor prochází napříč RESURF-oblastí nikoli po nejkratší dráze, nýbrž meandrovitě. Polysiliciový odpor by proto za tím účelem mohl z vysokonapěťové strany do nízkonapěťové strany vést například jako spirálový meandr nebo i ve formě klikatého meandru.
Jako zvlášť výhodným, protože jednoduchým pro vytvoření, se ukázalo izolovat polysiliciový odpor od RESURF-oblastí, respektive • « « * t * » · · ·« · ·· ··· ·« ·*· «· od polovodiče, polovým oxidem. V úvahu však rovněž připadá i použití jiných elektricky izolujících materiálů.
Existují různé možnosti provedení myšlenky vynálezu a jejího dalšího rozvinutí. Za tím účelem se jednak poukazuje na nároky závislé na patentovém nároku 1 a jednak na následující objasnění více příkladných provedení vynálezu podle přiložených výkresů.
Přehled obrázků na výkresech
Vynález bude dále blíže objasněn na příkladech provedení podle přiložených výkresů, na nichž obr. 1 znázorňuje v půdorysu výkonovou součástku podle vynálezu s RESURF-oblastí a čtyřmi polysiliciovými odpory, obr. 2 v půdorysu další výkonovou součástku podle vynálezu s dvěma polysiliciovými odpory ve tvaru klikatého meandru, obr. 3 řez podél čáry A-A’ z obr. 1 pro laterální pnp-tranzistor, obr. 4 řez podél čáry A-A’ z obr. 1 pro laterální diodu, obr. 5 řez podél čáry A-A’ z obr. 1 pro LDMOS, obr. 6 řez podél Čáry A-A’ z obr. 1 pro LIGBT, obr. 7 řez laterálním vertikálním IGBT (LVIGBT), který odpovídá řezu na obr. 6, přičemž navíc je zde znázorněno i zapojení snímacího obvodu a ovládacího a vyhodnocovacího obvodu, obr. 8 schéma zapojení situace znázorněné na obr. 7, obr. 9 schéma zapojení dalšího LVIGBT se snímacím obvodem a ovládacím a vyhodnocovacím obvodem, obr, 10 v půdorysu příkladné provedení připojení polysiliciových odporů ke snímacímu obvodu a ovládacímu a vyhodnocovacímu obvodu pro LVIGBT znázorněný na obr. 9, obr. 11 v půdorysu další příkladné provedení připojení polysiliciových odporů ke snímacímu obvodu a ovládacímu a vyhodnocovacímu obvodu pro LVIGBT znázorněný na obr. 9, • · · · · 0 0·· · x · · * ««9 «V··
O *· ·»· 00 000 00 00 obr. 12 ve zvětšeném měřítku v půdorysu oblast odporu 16, znázorněnou na obr. 10, obr. 13 řez podél čáry B-B’ z obr. 12, obr. 14 v půdorysu katodovou stranu LVIGBT bez pokovení a vloženého dielektrika, obr. 15 v půdorysu katodovou stranu LVIGBT s kovem, obr. 16 řez podél čáry C-C’ z obr. 15, obr. 17 řez podél čáry D-D’ z obr. 15, obr. 18 v půdorysu katodovou stranu LVIGBT s pokovením a vloženým dielektrikem, obr, 19 řez podél čáry E-E’ z obr. 18 a obr. 20 řez podél čáry F-F’ z obr. 18.
Příklady provedení vynálezu
Jak již bylo uvedeno, je na obr. 1 znázorněna v půdorysu polovodičová výkonová součástka 1_ podle vynálezu, která má mezi vysokonapěťQvou stranou 2. a nízkonapěťovou stranou 3. uspořádanou RESURF-oblast 4. Vysokonapěťová strana 2 a nízkonapěťová strana 3. znázorněné výkonové součástky £ zasahují jako prsty do sebe a jsou od sebe odděleny RESURF-oblastí 4. Na tomto místě je nutno ještě poznamenat, že znázorněnou výkonovou součástkou £ může být například dioda, LIGBT, LDMOS nebo i bipolární tranzistor.
Podle vynálezu je na RESURF-oblasti 4 uspořádán polysiliciový odpor 5_, u znázorněného provedení dokonce čtyři polysiliciové odpory 5.. U znázorněného provedení jsou polysiliciové odpory £ vedeny meandrovitě uvnitř struktury do sebe zasahujících prstů RESURF-oblasti 4 z vysokonapěťové strany 2 do nízkonapěťové strany 3, Polysiliciové odpory £ jsou od RESURF-oblasti 4 elektricky izolovány, což ozřejmují obr, 3 až 6.
Ί • φ φφ φφ *
φ φ φ»
U znázorněného příkladného provedení vycházejí čtyři polysi liciové odpory 5. ve stejných odstupech za sebou z vysokonapěťové strany 2 a ústí v nízkonapěťové straně 3_. Výhodou je to, že polysi liciové odpory 5. mají minimální možnou šířku, výhodnou z hlediska jejich výroby, a minimální možný odstup od sebe, respektive od vinutí k vinutí, a vysokonapěťovou stranu 2_ obíhají tak často, jak je to jen na základě výše uvedených pravidel pro provedení možné.
Další možnost uspořádání polysiliciových odporů 5. na RESURF-oblasti 4 výkonové součástky l_je znázorněna na obr. 2. Zde jsou dva polysiliciové odpory 5. provedeny vždy ve formě klikatého meandru, jehož konce 8 se nacházejí na nízkonapěťové straně 3_, a jehož začátky 8* leží na vysokonapěťové straně 2. Pomocí těchto polysiliciových odporů 5. ve tvaru klikatého meandru je umožněn přenos signálů mezi vysokonapěťovou stranou 2 a nízkonapěťovou stranou 3_. Pro dosažení vysoké schopnosti blokování, neboli uzavírání, jsou vnější vrcholy 6 klikatých meandrů vždy připojeny k polysiliciovým páskům 7. Tyto polysiliciové pásky 7. probíhají na drahách s přibližně konstantním odstupem od vysokonapěťové strany 2, respektive nízkonapěťové strany 3_, meandrovitě podél RESURFoblasti 4. Tímto provedením se zabrání vzniku Špíček intenzity elektrického pole, respektive převýšení pole v polovodiči pod vnějšími vrcholy 6. klikatě meandrovitě uspořádaných polysiliciových odporů 5_. Tímto způsobem se předejde lavinovitému průrazu výkonové součástky 1_ již při malých napětích, a tudíž i snížení schopnosti blokování. Kromě toho se pomocí polysiliciových pásků 2 stabilizuje průběh potenciálu na RESURF-oblasti 4, což rovněž vede ke zvýšení stability výkonové součástky 2 při vysokém hradícím, neboli závěrném, napětí.
• · · · · ♦ « ·· ··· 9· «·· *· ·♦
Převýšení pole v polovodiči pod vnitřními konci 8_ klikatě meandrovitě uspořádaných polysiliciových odporů 5. se u znázorněného příkladného provedení minimalizují tím, že tyto vnitřní konce 8. jsou uspořádány co nejvíce u sebe navzájem. Pro případ, že je zapotřebí jen jediného polysiliciového odporu 1, připadají principiálně v úvahu dvě možnosti provedeni. Podle první varianty se polysiliciový odpor 5. vytvoří jako jediný klikatý meandr, který má dva vnější konce 8. Tyto vnější konce 8_ se výše popsaným způsobem zakončí polysiliciovými pásky ]_. Podle druhé varianty sestává polysiliciový odpor 5. z paralelního zapojeni několika výše popsaných klikatých meandrů. Toto paralelní zapojeni vznikne párovitým spojením původně sousedních vnitřních konců 8. více klikatých meandrů,
Provedení polysiliciových odporů 5. podle vynálezu, navržené ve spojeni s obr. 2, mají vůči formám navrženým ve spojení s obr. I výhodu jednoduchého, to znamená časově úsporného, přestavění v rozmístění. Naproti tomu je možno pomocí provedení popsaných ve spojení s obr. 1 realizovat vysokoohmické odpory.
Laterální pnp-tranzistor 10, znázorněný v řezu na obr. 3, má vývod 11 báze, vývod 120 emitoru a vývod 13 kolektoru. Takový tranzistor může mít libovolně velký počet prstů a může být vyroben na p'-substrátu, p‘/p + -substrátu nebo na SOI-substrátu. Podrobně je zde znázorněna varianta na ρ’-substrátu 1_4. V každém z těchto případů je RESURF-oblast 4 potom n-dotována. Polysiliciový odpor 5_ uspořádaný na RESURF-oblasti 4 je vůči RESURF-oblasti 4 elektricky izolován vrstvou Topolového oxidu.
U znázorněného příkladného provedení slouží polysiliciový odpor 5_ k přenosu signálů mezi snímacím obvodem 1_6, který má potenciál vysokonapěťové strany 2_, a ovládacím a vyhodnocovacím • · • * *« « *·· « · obvodem 17, který má potenciál nízkonapěťové strany 3.. Do polysiliciovébo odporu 5 je na vysokonapěťové straně 2, to znamená na straně emitoru, přiváděn napěťový signál o velikosti rovnající se řádově napětí emitoru, k čemuž může být polysiliciový odpor 5. alternativně spojen přímo s externí emitorovou přípojkou 12 snímacího obvodu 16, což je naznačeno vedením b, nebo se snímacím obvodem 16, což je naznačeno vedením a. Nízkonapěťová strana 3_, to znamená strana nacházející se u kolektoru, polysiliciového odporu 5. je signálovým vstupem 101 spojena s ovládacím a vyhodnocovacím obvodem 17.
Ovládací a vyhodnocovací obvod 1 7 má dále popřípadě stavový výstup 18 a ovládací vstup 19. Zde znázorněný bipolární pnptranzistor 10 může být ovládán prostřednictvím ovládacího vstupu £9 externím zdrojem signálů. Vývod 1 1 báze může být přímo ovládán ovládacím a vyhodnocovacím obvodem 12. Za tím účelem má ovládací a vyhodnocovací obvod 17 ovládací výstup 201 se elementem zapojení odolným proti vysokému napětí. Tímto elementem může být například npn-tranzistor nebo NMOS-tranzistor, jehož emitor je spojen s uzemňovacím potenciálem, a jehož kolektor je spojen s vývodem 11 báze.
Obr. 4 znázorňuje řez, analogický s řezem na obr. 3, laterální diodou 20 s anodovým vývodem 21 a katodovým vývodem 220. Laterální dioda 20 může obsahovat libovolný počet prstů a přesně jako pnp-tranzistor 10, znázorněný na obr. 3, může být vyrobena na p'-substrátu, p'/p + -substrátu nebo na SOI-substrátu. Podrobně je zde znázorněna varianta na p’-substrátu 1_4. V každém z těchto tří případů je RESURF-oblast 4 potom n-dotována. Polysiliciový odpor 5. uspořádaný na RESURF-oblasti 4 je vůči RESURF-oblasti 4 elektricky izolován vrstvou 1 5 polového oxidu. Kromě toho i u tohoto provedení slouží polysiliciový odpor 2 k přenosu signálů mezi • · • · · • · snímacím obvodem 16, který má potenciál vysokonapěťové strany 2_, a ovládacím a vyhodnocovacím obvodem 17. který má potenciál nízkonapěťové strany 3_. Snímací obvod 16 má externí katodovou přípojku 22 pro připojení zátěže. Na vysokonapěťové straně 2. může být polysiliciový odpor 1 alternativně přímo spojen s touto externí katodovou přípojkou 22. což je naznačeno vedením b, nebo se snímacím obvodem 16. což je naznačeno vedením a. Ovládací a vyhodnocovací obvod 17 má stavový vstup 1 8 a signálový vstup 101. pomocí něhož je polysiliciový odpor 5. připojen k ovládacímu a vyhodnocovacímu obvodu 17.
Obr. 5 znázorňuje řez, analogický s řezy na obr. 3 a 4, polovodičovým LDMOS 30 s vývodem 3 1 báze, vývodem 32 emitoru a vývodem 330 kolektoru. I tento polovodičový LDMOS 30 může obsahovat libovolný počet prstů a stejně jako výše popsané součástky může být vyroben na ρ'-substrátu, p7p + -substrátu nebo na SOIsubstrátu. Podrobně je zde znázorněna varianta na p‘-substrátu 14.. Polysiliciový odpor 5., který i zde slouží k přenosu signálů mezi snímacím obvodem 16. který má potenciál vysokonapěťové strany 2, a ovládacím a vyhodnocovacím obvodem 17. který má potenciál nízkonapěťové strany 3_, je vůči ρ'-substrátu 14 elektricky izolován vrstvou 15 polového oxidu. Polysiliciový odpor 5. může být na vysokonapěťové straně 2 alternativně spojen přímo s externí kolektorovou přípojkou 33 (vedením b) nebo se snímacím obvodem ,16. (vedením a). Na nízkonapěťové straně 3. je polysiliciový odpor 5. připojen k signálovému vstupu 101 ovládacího a vyhodnocovacího obvodu 17. Ovládací a vyhodnocovací obvod 17 má kromě toho popřípadě stavový výstup 18 a ovládací vstup 19. pomocí něhož je polovodičový LDMOS 30 ovladatelný z externího zdroje signálů. Za tím účelem má ovládací a vyhodnocovací obvod 17 ovládací výstup 201. který je spojen s vývodem 31 báze.
• · *0» 00» ··» 000 · ·· · ·* »00 0» 000 00 00
Obr. 6 znázorňuje řez, analogický s řezy na obr. 3 až 5, polovodičovým LIGBT 40 s vývodem 41 báze, vývodem 420 anody a vývodem 43 katody. I tento polovodičový LIGBT 40 může obsahovat libovolný počet prstů a může být vyroben na p-substrátu, p7p+substrátu nebo na SOI-substrátu, přičemž RESURF-oblast 4 je stále n-dotována. Podrobně je zde znázorněna varianta na p'-substrátu 14. Opět je polysiliciový odpor 1 vůči p'-substrátu 14 elektricky izolován vrstvou 15 polového oxidu. I zde tento polysiliciový odpor 1 slouží k přenosu signálů mezi snímacím obvodem 16, uspořádaným na vysokonapěťové straně 2, a ovládacím a vyhodnocovacím obvodem
17. uspořádaným na nízkonapěťové straně 3_. U znázorněného provedení může být polysiliciový odpor 5. alternativně spojen přímo s externí anodovou přípojkou 42 (vedením b) nebo se snímacím obvodem 16 (vedením a). Na nízkonapěťové straně 3_je polysiliciový odpor 1 připojen k signálovému vstupu 101 ovládacího a vyhodnocovacího obvodu 17. Ovládací a vyhodnocovací obvod 17 má kromě toho popřípadě stavový výstup 1 8 a ovládací vstup 1 9, pomocí něhož je polovodičový LIGBT 40 ovladatelný z externího zdroje signálů. Za tím účelem má ovládací a vyhodnocovací obvod 17 ovládací výstup 201. který je spojen s vývodem 41 báze, takže ovládací a vyhodnocovací obvod 17 může volitelně působit regulovatelně na vývod 41 báze.
Všechna dotování zmíněná ve spojení s obr. 3 až 6 jsou samozřejmě zaměnitelná - p za n -, přičemž podle toho se samozřejmě změní i znázorněné přípojky a potenciály,
Snímací obvod 16 a ovládací a vyhodnocovací obvod 17 by mohly být použity například pro zjišťování a omezování anodového napětí polovodičového LIGBT 40. Pro následující objasnění bylo zvoleno vedení b_ pro vedení signálů, takže snímací obvod 16 může být nahrazen vodivým spojem. Na externí anodové přípojce 42 nechť
4
444 je připojena indukční zátěž, kterou protéká proud. Polovodičový LIGBT 40 nechť je zapnut. Dojde-li nyní v důsledku ovládacího signálu na ovládacím vstupu 19 k vypnutí polovodičového LIGBT 40, k čemuž ovládací výstup 201 ovládacího a vyhodnocovacího obvodu 17 sníží svoje napětí na hodnoty pod prahovým napětím polovodičového LIGBT 40. zvýší se napětí na vývodu 420 anody, respektive na anodové přípojce 42. Toto zvýšení by bez dalších opatření způsobilo vznik tak vysokých anodových napětí, že polovodičová součástka by dosáhla svého průrazného napětí.
Aby se zabránilo nekontrolovanému růstu anodového napětí, přenese se zvýšení napětí na vývodu 420 anody, respektive na anodové přípojce 42, meandrovitým polysiliciovým odporem 5. jako proudový nebo napěťový signál na nízkonapěťovou stranu 3 a přivede se do signálového vstupu 101 ovládacího a vyhodnocovacího obvodu 17. Ovládací a vyhodnocovací obvod 17 porovná tento signál s referenční hodnotou, přičemž při jejím dosažení je vývod 41 báze prostřednictvím ovládacího výstupu 201 ovládán tak, aby se anodové napětí omezilo na předem stanovenou hodnotu.
Ve spojení s obr. 7 a 8 bude nyní popsán polovodičový laterální vertikální IGBT (LVIGBT) s omezením proudu a vydáváním stavu proudu pro další příkladné provedení snímacího obvodu 16 a ovládacího a vyhodnocovacího obvodu 17.
Polovodičový LVIGBT je vyroben na p'/p + -substrátu, avšak jinak má stejné provedení jako polovodičový LIGBT 40, znázorněný na obr. 6, takže stejné vztahové značky na obr. 6 a 7 označují i stejné prvky a komponenty zapojení. Externí anodová přípojka 42 polovodičového LVIGBT je zde spojena s indukční zátěží 60. která je ze zdroje napájena provozním napětím Vbat. Jako snímací obvod 1 6 slouží u tohoto příkladného provedení odpor 16, který může být • · «φ
ΦΦΦ • · · φφφ φφ φφφ «φ* uskutečněn ve formě polysiliciového odporu. Je-li do ovládacího a vyhodnocovacího obvodu 17 ovládacím vstupem 19 přiváděno ovládací napětí, bude mít ovládací výstup 201, a proto i vývod 41 báze, kladné napětí a polovodičový LVIGBT se zapne. Na povrchu polovodiče pod bází 41, zejména v p-oblasti 44, se vytvoří inverzní kanál, načež dojde k injektování elektronů z n-oblasti 45 do RESURF-oblasti 4. Na to odpoví p-anoda 47 injektováním děr. V důsledku toho se RESURF-oblast 4 a velké části p'-oblasti 48 zaplaví nosiči náboje a zahrnou do stavu vysokého injektování. Proud s napětím Vbat nyní protéká indukční zátěží 60, odporem 16, anodovým pokovením 420, p-anodou 47 a n-vyrovnávacím obvodem 46. Část proudu protéká p'-oblastí 48 a p+-oblastí 49 k uzemnění na zadní straně součástky, další část protéká RESURF-oblasti 4 bočně přes p-oblast 44 a n-oblast 45 do katody 43, která je spojena s uzemněním. V důsledku indukční zátěže 60 nedosáhne proud ihned své statické konečné hodnoty, nýbrž stoupá z nuly se strmostí, která je závislá na výšce napětí Vbat, na velikosti indukcnosti indukční zátěže 60 a na poklesu napětí mezi externí anodovou přípojkou 42 a katodou 43 polovodičového LVIGBT. Tento růst proudu způsobí pokles napětí na odporu 16, který je přímo úměrný k proudu, a který může být zjištěn, jak bude ještě podrobněji popsáno později.
Jak je znázorněno na obr. 7 a 8, odebírá se napětí existující na odporu 16 na externí anodové přípojce 42 a v odbočném místě 301 a vede se do signálových vstupů 101 a 102 ovládacího a vyhodnocovacího obvodu 17. Odebírání napětí se provádí vždy jedním meandrem 501 a 502 polysiliciového odporu 5_. Ovládací a vyhodnocovací obvod 17 vytvoří rozdíl ze signálů na signálových vstupech 101 a 102, a proto zjistí napětí přímo úměrné k proudu. Takto zjištěné napětí se v ovládacím a vyhodnocovacím obvodu 1 7 porovná se dvěma referenčními napětími. Dosáhne-li zjištěné napětí, přímo úměrné k proudu, hodnoty jednoho referenčního napětí, vytvoří
4
4» ··· ·« >4« «· «« se na stavovém výstupu 18 ovládacího a vyhodnocovacího obvodu 1 7 stavový signál. Dosáhne-li zjištěné napětí hodnoty druhého referenčního napětí, ovládací a vyhodnocovací obvod 17 sníží velikost ovládacího signálu báze na ovládacím výstupu 201 do té míry, že indukční zátěží 60 se zabrání dalšímu růstu proudu. Znázorněný výkonový spínač proto chrání sám sebe i indukční zátěž 60 před nadměrným proudem.
Na obr. 7 je znázorněno elektrické zapojení obou meandrů 501 a 502 polysiliciového odporu 5_. V příčném řezu polovodičovým LVIGBT jsou dále vyobrazeny ve své principiální poloze a označeny vztahovou značkou 5_. Na obr. 8 je znázorněno schéma zapojení popsaného polovodičového LVIGBT s omezováním proudu. Struktury ohraničené čárkovanými čarami jsou integrovány na čipu.
Podle výhodného provedení, jehož zapojení je znázorněno schematicky na obr. 9, je přes odpor 1 6 s indukční zátěží 60 spojena pouze malá část 402 polovodičového LVIGBT. Tato malá část 402 se potom kvazi použije jako snímací článek. Největší část 401 polovodičového LVIGBT je s indukční zátěží 60 spojena přímo. Výhodou tohoto uspořádání oproti variantě, znázorněné na obr. 8, je menší pokles napětí na výkonové součástce, protože odporem 16 protéká pouze část zatěžovacího proudu.
Na obr. 10 a 11 jsou schematicky v půdorysu znázorněny různé možnosti uskutečnění odebírání napětí prostřednictvím odporu 1 6 pro polovodičový LVIGBT, znázorněný na obr. 9. Varianta, znázorněná na obr. 10, obsahuje dva polysiliciové meandry 501 a 502, které jsou vedeny přímo do odporu 16. Odpor 16 u tohoto provedení rovněž sestává z polysilicía. Konce polysilíciovových meandrů 501 a 502 odvrácené od odporu 16 jsou pomocí kovových přívodů 510 a 520 připojeny k signálovým vstupům 101 a 102 ovládacího a » · ·♦· • 9· vyhodnocovacího obvodu 17. Všechny ostatní vztahové značky odpovídají vztahovým značkám na obr. 9. Varianta, znázorněná na obr. 11, obsahuje dva klikaté polysiliciové meandry 501 a 502, které jsou kovovými přívody 511 a 522 vedeny do odporu 16. Konce klikatých polysiliciovových meandrů 501 a 502 odvrácené od odporu 16 jsou rovněž pomocí kovových přívodů 510 a 520 připojeny k signálovým vstupům 101 a 102 ovládacího a vyhodnocovacího obvodu 17. Všechny ostatní vztahové značky odpovídají vztahovým značkám na obr. 9.
Jak již bylo uvedeno, znázorňují obr. 10 a 11 přesnější provedení připojovacího vedení polysiliciových meandrů 501 a 502 ke snímacímu obvodu 16 a k ovládacímu a vyhodnocovacímu obvodu 17. Na obr. 12 je v půdorysu ve zvětšeném měřítku ještě jednou znázorněna oblast kolem odporu 16 s přípojnými místy polysiliciových meandrů 501 a 5 02.
Anodová pokovení 420 a 421, která zakrývají anodové difúze obou částí 401 a 401 polovodičového LVIGBT a části odporu 1 6, jsou znázorněna čárkovaně. Anodové pokovení 420 je v oblasti 420a v kontaktu s p-anodovou difúzí 47 části 402 polovodičového LVIGBT a v oblasti 420b s odporem 16. Vždy do jednoho n-vyrovnávacího obvodu 46. 461 jsou zality p-anodové difúze 47 a 471. Vrstva 15 polového oxidu izolující elektricky polysiliciové meandry 501 a 502 vůči RESURF-oblasti 4 a vložená vrstva oxidu izolující od sebe pokovení a polysilicium nejsou sice na obr. 12 z důvodu přehlednosti znázorněny, jsou však znázorněny na obr. 13, který představuje řez podél čáry B-B’ z obr. 12. Ani na obr 12 ani na obr, 13 nejsou znázorněny pasivační vrstvy ležící na pokoveních, které jsou podle dosavadního stavu techniky obvyklé. Na obr. 12 je vidět, že polysiliciové meandry 501 a 502 jsou u tohoto znázorněného provedení přímo připojeny k polysiliciovému odporu 1 6.
• A • ♦ A
A A
AA *··
A A A • A * A • A A A • A A A
V místech, v nichž polysiliciový meandr 501 a 502 uspořádaný na RESURF-oblasti 4 končí a další vedení signálu je provedeno prostřednictvím kovových přívodů, je zapotřebí zvláštní konstrukce, aby nedošlo k podstatnému snížení schopnosti blokování výkonové součástky 1_.
Na příkladu katodové strany polovodičového LVIGBT, znázorněného na obr. 7, budou nyní objasněny dva příklady provedení takových konstrukcí.
Na obr. 14 je v půdorysu znázorněna první možnost uskutečnění bez pokovení a vloženého dielektrika. Půdorys s pokovením znázorňuje obr. 15. Konec polysiliciového meandru 5. je v kontaktu s kovovým přívodem 5 10 tak, že tento kovový přívod 5 10 je na straně přivrácené k vysokonapěťové oblasti v zákrytu s katodovým pokovením 43. Kromě toho jsou všechny špičaté vrcholy v polysiliciu zakryty pokovením. Obě opatření udržují špičky pole malé, což může vést ke snížení průrazného napětí výkonové součástky 1_. Polysiliciový meandr 5. je v kontaktu s oblastí 510a kovového přívodu 510, S povrchem silicia jsou v kontaktu oblasti 43a katodového pokovení 43.
Obr. 16 a 17 znázorňují řezy C-C’ a D-D’ z obr. 15, aniž by na pokoveních byly upraveny pasivační vrstvy, které jsou podle dosavadního stavu techniky obvyklé. Výše zmíněná n-oblast 45 se nerozkládá na oblasti, po níž probíhá kovový přívod 510, což slouží ke zvýšení odolnosti výkonové součástky 1 proti zablokování. Dále je zde znázorněno vložené dielektrikum 80 a oxid 81 báze.
Na obr. 18 je v půdorysu znázorněna další možnost uskutečnění s pokovením a vloženým dielektrikem. Konec polysiliciového • · 0· « 0 « 0 0
0 0 0 0 0 0
000 00 000 00 «· meandru 5 je v kontaktu s kovovým přívodem 510 tak, že tento kovový přívod 510 ie na straně přivrácené k vysokonapěťové oblasti v zákrytu s katodovým pokovením 43. Kromě toho jsou všechny špičaté vrcholy polysilicia zakryty pokovením. Obě opatření udržují špičky pole malé, což by mohlo vést ke snížení průrazného napětí výkonové součástky L
Na obr. 19 a 20 jsou znázorněny řezy E-E’ a F-F’ z obr. 18, aniž by na pokoveních byly upraveny pasivační vrstvy, které jsou podle dosavadního stavu techniky obvyklé. Výše zmíněná n-oblast 45 se nerozkládá na oblasti, po níž probíhá kovový přívod 510, což slouží ke zvýšení odolnosti výkonové součástky 1 proti zablokování.
Varianty, znázorněné na obr. 18 až 20, se zvolí tehdy, když konec polysiliciového meandru určený ke kontaktování leží ve výkonové součástce 1_ v tak nevýhodném místě, že varianty popsané ve spojení s obr. 14 až 17 nejsou přeměnitelné.
Kontaktování konce polysiliciového meandru na vysokonapěťové straně je možno provést odpovídajícím způsobem.

Claims (10)

  1. PATENTOVÉ NÁROKY
    9·
    1. Polovodičová výkonová součástka (1), s RESURF-oblastí (4) (s polem s redukovaným povrchem - REduced SURface Field (RESURF)) uspořádanou mezi vysokonapěťovou stranou (2) a nízkonapěťovou stranou (3), s alespoň jedním polysiíiciovým odporem (5) mezi vysokonapěťovou stranou (2) a nízkonapěťovou stranou (3), přičemž polysiliciový odpor (5) je uspořádán nad RESURF-oblastí (4) a je od této RESURF-oblasti (4) elektricky izolován, vyznačující se tím, že polysiliciový odpor (5) slouží k přenosu signálů mezi vysokonapěťovou stranou (2) a nízkonapěťovou stranou (3) a je meandrovítě veden z vysokonapěťové strany (2) do nízkonapěťové strany (3).
  2. 2. Polovodičová výkonová součástka (1) podle nároku 1, vyznačující se tím, že poly-Si-odpor (5) je veden z vysokonapěťové strany (2) do nízkonapěťové strany (3) jako meandr ve tvaru spirály.
  3. 3. Polovodičová výkonová součástka (1) podle jednoho z nároků 1 nebo 2, vyznačující se tím, že poly-Si-odpor (5) je veden z vysokonapěťové strany (2) do nízkonapěťové strany (3) jako klikatý meandr.
  4. 4. Polovodičová výkonová součástka (1) podle jednoho z nároků 1 až 3, vyznačující se tím, že poly-Si-odpor (5) je elektricky izolován od RESURF-oblasti (4) alespoň vrstvou (15) polového oxidu.
  5. 5. Polovodičová výkonová součástka (1) podle jednoho z nároků
    1 až 4, • · · · · ···
    1 π ········· · ι y · · «·· · · * · ·· ··· ** *·· «· ··
    -přičemž je upraven alespoň jeden snímači obvod (16) a alespoň jeden ovládací a vyhodnocovací obvod (17) k omezení přepětí nebo propustných proudů na přípustné maximální hodnoty, a
    -přičemž snímací obvod (16) má potenciál vysokonapěťové strany (2) a ovládací a vyhodnocovací obvod (17) má potenciál nízkonapěťové strany (3), vyznačující se tím, že poly-Si-odpor (5) slouží k přenosu signálů mezi snímacím obvodem (16) a ovládacím a vyhodnocovacím obvodem (17).
  6. 6. Polovodičová výkonová součástka (1) podle nároku 5, vyznačující se tím, že snímací obvod (16) a/nebo ovládací a vyhodnocovací obvod (17) jsou integrovány na stejném Čipu jako výkonová součástka (1).
  7. 7. Polovodičová dioda (20) podle jednoho z nároků 1 až 6, vyznačující se tím, že poly-Si-odpor (5) slouží k přenosu signálů mezi katodou (22) a anodou (21).
  8. 8. Polovodičový LIGBT (40) podle jednoho z nároků 1 až 7, vyznačující se tím, že poly-Si-odpor (5) slouží k přenosu signálů mezi katodou (43) a anodou (42).
  9. 9. Polovodičový LDMOS (30) podle jednoho z nároků 1 až 7, vyznačující se tím, že poly-Si-odpor (5) slouží k přenosu signálů mezi kolektorem (33) a emitorem (32).
  10. 10. Polovodičový bipolární tranzistor (10) podle jednoho z nároků 1 až 7, vyznačující se tím, že poly-Si-odpor (5) slouží k přenosu signálů mezi emitorem (12) a kolektorem (13).
CZ20023761A 2000-05-16 2001-05-10 Polovodicová výkonová soucástka CZ302020B6 (cs)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10023956A DE10023956A1 (de) 2000-05-16 2000-05-16 Halbleiter-Leistungsbauelement

Publications (2)

Publication Number Publication Date
CZ20023761A3 true CZ20023761A3 (cs) 2003-05-14
CZ302020B6 CZ302020B6 (cs) 2010-09-08

Family

ID=7642253

Family Applications (1)

Application Number Title Priority Date Filing Date
CZ20023761A CZ302020B6 (cs) 2000-05-16 2001-05-10 Polovodicová výkonová soucástka

Country Status (7)

Country Link
US (1) US20040046225A1 (cs)
EP (1) EP1284019B1 (cs)
JP (1) JP2003533886A (cs)
KR (1) KR100844283B1 (cs)
CZ (1) CZ302020B6 (cs)
DE (2) DE10023956A1 (cs)
WO (1) WO2001088992A2 (cs)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2387481B (en) 2002-04-10 2005-08-31 Intense Photonics Ltd Integrated active photonic device and photodetector
DE102005037409A1 (de) * 2004-08-09 2006-03-30 International Rectifier Corp., El Segundo Start-Up Schalter um einer Anwendungsschaltung eine Start-Up Spannung zur Verfügung zu stellen
JP4797203B2 (ja) 2008-12-17 2011-10-19 三菱電機株式会社 半導体装置
JP2013120815A (ja) * 2011-12-07 2013-06-17 Sony Corp Ｅｓｄ保護回路およびこれを備えた半導体装置
US10396167B2 (en) 2015-12-15 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device
JP6597269B2 (ja) 2015-12-15 2019-10-30 富士電機株式会社 半導体装置
JP6690336B2 (ja) 2016-03-18 2020-04-28 富士電機株式会社 半導体装置
EP3327756B1 (en) * 2016-11-24 2019-11-06 Melexis Technologies NV Die edge integrity monitoring system and corresponding method
DE102017130213B4 (de) * 2017-12-15 2021-10-21 Infineon Technologies Ag Planarer feldeffekttransistor
US11152356B2 (en) * 2019-02-19 2021-10-19 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
CN113948571B (zh) * 2021-10-18 2023-08-25 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4157563A (en) * 1971-07-02 1979-06-05 U.S. Philips Corporation Semiconductor device
NL187415C (nl) * 1980-09-08 1991-09-16 Philips Nv Halfgeleiderinrichting met gereduceerde oppervlakteveldsterkte.
JPH04245483A (ja) * 1991-01-30 1992-09-02 Nippondenso Co Ltd 半導体装置
JPH05121418A (ja) * 1991-10-24 1993-05-18 Nec Corp 半導体装置
KR0127003Y1 (ko) * 1992-06-24 1998-12-01 사또 후미오 전력 반도체 집적 회로 장치
JP3207615B2 (ja) * 1992-06-24 2001-09-10 株式会社東芝 半導体装置
JP3123309B2 (ja) * 1993-08-18 2001-01-09 富士電機株式会社 センサ素子付き半導体装置
US5486718A (en) * 1994-07-05 1996-01-23 Motorola, Inc. High voltage planar edge termination structure and method of making same
GB9423423D0 (en) * 1994-11-14 1995-01-11 Fuji Electric Co Ltd Semiconductor device
JPH08241959A (ja) * 1995-03-02 1996-09-17 Toshiba Corp 半導体装置
DE19538090A1 (de) * 1995-10-13 1997-04-17 Asea Brown Boveri Leistungshalbleiterelement
EP0866557A1 (en) * 1997-03-18 1998-09-23 Carlo Gavazzi AG Solid state relay
JP3905981B2 (ja) * 1998-06-30 2007-04-18 株式会社東芝 高耐圧半導体装置
EP1032046A1 (en) * 1999-02-01 2000-08-30 Fuji Electric Co., Ltd. Semiconductor device having a thin film field-shaping structure

Also Published As

Publication number Publication date
WO2001088992A3 (de) 2002-05-30
KR20030019380A (ko) 2003-03-06
DE10023956A1 (de) 2001-11-22
EP1284019B1 (de) 2007-09-26
EP1284019A2 (de) 2003-02-19
US20040046225A1 (en) 2004-03-11
WO2001088992A2 (de) 2001-11-22
DE50113060D1 (de) 2007-11-08
JP2003533886A (ja) 2003-11-11
CZ302020B6 (cs) 2010-09-08
KR100844283B1 (ko) 2008-07-09

Similar Documents

Publication Publication Date Title
US11749675B2 (en) Semiconductor device
KR101157759B1 (ko) 집적 레지스터를 가진 고전압 트랜지스터 장치
US8390069B2 (en) Semiconductor device
EP0788660B1 (en) Semiconductor device of hv-ldmost type
US6693327B2 (en) Lateral semiconductor component in thin-film SOI technology
US6914298B1 (en) Double diffusion MOSFET with N+ and P+ type regions at an equal potential
US8916931B2 (en) LDMOS semiconductor device with parasitic bipolar transistor for reduced surge current
US5557128A (en) Insulated-gate type bipolar transistor
CN1794583B (zh) 化合物半导体开关电路装置
JPH10284731A (ja) ショットキーダイオード本体構成体を有するｄｍｏｓトランジスタ
TW201924174A (zh) 低電容瞬變電壓抑制器
CN110890426B (zh) 高压半导体装置和制造方法
CZ20023761A3 (cs) Polovodičová výkonová součástka, polovodičová dioda, polovodičový LIGBT, polovodičový LDMOS a polovodičový bipolézní tranzistor
EP0228107B1 (en) Fast switching lateral insulated gate transistors
US20190006357A1 (en) Power Semiconductor Device Having Different Gate Crossings, and Method for Manufacturing Thereof
US10931276B1 (en) Combined IGBT and superjunction MOSFET device with tuned switching speed
EP0146181B1 (en) Semiconductor device comprising a combined bipolar-field effect transistor
US6614088B1 (en) Breakdown improvement method and sturcture for lateral DMOS device
KR100879037B1 (ko) 반도체 장치
WO2004090973A1 (en) Power integrated circuits
CZ20022847A3 (cs) Monoliticky integrovaná polovodičová součástka
US20230418319A1 (en) Semiconductor transistors having minimum gate-to-source voltage clamp circuits
US20230261040A1 (en) Semiconductor device including substrate layer with floating base region and gate driver circuit
WO2022034423A1 (en) Ultra-high voltage resistor with voltage sense
JP2003197909A (ja) 高耐圧半導体素子

Legal Events

Date Code Title Description
MM4A Patent lapsed due to non-payment of fee

Effective date: 20140510