CN1953209A - 高压半导体装置、半导体装置及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。本发明的实施例包括形成第一掺杂区与第二掺杂区。第一掺杂区与第二掺杂区可形成作为高压N型金属氧化物半导体晶体管的双扩散漏极架构。第一掺杂区的栅极侧边缘设置于部分栅电极的下方。第二掺杂区形成于第一掺杂区内，且相邻于栅电极。第二掺杂区的栅极侧边缘与最接近的栅电极间隙壁的侧壁相距第一距离。第二掺杂区的隔离区侧边缘与最接近的隔离区的侧壁相距第二距离。本发明可有效地改进HVMOS的性能。

Description

高压半导体装置、半导体装置及其形成方法
技术领域
本发明有关于一种半导体装置，特别是有关于一种高压金属氧化物半导体晶体管(metal-oxide semiconductor，MOS)。
背景技术
电力设备(power device)例如液晶显示器(liquid crystal displays，LCDs)以及驱动集成电路(integrated circuit，IC)的操作期间，需要执行驱动相关逻辑电路的低压操作，以及驱动LCD的高压操作。双扩散(double diffused drain)MOS为适用于具有操作电压约小于20伏特的装置的普遍的高压架构。驱动电流(Idsat)为高压装置的重要的性能参数。特别是在高速或高频的应用时，期望具有大且稳定的驱动电流。
图1显示传统HVNMOS晶体管，包括基底1，设置于基底中的场氧化区2。晶体管包括具有N型区或P型区4的源极3。晶体管的漏极5包括第一扩散区6以及第二扩散区7(如图示)。第一扩散区6可包括例如具有N型或P型双扩散区的NDD区或PDD区。分别具有N型或P型浅掺杂双扩散区8的浅掺杂NLDD或PLDD区亦可形成于源极3中(如图示)。通道区9设置于源极3与漏极5之间，栅极氧化层10与栅极11的下方。间隙壁12设置于栅电极11的侧壁。
图1所示的HVNMOS晶体管会产生的问题为用以形成间隙壁12的蚀刻工艺具有较差的选择性(bad selectivity)。因此，蚀刻会于基底1中形成表面破坏区(surface damage region)15。由于NDD/PDD区6为浅掺杂区，因此表面破坏区15会引起Idsat的下降。同样的，间隙壁蚀刻速率具有环形(ring type)性能，位于晶圆中心的蚀刻速率不同于晶圆边缘的蚀刻速率，会使得Idsat值变小，且具有较差的一致性。较差的蚀刻选择性(etch selectivity)亦会造成隔离区2的氧化耗损(depletion)13以及栅电极11的多晶硅损毁(poly damage)16。因此，传统的架构与方法会引起性能下降以及可靠度的降低。
因此需要改进形成双扩散漏极架构的方法并且改进双扩散漏极架构，特别是有关于高压晶体管的双扩散漏极架构。
发明内容
有鉴于此，本发明提供一种高压半导体装置及其制造方法。半导体装置包括设置于半导体基底中的主动区。隔离区优选为将主动区隔离。栅电极设置于主动区上方，至少一介电层设置于栅电极的侧壁的上方。一对间隙壁设置于介电层上。本发明一优选实施例包括设置于主动区内的第一掺杂区，第一掺杂区包括设置于间隙壁之一下方的部分以及相邻于间隙壁之一的部分。本发明一优选实施例包括大体设置于相邻于间隙壁之一的第一掺杂区内的第二掺杂区，第二掺杂区与间隙壁之一隔离。第一掺杂区与第二掺杂区可形成作为高压金属氧化物半导体晶体管的双扩散漏极架构。
根据本发明实施例，第二掺杂区的栅极侧边缘与最接近的间隙壁的侧壁相距约大于0.2微米。第二掺杂区的隔离区的侧边缘与最接近的隔离区的侧壁隔离。
本发明另一实施例提供一种半导体装置及其制造方法。半导体装置优选为包括形成围绕基底中的主动区的隔离区，且栅电极形成于主动区的上方。根据本发明一优选实施例可包括形成于主动区内的双扩散漏极区，双扩散漏极区设置于栅电极与隔离区之间。本发明实施例可包括沿着栅电极的侧壁而形成的第一介电层覆盖部分双扩散漏极区，第二介电层形成于第一介电层的上方。一对栅电极间隙壁沿着栅电极的侧壁形成，并设置于第二介电层的上方。本发明优选实施例包括形成于双扩散漏极区内的第二掺杂区，第二掺杂区与栅电极间隙壁以及隔离区隔离。第二掺杂区的栅极侧边缘至最接近间隙壁之一的距离约大于0.2微米。
本发明提供一种高压半导体装置，包括：主动区，设置于半导体基底中，其中上述主动区通过隔离区而被隔离；栅电极，设置于上述主动区上方；至少一介电层，设置于上述栅电极的侧壁的上方；一对间隙壁，设置于上述介电层上；第一掺杂区，设置于上述主动区内，其中上述第一掺杂区包括设置于上述间隙壁之一下方的部分以及相邻于上述间隙壁之一的部分；以及第二掺杂区，大体设置于上述第二掺杂区与上述间隙壁之一的第一掺杂区内，其中上述第二掺杂区与上述间隙壁之一隔离。
根据所述的高压半导体装置，其中上述第二掺杂区的栅极侧边缘与最接近的上述间隙壁的侧壁相距约大于0.2微米，且其中上述第二掺杂区的隔离区的侧边缘与最接近的上述隔离区的侧壁隔离。
根据所述的高压半导体装置，其中上述介电层包括从含氮介电层、含氧介电层、氧化层、氮化硅层以及上述任意组合中所挑选的材料，其中上述间隙壁包括从含氮介电层、含氧介电层、正硅酸乙酯以及上述任意组合中所挑选的材料，且其中上述硅区包括从钛、钴、镍以及上述任意组合中所挑选的耐高温金属。
根据所述的高压半导体装置，其中上述第一掺杂区的掺质浓度约介于1012cm-3与1013cm-3之间，且其中上述第一掺杂区的深度约介于20埃与2000埃之间，其中上述第二掺杂区的掺质浓度约介于1014cm-3与1016cm-3之间，且其中上述第二掺杂区的深度约介于20埃与200埃之间。
根据所述的高压半导体装置，还包括设置于上述第二掺杂区上的硅区。
本发明还提供一种半导体装置，包括：隔离区，设置于基底中的主动区的周围；栅电极，形成于上述主动区的上方；双扩散漏极区，形成于上述主动区内，上述双扩散漏极区设置于上述栅电极与上述隔离区之间；第一介电层，沿着上述栅电极的侧壁而形成，并且覆盖部分上述双扩散漏极区；第二介电层，设置于上述第一介电层的上方；一对栅电极间隙壁，沿着上述栅电极的侧壁形成，并设置于上述第二介电层的上方；以及第二掺杂区，形成于上述双扩散漏极区内，其中上述第二掺杂区与上述栅电极间隙壁以及隔离区隔离。
根据所述的半导体装置，其中上述第二掺杂区的栅极侧边缘与最接近的上述栅电极间隙壁的侧壁相距约大于0.2微米。
根据所述的半导体装置，其中上述第一介电层包括二氧化硅，其中上述第二介电层包括氮化硅，且其中上述栅电极间隙壁包括从含氮介电层、含氧介电层、正硅酸乙酯以及上述任意组合中所挑选的材料。
根据所述的半导体装置，其中上述第一掺杂区的掺质浓度约介于1012cm-3与1013cm-3之间，且其中上述第一掺杂区的深度约介于20埃与2000埃之间，其中上述第二掺杂区的掺质浓度约介于1014cm-3与1016cm-3之间，且其中上述第二掺杂区的深度约介于20埃与200埃之间。
本发明还提供一种半导体装置的形成方法，包括：于半导体基底中形成主动区，其中上述主动区通过隔离区而隔离；于上述主动区的上方形成栅电极；于上述栅电极的侧壁的上方形成至少一介电层；于上述介电层上形成一对间隙壁；于上述主动区中形成第一掺杂区，其中上述第一掺杂区包括上述间隙壁之一下方的部分以及相邻于上述间隙壁之一的部分；以及大体于相邻于上述间隙壁之一的部分上述第一掺杂区中形成第二掺杂区，并且与上述间隙壁之一隔离。
根据所述的半导体装置的形成方法，还包括：将上述第二掺杂区的栅极侧边缘至最接近上述间隙壁之一的距离设定为约大于0.2微米；以及使上述第二掺杂区的隔离区的侧边缘与最接近的上述隔离区的侧壁隔离。
根据所述的半导体装置的形成方法，其中上述第二掺杂区的栅极侧边缘与最接近的上述间隙壁相距第一距离，且其中上述第二掺杂区的隔离区的侧边缘与最接近的上述隔离区相距第二距离，上述第二距离小于上述第一距离。
本发明可有效地改进HVMOS的性能。
以下将介绍根据本发明所述的优选实施例。必须说明的是，本发明提供了许多可应用的发明概念，所公开的特定实施例仅是说明实现以及使用本发明的特定方式，不可用以限制本发明的范围。
附图说明
图1显示传统HVMOS晶体管的剖面图。
图2至图9显示根据本发明实施例所形成的HVMOS晶体管的剖面图。
其中，附图标记说明如下：
1、30～基底        2～场氧化区       3、173～源极
4～N型区或P型区    5～漏极           6、7～扩散区
8～浅掺杂双扩散区  9～通道区         10～栅极氧化层
11、48～栅电极     12～间隙壁        13～氧化耗损
15～表面破坏区     16～多晶硅损毁    22～主动区
26～HVMOS装置      28～初始架构      32～隔离区
36～井区               38、160～图案屏蔽层        40、161～开口
41～第一位置           44、52、168、170～掺杂区
45～虚线               49～栅极介电层             54、56～介电层
58～间隙壁介电层       60～栅电极间隙壁           162～第二位置
172～双扩散漏极架构    182、183、184、185～距离
210～层间介电层        215～金属层                220～硅接触区
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
实施例：
图2显示于工艺的中间阶段的HVNMOS装置26，为用以提供其它初步以及/或传统工艺步骤操作的初始架构28。初始架构28具有基底30，以及设置于基底30中的隔离区32。根据本发明一实施例，隔离区32优选为形成于工艺初始步骤。然而，根据本发明另一实施例，隔离区32可形成于后段(laterstage)的工艺。在此实施例中，隔离区32具有场氧化层结构。然而，隔离区32可以为其它的架构，例如浅沟槽隔离架构(shallow trench isolation，STI)。在此实施例中，由隔离区32所围绕的边界定义为用来设置晶体管的主动区。隔离区32的上视图通常为矩形箱形图案(rectangular box shape)(未图标)。
在用以形成晶体管的主动区22的初始架构28的基底30优选为P/N型井区36。P/N型表示井区36可以为P型或N型。在图2中，第一图案屏蔽层38设置于初始架构28的上方。第一图案屏蔽层38由许多适当的屏蔽材料(例如光阻)所构成。第一开40通过显影或蚀刻工艺形成于第一图案屏蔽层38中的第一位置(location)41。图2显示基底30可通过第一开口40将离子植入于第一位置41而形成第一掺杂区44。第一掺杂区44可以为N型或P型，第一掺杂区44的掺质浓度约介于10-12cm-3与1013cm-3之间，而第一掺杂区44的深度约介于20埃至2000埃之间。一般来说，当基底30为P型井区36时，第一掺杂区44为N型掺杂区。反之，当基底30为N型井区36时，第一掺杂区44为P型掺杂区。接下来，优选为将第一图案屏蔽层38移除。
参照图3，通过将植入离子驱动至基底30而扩大第一掺杂区44。在图3中，在加热驱动步骤(thermal driving-in)之前的第一掺杂区44的大小以虚线(phantom line)45表示，以显示扩大的效果。加热驱动步骤可于约介于摄氏1000至2000℃的温度下执行，并优选1100℃。另外，加热驱动步骤可在大气压力下执行约6-8小时。由于加热驱动步骤，使得第一掺杂区44的边界具有渐变(graded)的效果，因此第一掺杂区44可适用于许多HVNMOS晶体管的应用。在图3中，第一图案屏蔽层38已被移除。第一图案屏蔽层38可于加热驱动步骤之前、期间或之后移除。
接下来，图4显示栅电极48于加热驱动步骤之后形成于中间(intermediate)HVNMOS装置的基底30上。在栅电极48与基底30之间可形成栅极介电层49，例如栅极氧化层或其它常用的介电层。至少部分的栅电极48优选为设置于主动区22。尽管在加热驱动步骤之后优选为形成栅电极48(如图示)，然而在另一实施例中，栅电极48可于例如加热驱动步骤之前或是对第一掺杂区44执行离子植入之前形成。
接着参照图4，在主动区22与栅电极48的边缘以及隔离区32的边缘对齐处的基底30可执行离子植入而形成浅掺杂区52。浅掺杂区52可以为N型或P型浅掺杂区。一般来说，当基底30为P型井区36时，浅掺杂区52为N型浅掺杂区。相反的，当基底30为N型井区36时，浅掺杂区52为P型浅掺杂区。
参照图5，至少一介电层设置于HVMOS装置26的上方。根据本发明一优选实施例所述的于HVMOS装置26的上方形成第一介电层54，包括栅电极48的相对侧壁的对面(opposite sidewall of the gate electrode)。根据本发明一优选实施例还包括于第一介电层54的上方形成第二介电层56。在本发明一实施例中，第一介电层54与第二介电层56可以是含氧介电层(oxygen-containing dielectric)，例如化学气相沉积(CVD)硅氧化物。在另一实施例中，第一介电层54与第二介电层56各自可包括含氮介电层、含氧介电层、氧化层、氮化硅层或是上述的任意组合。适当的含氮介电层可包括氮化硅或是氮氧化硅。第二介电层56优选为通过等离子体辅助化学气相沉积法(plasma-enhanced CVD，PECVD)而沉积的氮化硅(Si3O4)。第二介电层56的厚度约介于20埃与300埃之间。
间隙壁介电层58设置于第二介电层56的上方。在本发明一实施例中，间隙壁介电层58可以为含氮介电层。在本发明另一实施例中，间隙壁介电层58可以为含氮氧介电层。间隙壁介电层58可以为氧化硅、氮化硅或是氮氧化硅。间隙壁介电层58优选为包括通过对四乙氧基硅烷(tetraethoxysilane)的先驱物(precursor)执行低压化学气相沉积法(LPCVD)而形成的正硅酸乙酯(TEOS)膜。如图6所示，从水平面对间隙壁介电层58执行非等向性(anisotropically)蚀刻会留下栅电极间隙壁60，栅电极间隙壁60的厚度优选为约介于200埃至3000埃之间。
图6所显示的第二介电层56的其中一个用途为于形成间隙壁60的其间作为蚀刻停止层(etch stop layer，ESL)。如上所述，形成间隙壁60的传统方法所产生的问题为，由较差的蚀刻选择性而引起基底30表面的损坏。尤其是在源极区52与漏极区54表面的损坏会造成Idsat的下降。根据本发明优选实施例所述的第二介电层56可有效防止问题的产生。
图7显示在形成间隙壁60之后，第一掺杂区44包括设置于间隙壁之一下方的部分以及相邻于上述间隙壁的部分。接下来，第二图案屏蔽层160形成于中间HVNMOS架构的上方。第二图案屏蔽层160可以由任何适当的屏蔽材料所构成，例如光阻。第二图案屏蔽层160在主动区的第二位置162处形成第二开口161。第二开口161穿透第一介电层54与第二介电层56而形成。第二位置162优选为设置于第一掺杂区44中。
图7显示第二开口161与间隙壁60或隔离区32，优选为不对齐。通过第二开口161对位于第二位置162的基底30执行离子植入而形成第二掺杂区168。第二掺杂区168大体设置于第一掺杂区44中与其中一个间隙壁60相邻的部分。第二掺杂区168优选为与栅电极间隙壁60或是隔离区32隔离。第二介电层56与间隙壁60设置于第一掺杂区44的上方。
图7显示当对第二掺杂区168执行离子植入时，亦对第三掺杂区170执行离子植入。第二掺杂区168与第三掺杂区170优选为N型或P型。第二掺杂区168与第三掺杂区170的掺质浓度约介于1014与1016cm-3之间，且其深度约介于20与200埃之间。一般来说，当基底30为P型井区36时，第二掺杂区168为N型掺杂区。反之，当基底30为N型井区36时，第二掺杂区168为P型掺杂区。第一掺杂区44与第二掺杂区168形成双扩散漏极(double diffused drain，DDD)架构172。第三掺杂区170与浅掺杂区52形成源极区173。DDD架构172与源极区173可对称或不对称的的设置于栅电极下方的两侧。
图8显示在移除第二屏蔽层160后，图7的架构的剖面图。在本发明实施例中，HVMOS装置的布局会根据不同的期望操作电压而有所不同。一般来说，设计用于高操作电压的HVMOS晶体管的操作电压可大于例如20伏特或甚至大于40伏特。在本发明实施例中，图8显示第二掺杂区168与隔离区32之间最接近的距离相隔第一距离183，其中第一距离183可约大于例如0.2微米。
在另一实施例中，图8显示将第二距离185定义为第二掺杂区168的栅极侧边缘(gate-side boundary)与栅电极间隙壁60的侧壁最接近的距离。第二距离185可约大于例如0.2微米。在另一实施例中，第二掺杂区168的栅极侧边缘与第二介电层56最接近第二掺杂区168的栅极侧边缘的侧壁优选为相距第三距离182。第三距离182可约大于例如0.22微米。在另一实施例中，第二掺杂区168的栅极侧边缘与栅电极48最接近第二掺杂区168的栅极侧边缘的侧壁优选为相距第三距离184。第三距离184可约大于例如0.25微米。
在完成上述步骤之后，如图9所示，层间介电(interlevel dielectric，ILD)层210可形成于HVNMOS架构的上方。ILD 210可包括低介电系数(low-k)的介电层，例如有机硅玻璃材料(Organo-Silicate Glass，OSG)、氟硅玻璃(Fluorinated Silicate Glass，FSG)、无机含氢硅酸盐类(hydrogen silesquioxane，HSQ)、有机含甲基硅酸盐类(methyl silsesquioxane，MSQ)或是孔隙介电质(porous dielectric)。第一金属层215可形成于层间介电层210的上方。金属导体化的形成优选为还包括于第二掺杂区168与第三掺杂区170之上以及/或之内形成硅接触区220。硅接触区220可包括耐高温金属(refractory metal)，例如钛(Ti)、钴(Co)以及/或镍(Ni)。
如上所述，传统的间隙壁蚀刻通常具有较差的选择性。蚀刻从源极/漏极区开始磨损掺质，因此造成Idsat的下降，还使其它装置发生问题。本发明实施例有效地改进HVMOS的性能。
例如，比较传统硅0.5微米12伏特/5伏特的HVMOS装置(不具有氮化硅防护层)以及根据本发明实施例的方法制成的装置的驱动电流性能。传统装置的Idsat的平均值相当于6.389微安培。而一般传统装置的平均Idsat标准误差为0.455微安培。根据具有氮化硅防护层的优选装置的硅HVNMOS测试数据，Idsat的平均值增加为7.357微安培(约增加15％)。Idsat的标准误差降低至0.059微安培(约降低87％)。综上所述，根据本发明优选实施例所述的HVNMOS装置的平均驱动电流增加15％，且相较于传统装置减少了87％的不一致性(non-uniformity)。
即使在此实施例中仅显示非对称的HVMOS晶体管(例如只有晶体管的一侧(源极或漏极具有DDD架构)，在本发明其它实施例中，晶体管的源极与漏极皆可具有DDD架构(例如只有晶体管的一侧具有DDD架构，或是晶体管的两侧皆具有DDD架构)，或HVNMOS晶体管可以为对称的(例如晶体管的源极与漏极皆具有相同的DDD架构)。
本发明实施例提供单一HVMOS的形成方法。然而，本发明其它实施例所述的HVMOS晶体管的设置可平行于其它装置。例如，HVMOS晶体管的设置可与低压MOS晶体管平行。F.H.Chen et al.于美国专利申请第10/723,771号所公开的“制造高压晶体管的方法”介绍了上述平行制造工艺。
本发明虽以优选实施例公开如上，然其并非用以限制本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的变更与修饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (12)

1.一种高压半导体装置，包括：
主动区，设置于半导体基底中，其中上述主动区通过隔离区而被隔离；
栅电极，设置于上述主动区上方；
至少一介电层，设置于上述栅电极的侧壁的上方；
一对间隙壁，设置于上述介电层上；
第一掺杂区，设置于上述主动区内，其中上述第一掺杂区包括设置于上述间隙壁之一下方的部分以及相邻于上述间隙壁之一的部分；以及
第二掺杂区，大体设置于与上述间隙壁之一相邻的部分上述第一掺杂区内，其中上述第二掺杂区与上述间隙壁之一隔离。
2.如权利要求1所述的高压半导体装置，其中上述第二掺杂区的栅极侧边缘与最接近的上述间隙壁的侧壁相距约大于0.2微米，且其中上述第二掺杂区的隔离区的侧边缘与最接近的上述隔离区的侧壁隔离。
3.如权利要求1所述的高压半导体装置，其中上述介电层包括从含氮介电层、含氧介电层、氧化层、氮化硅层以及上述任意组合中所挑选的材料，其中上述间隙壁包括从含氮介电层、含氧介电层、正硅酸乙酯以及上述任意组合中所挑选的材料，且其中上述硅区包括从钛、钴、镍以及上述任意组合中所挑选的耐高温金属。
4.如权利要求1所述的高压半导体装置，其中上述第一掺杂区的掺质浓度约介于1012cm-3与1013cm-3之间，且其中上述第一掺杂区的深度约介于20埃与2000埃之间，其中上述第二掺杂区的掺质浓度约介于1014cm-3与1016cm-3之间，且其中上述第二掺杂区的深度约介于20埃与200埃之间。
5.如权利要求1所述的高压半导体装置，还包括设置于上述第二掺杂区上的硅区。
6.一种半导体装置，包括：
隔离区，设置于基底中的主动区的周围；
栅电极，形成于上述主动区的上方；
双扩散漏极区，形成于上述主动区内，上述双扩散漏极区设置于上述栅电极与上述隔离区之间；
第一介电层，沿着上述栅电极的侧壁而形成，并且覆盖部分上述双扩散漏极区；
第二介电层，设置于上述第一介电层的上方；
一对栅电极间隙壁，沿着上述栅电极的侧壁形成，并设置于上述第二介电层的上方；以及
第二掺杂区，形成于上述双扩散漏极区内，其中上述第二掺杂区与上述栅电极间隙壁以及隔离区隔离。
7.如权利要求6所述的半导体装置，其中上述第二掺杂区的栅极侧边缘与最接近的上述栅电极间隙壁的侧壁相距约大于0.2微米。
8.如权利要求6所述的半导体装置，其中上述第一介电层包括二氧化硅，其中上述第二介电层包括氮化硅，且其中上述栅电极间隙壁包括从含氮介电层、含氧介电层、正硅酸乙酯以及上述任意组合中所挑选的材料。
9.如权利要求6所述的半导体装置，其中上述第一掺杂区的掺质浓度约介于1012cm-3与1013cm-3之间，且其中上述第一掺杂区的深度约介于20埃与2000埃之间，其中上述第二掺杂区的掺质浓度约介于1014cm-3与1016cm-3之间，且其中上述第二掺杂区的深度约介于20埃与200埃之间。
10.一种半导体装置的形成方法，包括：
于半导体基底中形成主动区，其中上述主动区通过隔离区而隔离；
于上述主动区的上方形成栅电极；
于上述栅电极的侧壁的上方形成至少一介电层；
于上述介电层上形成一对间隙壁；
于上述主动区中形成第一掺杂区，其中上述第一掺杂区包括上述间隙壁之一下方的部分以及相邻于上述间隙壁之一的部分；以及
大体于相邻于上述间隙壁之一的部分上述第一掺杂区中形成第二掺杂区，并且与上述间隙壁之一隔离。
11.如权利要求10所述的半导体装置的形成方法，还包括：
将上述第二掺杂区的栅极侧边缘至最接近上述间隙壁之一的距离设定为约大于0.2微米；以及
使上述第二掺杂区的隔离区的侧边缘与最接近的上述隔离区的侧壁隔离。
12.如权利要求10所述的半导体装置的形成方法，其中上述第二掺杂区的栅极侧边缘与最接近的上述间隙壁相距第一距离，且其中上述第二掺杂区的隔离区的侧边缘与最接近的上述隔离区相距第二距离，上述第二距离小于上述第一距离。
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